JPH06342449A - データ並べ替え回路，及び、高速フーリエ変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は高速フーリエ変換回路に関し、基数
ＢのＦＦＴアルゴリズムに基づく高速フーリエ変換回路
を、回路数を少なくして実現する。 【構成】 ２本の入出力ラインと、一方の入力側と、他
方の出力側に、ｑ段の遅延段数を持つ遅延回路を持ち、
各ラインがｑ個のデータを受け取る毎に、各ラインを直
通するか、交換するクロススイッチの方向を切り換える
遅延クロススイッチと、Ｂ／２個の、上記遅延クロスス
イッチで、Ｂ個の入力ラインとＢ個の出力ラインとを担
当する遅延シャフル段と、該遅延シャフル段をＭ段縦続
接続し、第ｍ段の各遅延クロススイッチはＢ／２^m だけ
離れた入出力ラインとを担当して、データ伝送のシャフ
ルを行う遅延シャフルネットワークによって、Ｂ^r づつ
離れたデータが、上記Ｂ個の入力ラインに、Ｂ個づつ並
列に入力されたとき、Ｂ^r-1づつ離れたデータをＢ個の
出力ラインにＢ個づつ並列に出力するようにしたデータ
並べ替え回路と、Ｂ点フーリエ変換回路とを交互に縦続
接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル信号処理に
おけるデータ並べ替え回路，及び、高速フーリエ変換回
路に関する。

【０００２】近年、音声，画像，レーダ等を解析処理す
る分野において、ディジタル信号処理が適用されてい
る。該ディジタル信号処理として、高速フーリエ変換が
使用されているが、該高速フーリエ変換は、データ量の
増大化と、実時間処理の必要性から、より高速に処理す
ることが要求されている。

【０００３】

【従来の技術】従来から、基数２の高速フーリエ変換
（ＦＦＴ）のアルゴリズムに基づくパイプライン型高速
フーリエ変換が行われている。

【０００４】先ず、高速フーリエ変換とは、離散的フー
リエ変換の演算速度を高速化するために考えられたアル
ゴリズムである。以下に入力データ数Ｎが２のべき乗を
対象とした基数２のアルゴリズムを一例として説明す
る。

【０００５】離散的フーリエ変換を計算する場合、まと
もに取り組んでは計算量が非常に膨大なものになる。そ
こで、考え出されたのが高速フーリエ変換（以下におい
て、ＦＦＴということがある）のアルゴリズムで、この
アルゴリズムを用いることで計算量を大幅に減少させる
事ができる。

【０００６】図１８〜図２０は、従来の高速フーリエ変
換回路を説明する図であり、図１８は、高速フーリエ変
換の基本概念の構成例を示したものであり、図１９は、
基数２の高速フーリエ変換回路の構成例を示しており、
図２０は、高速フーリエ変換データ点数Ｎ(=16) の場合
の、高速フーリエ変換の処理過程を示している。

【０００７】先ず、図１８において、Ｎ＝８の場合の高
速フーリエ変換のアルゴリズムを例に示す。ここで、Ａ
は入力を、Ｄは出力を、Ｂ、Ｃは中間結果を表してい
る。上記高速フーリエ変換のアルゴリズムの説明：図１
８(a) において、入力されたデータは、決められた２つ
のデータ間でたすき掛け演算を行う。１段目では、 (Ａ
₀,Ａ₄)、（Ａ₁,Ａ₅)、・・（Ａ₃,Ａ₇)の組でたすき掛け
演算を行い、２段目では、（Ｂ₀,Ｂ₂)、（Ｂ₁,Ｂ₃)・・
（Ｂ₅,Ｂ₇)の組で、３段めでは（Ｃ₀,Ｃ₁)、（Ｃ₂,Ｃ₃)
・・（Ｃ₆,Ｃ₇)の組で、それぞれ、たすき掛け演算が行
われる。

【０００８】この組の決め方は、上記基数２の場合に
は、入力データ数Ｎに対して１段目では、Ｎ／２離れた
データ間で、２段目では、Ｎ／４離れたといった具合
に、最終的にお互いに１つ離れたデータ間でたすき掛け
演算が行われる様になるまで続けられる。

【０００９】従って、このたすき掛け演算が何回行われ
るかは、入力されるデータ点数Ｎで決まり、このアルゴ
リズムでは２のべき乗数だけ行うことになる。つまり８
＝２ ³ なので、３回行えばよいことになる。又、たすき
掛け１回の演算を１段と呼ぶことにする。

【００１０】このアルゴリズムで用いられるたすき掛け
演算をバタフライ演算と呼び、図１８(b) に示す様な演
算を行う。ここで、ｘ、ｙは入力であり、Ｘ、Ｙは出力
を表す。また、Ｗはひねり係数といい次式で与えられ
る。 Ｗ^nk＝ｅｘｐ（−２πｎｋｊ／Ｎ） 図１８(b) において、たすき掛け演算はこのバタフライ
演算を決められたデータ間で行うことを表している。

【００１１】上記高速フーリエ変換のアルゴリズムにつ
いては、文献“高速フーリエ変換入門",“高速フーリエ
変換(FFT) の使い方",安居院猛著, 廣済堂産報出版刊，
或いは、文献“高速フーリエ変換",宮川洋, 今井秀樹
訳, 科学技術出版社刊に詳しく記載されているので、こ
こでは、その詳細は省略する。

【００１２】図１９は、基数２の高速フーリエ変換回路
を示している。本例においては、基数２の高速フーリエ
変換を行う場合、先ず、入力をＮ／Ｂ（＝２）個に分け
て、該分割された、それぞれの入力データの点数をシリ
アルに並べたものを、２入力からなり、複数段の基本回
路からなる高速フーリエ変換回路に入力するように構成
する。

【００１３】このとき、入力するデータの順は、どのよ
うにするかは任意である。図１９(a) の例では、入力の
上側（入力Ａ）に偶数番目、入力の下側（入力Ｂ）に基
数番目を入力することにする。

【００１４】このとき入力されたデータは、バタフライ
演算を行う組どうしで、該バタフライ演算を行うように
する必要があるので、データを一旦蓄えておき、必要な
組どうしを選ぶようにする。このための回路部分をデー
タ並べ替え回路 1と呼ぶことにする。

【００１５】次に、図１９(b) に示したように、入力Ｂ
から入力されたデータに、ひねり係数を掛ける必要があ
る。このための回路部分をひねり係数乗算部 20 と呼ぶ
ことにする。

【００１６】最後に、上側 (入力Ａ）から入力されたデ
ータと、上記ひねり係数を掛けられたデータとで、図１
９(b) に示したたすき掛け演算を行う必要がある。この
ための回路部分を、特に、バタフライ演算部 30 と呼ぶ
ことにする。

【００１７】従って、基数２の高速フーリエ変換のアル
ゴリズムで、１段分の処理を行うための基本回路の構成
は、図１９(b) のようになる。入力されるデータ点数Ｎ
は２^M 個であるから、この基本回路をＭ個直列に組み合
わせることで、基数２の高速フーリエ変換が行えること
になる。

【００１８】図２０は、高速フーリエ変換データ点数Ｎ
（＝１６）に対して、上記高速フーリエ変換の基本回路
を４段直列に並べて高速フーリエ変換を行った時のデー
タの流れを示したものである。

【００１９】図２０において、入力Ａ側のデータ点の列
を、A₀,A₂,A₄, 〜_, A₁₄ とし、入力Ｂ側のデータ点の列
を、A₁,A₃,A_5, 〜,A₁₅とすると、上記データ並べ替え回
路 1での出力データ列は、図示されているように、
「A₀,A₈ 」「A₁,A₉ 」「A₂,A₁₀」〜「A_7, A₁₅ 」とな
り、この並べ替えられたデータ列に対して、ひねり演算
を施した後、バタフライ演算回路(BUT) 30で、バタフラ
イ演算を施すことにより、距離８に対する高速フーリエ
変換が行われたことになる。

【００２０】このデータ列を「B₀,B₈ 」「B₁,B₉ 」
「B₂,B₁₀」〜「B₇,B₁₅」とすると、このデータ列を、次
の段の基本回路に入力することにより、該２段目のデー
タ並べ回路 1では、最初の入力データ点列であるA₀,A_1,
A_2, 〜A₁₅ に対して、距離４のデータ列を出力するよう
に動作する。即ち、図２０の２段目のデータ並べ替え回
路1の出力を見ると、「B₀,B₄ 」「B₈,B₁₂」「B₁,B₅ 」
〜「B₁₁,B₁₅ 」となり、上記距離４の間で、フーリエ変
換ができるように並べ替えられていることが分かる。

【００２１】このデータ点列に対して、ひねり演算を施
した後、バタフライ演算を施すことにより、該距離４に
対するバタフライ演算が施され、中間結果である「C₀,C
₄ 」「C₈,C₁₂」「C₁,C₅ 」〜「C₁₁,C₁₅ 」が得られる。

【００２２】以下、同じ、基本回路を使用して、本発明
による高速フーリエ変換を行うことにより、４段目で
は、図示されている如くに、データ並べ替え回路 1にお
いて、最初の入力データ点列であるA₀,A_1,A_2, 〜A₁₅ に
対して、距離１のデータ点列「D₀,D₁ 」「D₂,D₃ 」
「D₄,D₅ 」〜「D₁₄,D₁₅ 」を出力するので、このデータ
列に対して、ひねり演算とバタフライ演算を施すことに
より、E₀,E_1,E_2, 〜E₁₅ で示した高速フーリエ変換の結
果を得ることができる。このような高速フーリエ変換
を、パイプライン型高速フーリエ変換という。

【００２３】

【発明が解決しようとする課題】一般に、入力データの
速度が早くなると、上記パイプライン型高速フーリエ変
換での演算速度を早めなければならないが、高集積回路
(LSI) 技術、回路実装技術や、コスト等で限界があり、
処理速度が上げられなかった。

【００２４】又、上記の例は基数が２の場合を例にして
いるが、基数４，又は、８の高速フーリエ変換のアルゴ
リズムに基づいて、少ない演算回路で、高速フーリエ変
換を行う方法として、ソフトウェアで行うことが知られ
ているが、ハードウェアで行う適当な回路手段がないの
が現状であった。

【００２５】本発明は上記従来の欠点に鑑み、比較的単
純なハードウェア構成で、基数４や、基数８の高速フー
リエ変換（ＦＦＴ）を行うことができる回路を提供する
ことを目的とするものである。

【００２６】

【課題を解決するための手段】図１，図２は、本発明の
原理構成図であり、図３，図４は遅延クロススイッチの
動作例を示した図であり、図５, 図６は、本発明の遅延
シャフル段の構成例を示した図である。上記の問題点は
下記の如くに構成されたデータ並べ替え回路を用いた高
速フーリエ変換回路によって解決される。

【００２７】(1) ２本の入力ラインと、２本の出力ライ
ンとを持ち、該ラインを直通するか，交換するクロスス
イッチ 100と、該クロススイッチ 100は、一方の入力側
にｑ段の遅延段数を持つ遅延回路 101を持ち、他方の出
力側にも、ｑ段の遅延段数を持つ遅延回路 102を持ち、
各ラインがｑ個のデータを受け取る毎に、各ラインを直
通するか、交換する上記クロススイッチ 100の方向を切
り換えるようにした遅延クロススイッチ 10 と、Ｂ／２
個の、上記遅延クロススイッチ 10 で、Ｂ個の入力ライ
ンとＢ個の出力ラインとを担当する遅延シャフル段 1a,
〜と、該遅延シャフル段 1a,〜をＭ段縦続接続し、第ｍ
段の各遅延クロススイッチはＢ／２^m だけ離れた入力ラ
インと出力ラインとを担当して、データ伝送のシャフル
を行う遅延シャフルネットワーク1によって、Ｂ^r づつ
離れたデータが、上記Ｂ個の入力ラインに、Ｂ個づつ並
列に入力されたとき、Ｂ^r-1 づつ離れたデータをＢ個の
出力ラインにＢ個づつ並列に出力するように構成する。

【００２８】(2) 高速フーリエ変換点数をＮとし、該高
速フーリエ変換の基数をＢとしたとき、Ｎ＝Ｂ^K ここ
で、K=1,2,3,・・・ Ｂ＝２^M ここで、M=1,2,3,・・・・ を満足するとき、ｑ＝Ｂ^r ／２^m r=1,2,3,・・,K-1 m=1,2,3,・・,M である、点数Ｎ，基数Ｂの高速フーリエ変換を、基数Ｂ
のフーリエ変換回路 2,3と、上記(1) 項に記載の遅延シ
ャフルネットワーク 1とを、交互に縦続接続し、基数Ｂ
の高速フーリエ変換アルゴリズムに基づいて行うように
構成する。

【００２９】(3) 上記(1) 項に記載の遅延シャフルネッ
トワーク 1は、可変長の先入れ先出しメモリによる遅延
回路 101,102を持つ、Ｍ個の遅延量可変の遅延シャフル
段からなり、該遅延シャフルネットワーク 1の出力を、
上記基数Ｂのフーリエ変換回路 2,3に接続し、上記基数
Ｂのフーリエ変換回路 2,3の出力は、上記遅延シャフル
ネットワーク1の入力側に接続するようにした巡回接続
とし、基数Ｂの高速フーリエ変換を行う際、K-1 回、上
記遅延シャフルネットワーク1を通過するようにし、第
ｉ回目の通過時には、ｑ＝Ｂ^K-i ／２^m だけの遅延段数
を持つ遅延回路 101,102とするように構成する。

【００３０】

【作用】図３，図４は、上記遅延クロススイッチの動作
例を示した図である。この遅延クロススイッチは、例え
ば、時系列に入力されてくるデータ列Ｎを、０１２３４
５６７の８個のデータ列としたとき、最初のデータ列０
１２３と、Ｎ／２（＝４：距離４）のデータ列４５６７
とを組合わせた２つのデータ列を入力として、入力側の
距離を半分にして並べ替えて出力するという特徴をもっ
ている。

【００３１】この構成例においては、先ず、データ点
列、入力Ａ（０１２３），入力Ｂ（４５６７）から＃１
のＦｉＦｏ 40,＃０のＦｉＦｏ 41 に、上記データ列
を、例えば、基数２の高速フーリエ変換に必要とする距
離（本例では、距離２）迄記憶させる。｛図３(a) 参
照｝ これが済むと、＃１のＦｉＦｏ 40 から記憶した順にデ
ータを出力Ａに出力し、入力Ａからのデータをマルチプ
レクサ(MUX2) 43 を通して出力Ｂに出力する。これと同
時に、＃０のＦｉＦｏ 41 に記憶したデータを、マルチ
プレクサ(MUX1)42 を通して＃１のＦｉＦｏ 40 に送
り、入力Ｂからのデータを＃０のＦｉＦｏ41 に記憶す
る。この動作が、該遅延クロススイッチの特徴的な交換
動作である。｛図３(b) 参照｝ そして、＃１のＦｉＦｏ 40 から入力Ａのデータを出力
し終わると、＃０のＦｉＦｏ 41 から入力されたデータ
を出力Ａに出力し、＃０のＦｉＦｏ 41 からのデータを
マルチプレクサ(MUX2) 43 を通して出力Ｂに出力する。
｛図４(c),(d)参照｝ 以上のようにして、上記基数２の高速フーリエ変換で必
要とするデータの組（但し、距離２）になるように並べ
替えを行う。

【００３２】即ち、遅延クロススイッチは、データ点数
Ｎのデータ列を、距離Ｎ／２にしたデータ列に並べ替え
られたデータを入力して、更に、距離を１／２にしたデ
ータ列を出力する。

【００３３】図５, 図６は、上記遅延クロススイッチを
２個使用して、例えば、基数４の高速フーリエ変換で必
要とする距離Ｎ／４のデータ列を入力して、最終的に、
例えば、距離１のデータ列を得る為の遅延シャフル段の
構成例を示している。

【００３４】この例では、データ点数Ｎ＝１６としたと
き、距離Ｎ／４＝４のデータ列に変換されているデータ
列を入力する。このとき、上記遅延クロススイッチに対
しては、上記のように、最初のデータ列(A₀, A₁,A₂,
A₃) に対して、距離Ｎ／２＝８のデータ列(A₈, A₉,A₁₀,
A₁₁) を入力することで、それぞれの遅延クロススイッ
チで、入力された距離の１／２の距離(=2)のデータ列を
得ることができる。尚、図６は、上記図５の遅延シャフ
ル段の構成例の表現方法を変更して示したもので、実質
的には同じものである。

【００３５】前述の図３，図４で示されているように、
上記遅延クロススイッチには、一方の入力側にｑ段の遅
延手段を持つ遅延回路 41 と、他方の出力側にｑ段の遅
延手段を持つ遅延回路 40 とを備えている。図３，図４
の例では、２（ｑ＝２）段の遅延段数を持っている。

【００３６】例えば、基数Ｂの高速フーリエ変換の点数
をＮとすると、Ｎ＝Ｂ^K 、ここで、K=1,2,3,・・・であ
り、Ｂ＝２^M 、M=1,2,3,・・・である。このとき、Ｂと
Ｍとｑとの間には、以下の関係がある。即ち、ｒ＝１，
２，３，・・・，Ｋ−１，ｍ＝１，２，３，・・・・，
Ｍとすると、ｑ＝Ｂ^r ／２^m である。

【００３７】図３，図４の例で説明すると、基数２のデ
ータ点数Ｎ＝８であるので、Ｎ＝Ｂ ^K とすると、K=3 で
あり、Ｂ＝２^M とすると、M=1 である。従って、ｒ＝
１，２となり、ｍ＝１と求められるので、ｑ＝Ｂ^r ／２
^m ＝２² ／２¹ ＝２，又は、ｑ＝２¹ ／２¹ ＝１とな
る。

【００３８】即ち、上記の遅延クロススイッチに、Ｂ^r
個づつ離れたデータが、Ｂ個の入力ラインにＢ個づつ並
列に入力されたとき、Ｂ^r-1 づつ離れたデータをＢ個の
出力ラインにＢ個づつ並列に出力する。

【００３９】図３，図４の例で説明すると、Ｂ^r （２²
＝４）個づつ離れたデータが、Ｂ（＝２）個の入力ライ
ンにＢ（＝２）個づつ並列に入力されたとき、Ｂ
^r-1 （２¹）づつ離れたデータをＢ（＝２）個の出力ラ
インにＢ（＝２）個づつ並列に出力する。このとき、遅
延段数ｑ＝２である。

【００４０】図５，図６の例では、基数４のデータ点数
Ｎ＝16であるので、Ｎ＝Ｂ^K とすると、K=2 であり、Ｂ
＝２^M とすると、M=2 である。従って、ｒ＝１となり、
ｍ＝１，２と求められるので、ｑ＝Ｂ^r ／２^m ＝４¹ ／
２¹ ＝２，ｑ＝Ｂ^r ／２^m ＝４¹ ／２² ＝1 となる。

【００４１】従って、Ｂ^r （４¹ ＝４）個づつ離れたデ
ータが、Ｂ（＝４）個の入力ラインにＢ（＝４）個づつ
並列に入力されたとき、Ｂ^r-1 （４⁰ ＝１）づつ離れた
データをＢ（＝４）個の出力ラインにＢ（＝４）個づつ
並列に出力する。このとき、遅延段数ｑ＝２，１であ
る。

【００４２】図５，図６に示した遅延シャフル段 1a,1b
では、遅延段数ｑ＝２の遅延クロススイッチと、遅延段
数ｑ＝１の遅延クロススイッチとを使用して、Ｂ^r （４
¹ ＝４）づつ離れた距離４のデータ列(A₀, A₄,A₈, A₁₂)
を４個並列に入力して、Ｂ^{r- 1} （４⁰ ＝１）づつ離れた
データ列(A₀, A₁,A₂, A₃) をＢ（＝４）個の出力ライン
にＢ（＝４）個づつ並列に出力している。

【００４３】一般に、基数２の高速フーリエ変換アルゴ
リズムでは、高速フーリエ変換点数Ｎに対して、距離が
Ｎ／２，Ｎ／２²,Ｎ／２³,〜 離れたデータ、即ち、上
記の例では、Ｂ^r (但し、Ｂ＝２，ｒ＝２，１，０）個
づつ離れたデータ間で、Ｂ（＝２）点フーリエ変換の演
算を行い、基数４の高速フーリエ変換アルゴリズムで
も、高速フーリエ変換点数Ｎに対して、距離がＮ／４，
Ｎ／４²,Ｎ／４³,〜 離れたデータ、即ち、上記の例で
は、Ｂ^r （但し、Ｂ＝４，ｒ＝１，０）個づつ離れたデ
ータ間でＢ（＝４）点フーリエ変換の演算を行う。

【００４４】上記図３，図４の例では、高速フーリエ変
換点数Ｎ＝８であるので、距離が４，２，１のデータ間
で２点フーリエ変換を行えばよく、図５の例では、高速
フーリエ変換点数Ｎ＝１６であるので、距離が、４，１
のデータ間で４点フーリエ変換を行えばよい。

【００４５】従って、上記図５に示した本発明の遅延シ
ャフル段｛但し、図５は基数４を示しており、基数２の
場合については、図５に示されている遅延クロススイッ
チの上半分を、遅延クロススイッチ単位で使用すればよ
い｝の前後に、Ｂ点高速フーリエ変換回路 (基数Ｂのフ
ーリエ変換回路ともいう）を接続することにより、基数
２，４，〜の高速フーリエ変換の演算を行うことができ
る。

【００４６】Ｂ点高速フーリエ変換回路については、前
述のように、ソフトウェアによる演算方法は、既に、良
く知られているので、これを、単に、ハードウェア化す
ることで、上記遅延シャフルネットワーク 1と、Ｂ点高
速フーリエ変換回路とを交互に接続することで、所望の
基数Ｂの高速フーリエ変換回路を実現することができ
る。

【００４７】従って、同じデータ量であるならば、基数
２に比較して、基数４は演算回路を１／２の速度で動作
させることができ、又、同じ演算速度であるならば、２
倍のデータ量を処理することができる。

【００４８】又、基数８は、基数２に比較して、同じ演
算速度ならば、４倍のデータを処理することができる。

【００４９】

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１，図２は、本発明の、特に、データ並べ
替え回路の原理構成図であり、図３，図４は、遅延クロ
ススイッチの動作例を示した図であり、図５，図６は、
本発明の（遅延クロススイッチを組み会わせた）遅延シ
ャフル段の構成例を示した図であり、図７は基数４のひ
ねり係数乗算部とバタフライ演算部を示した図であり、
図８は基数４のバタフライ演算部の詳細例を示した図で
あり、図９〜図１２，及び、図１３〜図１５は本発明の
一実施例を示した図であり、図９／図１２は、基数４の
高速フーリエ変換アルゴリズムに基づくパイプライン型
高速フーリエ変換の例を示し、図１３〜図１５は、基数
８の高速フーリエ変換アルゴリズムに基づくパイプライ
ン型高速フーリエ変換の例を示し、図１６，図１７は、
本発明の他の実施例を示した図であって、循環接続した
高速フーリエ変換回路の例を示している。

【００５０】本発明においては、図１，図２に示されて
いるように、２本の入力ラインと、２本の出力ラインと
を持ち、該ラインを直通するか，交換するクロススイッ
チ 100と、該クロススイッチ 100は、一方の入力側にｑ
段の遅延段数を持つ遅延回路101を持ち、他方の出力側
にも、ｑ段の遅延段数を持つ遅延回路 102を持ち、各ラ
インがｑ個のデータを受け取る毎に、各ラインを直通す
るか、交換するクロススイッチ 100の方向を切り換える
ようにした遅延クロススイッチ 10 と、Ｂ／２個の、上
記遅延クロススイッチで、Ｂ個の入力ラインとＢ個の出
力ラインとを担当する遅延シャフル段 1a,〜と、該遅延
シャフル段 1a,〜をＭ段縦続接続し、第ｍ段の各遅延ク
ロススイッチ 10 はＢ／２^m だけ離れた入力ラインと出
力ラインとを担当して、データ伝送のシャフルを行う遅
延シャフルネットワーク (データ並べ替え回路) 1 によ
って、Ｂ^r づつ離れたデータが、上記Ｂ個の入力ライン
に、Ｂ個づつ並列に入力されたとき、Ｂ^r-1 づつ離れた
データをＢ個の出力ラインにＢ個づつ並列に出力するよ
うにしたデータ並べ替え回路と、Ｂ点高速フーリエ変換
回路 2,3とを交互に接続する手段が、本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。

【００５１】上記図１, 図２において、各遅延クロスス
イッチ 10 は、Ｂ／２^m だけ離れた入力ラインから入力
されるように構成しているが、これは、前述のように、
該遅延クロススイッチ 10 は、２つの入力端子を持ち、
基数２に対するデータ並べ替え回路であるので、各シャ
フル段毎に、１段目では、Ｂ入力／２だけ離れた入力ラ
インを選択し、２段目では、Ｂ入力／２² だけ離れた入
力ラインを選択し、３段目では、Ｂ入力／２³ だけ離れ
た入力ラインを選択することを繰り返し、ｍ段目ではＢ
入力／２^m だけ離れた入力ラインから入力されるように
構成する必要があるためによる。

【００５２】以下、図１〜図６を参照しながら、図７〜
図１７によって、本発明のデータ並べ替え回路と、高速
フーリエ変換回路の構成と動作を説明する。本発明によ
る高速フーリエ変換回路は、前述の図１〜図６で説明し
た上記データ並べ替え回路 1で、基数Ｂの高速フーリエ
変換アルゴリズムに基づくＢ点フーリエ変換を行うのに
必要とする距離を持つデータ列を生成する。

【００５３】即ち、このデータ並べ替え回路 1では、基
数Ｂの高速フーリエ変換アルゴリズムに基づいて、高速
フーリエ変換点数Ｎに対して、距離がＮ／Ｂ，Ｎ／Ｂ²,
Ｎ／Ｂ³,〜 離れたデータ、即ち、上記の例では、Ｂ^r
個づつ離れたデータ間で、Ｂ点フーリエ変換の演算を行
い、その結果を受けてＢ^r-1 個づつ離れたデータを出力
するように構成されているので、それぞれのデータ並べ
替え回路 1と、Ｂ点フーリエ変換回路 2とを交互に接続
することにより、基数Ｂの高速フーリエ変換を行うこと
ができる。

【００５４】該データ並べ替え回路 1の詳細な構成と作
用については、前述の作用欄で説明してあるので省略
し、ここでは、Ｂ点フーリエ変換回路 2の構成と動作を
中心にして説明する。

【００５５】図７は、上記Ｂ点フーリエ変換回路 2の、
基数４のひねり係数乗算部 20,22と、バタフライ演算部
21 を示している。前述の図１８〜図２０で説明したよ
うに、高速フーリエ変換アルゴリズムでは、定められた
距離を持つデータ間で、所謂、バタフライ演算を行う
が、このとき、ひねり係数との乗算を必要とする。基数
２の場合は、前述の図１８に示されているように２つの
入力の一方にのみひねり係数Ｗ^nk (但し、ｎは、周波数
成分列の番号，ｋは入力されるデータ列の時系列の番
号）を乗算すればよいが、基数４の場合には、図７に示
されているように、４つの入力の内、３つの入力に対し
てひねり係数Ｗ^nkを乗算する必要がある。

【００５６】上記、基数４の場合のひねり係数の数学的
な求め方については、例えば、前述の文献“高速フーリ
エ変換",宮川洋, 今井秀樹訳, 科学技術出版社刊, 第12
章、任意の標本点数に対するFFT アルゴリズム,12-4 ひ
ねり係数FFT アルゴリズム,P215 〜P218に示されている
が、P216の式 (12-43)から明らかなように、整数 n₀k ₁
の値｛このn_0,1,k_0,1 については、上記文献の、P208の
式(12-7), 及び、P210の図12-1｛この例は、N=16,B=4,
ときで、n=4n₁+n₀,k=4k₁+k₀ である。｝を参照、即ち、
n_0, k₀は、並列に入力されるデータ列の入力位置の番号
を示しており、n_1, k₁は、並列に入力されるデータ列の
入力順序の番号を示している｝に応じて、±j,±1,のい
ずれかの値のみをとればよいので、実数部と虚数部の入
れ替えや、符号操作をして、４入力加算器 21 に入力す
れば事足りる。 上記のことを、図７によって具体的
に説明する。上記文献の P216 の式(12-43) に、ひねり
係数Ｗ^4n0k1 が定義されているが、このひねり係数Ｗ
^4n0k1 の n₀*k₁に、順次 0*0,0*1,0*2,0*3,1*0,1*1,1*
2,1*3,2*0,2*1,2*2,2*3,3*0,3*1,3*2,3*3を代入して、4
*n₀*k₁ を計算すると、0,0,0,0,0,4,8,12,0,8,16,24,0,
12,24,36 が得られるので、それぞれ、ひねり係数の乗
算器 20 として、Ｗ⁰ とＷ⁴,Ｗ⁸,Ｗ¹²とＷ⁸,Ｗ¹⁶, Ｗ²⁴
とＷ¹², Ｗ²⁴, Ｗ³⁶が必要となる。それぞれを計算する
と、 Ｗ⁰,Ｗ¹⁶, Ｗ³², ・・＝exp(-j0)＝cos(0)+jsin(0)＝１ Ｗ⁴,Ｗ²⁰, Ｗ³⁶, ・・＝exp(-jπ/2) ＝cos(−π/2)+jsin (−π/2) ＝−ｊ Ｗ⁸,Ｗ²⁴, ・・＝exp(-j２π/2)=cos(−π)+jsin (−π) ＝−１ Ｗ¹², Ｗ²⁸, ・・＝exp(-j３π/2)=cos(−3/2 π)+jsin( −3/2 π) ＝ｊ が得られるので、上記±j,±1,のいずれかの値となるこ
とが分かる。但し、図７では、上記Ｗ⁰ は省略してあ
る。

【００５７】又、図７の一番左側に示されているひねり
係数を求める乗算器 22 は、上記文献の式(12-40) の
[ ] 外のひねり係数の乗算器を示していて、その乗算結
果は、それぞれ、a₁+jb₁,a₂+jb₂,a₃+jb₃である。

【００５８】図８は、基数４のバタフライ演算部の詳細
例を示した図であり、上記４入力加算器 21 の一つを示
している。図７で説明したように、各４入力の加算器 2
1 に対するひねり係数Ｗ^nkは、整数 n₀k₁ の値に応じ
て、±j,±1,のいずれかの値のみをとればよいので、そ
の値が、例えば、図８に示したもの｛図８の例は、上記
図７の２番目の４入力加算器に対応している｝であると
すると、該一つの４入力加算器 21 を、例えば、図示さ
れている如くに、２入力加算器 210,211の２段構成とす
ると、例えば、上側の２つの２入力の加算手段で、実数
部の加算値を得て、下側の２つの２入力の加算手段で、
虚数部の加算値が得られるので、それぞれの値を実数ａ
と虚数ｂとすることにより、図７で示した各４入力加算
器 21 で、並列に入力された４つのデータ列に対応し
た、基数４のフーリエ変換の値を得ることができる。

【００５９】即ち、図７の上から２番目の加算器には、
前述のように、ひねり係数として、Ｗ⁰,Ｗ⁴,Ｗ⁸,Ｗ¹²が
必要であるので、上記a₀+jb₀,a₁+jb₁,a₂+jb₂,a₃+jb₃ に
対して、上記ひねり係数を乗算すると、 (a₀+jb₀)Ｗ⁰+(a₁+jb₁)Ｗ⁴+(a₂+jb₂)Ｗ⁸+(a₃+jb₃)Ｗ¹² =(a₀+jb₀)+(b₁-ja₁)+(-a₂-jb₂)+(-b₃+ja₃) = ｛(a₀+b₁)-(a₂+b₃) ｝+j｛(b₀-a₁)+(-b₂+a₃)｝＝ａ＋
ｊｂ なる演算を施せばよいことが判る。以上が、基数４のフ
ーリエ変換の演算回路の詳細例である。

【００６０】次に、基数４の高速フーリエ変換アルゴリ
ズムに基づくパイプライン型高速フーリエ変換回路の例
を図９〜図１２によって説明する。この例では、基数４
の高速フーリエ変換点数Ｎ＝64の例である。前述のよう
に、基数Ｂの高速フーリエ変換の点数をＮとすると、Ｎ
＝Ｂ^K 、ここで、K=1,2,3,・・・であり、Ｂ＝２^M 、M=
1,2,3,・・・である。このとき、ＢとＭとｑとの間に
は、以下の関係がある。即ち、ｒ＝１，２，３，・・
・，Ｋ−１，ｍ＝１，２，３，・・・・，Ｍとすると、
ｑ＝Ｂ^r ／２^m である。

【００６１】従って、この例では、64=4³ であるので、
K=3 であり、B=4=2²であるから、M=2 であり、r=1,2 、
m=1,2 が得られるので、r=2 に対して、q=8,4 が求めら
れ、r=1 に対して、ｑ=2,1が求められる。即ち、ｒ＝
２，１のそれぞれに対して、データ並べ替え回路を必要
とすることを意味している。

【００６２】先ず、基数４の高速フーリエ変換点数Ｎ＝
64であるので、64個の時系列のデータ列が、４個づつの
データ列 (0,16,32,48),(1,17,33,49)〜,(15,31,47,63)
にＢ（＝４）分割される。

【００６３】前述の図１，図２の原理構成図からも分か
るように、ｒ＝２，１のそれぞれに対して、基数Ｂ（＝
４）の場合には、ｊ＝Ｂ／２＝４／２＝２個の遅延クロ
ススイッチ 10 からなる遅延シャフル段 1a,1bをＭ＝２
個備えたデータ並べ替え回路、及び、遅延シャフル段 1
c,1dをＭ＝２個備えたデータ並べ替え回路が必要とな
る。第１段目の遅延シャフル段 1a では、遅延クロスス
イッチ(j=1) 10に対して、入力ライン０と入力ラインＢ
／２¹=4/2=2 ラインのデータ、即ち、第１列目のデータ
列でみると、０と 32 番目のデータ｛上記遅延クロスス
イッチが、基数２に対応するものであるので、この遅延
クロススイッチには、基数２換算でみたデータ列を入力
する必要があることから、Ｎ／２＝64/2番目に対応する
ものである必要がある｝が入力され、遅延クロススイッ
チ(j=B/2=4/2=2) 10に対して、入力ライン１と入力ライ
ン３のデータ、即ち、16と48番目のデータが入力され
る。

【００６４】この結果、(0,16,32,48),(1,17,33,49),〜
(15,31,47,63) のデータ列は、図１０に示されている如
く、(0,16,8,24),(1,17,9,25),〜(39,55,47,63) のデー
タ列に並び替えられる。

【００６５】同様にして、上記のデータ列に対して、図
１１に示されている第２段目の遅延シャフル段 1b で
は、遅延クロススイッチ(j=1) 10に対して、入力ライン
０と入力ラインＢ／２²=4/4=１ラインのデータ、即ち、
第１列目のデータ列でみると、０と 16 番目のデータが
入力され、遅延クロススイッチ(j=1) 10に対して、入力
ライン２と入力ライン３のデータ、即ち、第１列目のデ
ータ列でみると、８と24番目のデータが入力される。

【００６６】このようにして、最初のデータ並べ替え処
理により、(0,4,8,12),(1,5,9,13),〜(51,55,59,63) の
データ列として出力され、次のフーリエ変換回路に入力
される。

【００６７】基数４の場合には、Ｂ^r (=4²=16)個離れた
データ列を入力して、Ｂ^r-1(=4¹=4)個離れたデータを、
図１に示されている原理構成図の第１段目, 第２段目の
シャフル段を用いて出力する。即ち、該遅延シャフル段
はｍ＝１，２の２段構成とする必要がある。このとき
の、それぞれの各遅延シャフル段を構成している遅延ク
ロススイッチ 10 内の遅延回路の、各遅延段数ｑは、前
述の値から、８，４段であるので、それぞれを、図１
０，１１では、遅延回路 10a,10bで示してある。

【００６８】従って、図１０，図１１に示されているよ
うに、本発明による高速フーリエ変換回路 2では、基数
Ｂ＝４分割された距離16のデータ列(0,16,32,48),(1,1
7,33,49) 〜,(15,31,47,63)の４個づつを、並列に、前
述の基数４のフーリエ変換回路（図８，図９参照）に入
力して、フーリエ変換を行い、この出力を、遅延シャフ
ル段 1a,1bからなる第１のデータ並べ替え回路 (r=2 に
対応) に入力して、次のフーリエ変換に必要な距離４の
データ列(0,4,8,12),(1,5,9,13),〜に並べ替えて、再
度、上記と同じ基数４のフーリエ変換回路 2に入力し
て、基数４のフーリエ変換を行い、図１１，図１２に示
した遅延シャフル段 1c,1dからなる第２のデータ並べ替
え回路(r=1に対応) に入力し、それぞれの遅延シャフル
段 1c,1dを介して、距離１のデータ列を得て、最後のフ
ーリエ変換を、基数４のフーリエ変換回路 2で行うこと
により、周波数成分の順に整列されたデータ列(0,1,2,
3),(4,5,6,7) 〜(60,61,62,63) を得ることができる。
次に、基数８の高速フーリエ変換アルゴリズムに基づく
パイプライン型高速フーリエ変換回路の例を図１３〜図
１５によって説明する。

【００６９】この例では、基数８の高速フーリエ変換点
数Ｎ＝64の例である。前述のように、基数Ｂの高速フー
リエ変換の点数をＮとすると、Ｎ＝Ｂ^K 、ここで、K=1,
2,3,・・・であり、Ｂ＝２^M 、M=1,2,3,・・・である。
このとき、ＢとＭとｑとの間には、以下の関係がある。
即ち、ｒ＝１，２，３，・・・，Ｋ−１，ｍ＝１，２，
３，・・・・，Ｍとすると、ｑ＝Ｂ^r ／２^m である。

【００７０】従って、この例では、64=8² であるので、
K=2 であり、B=8=2³であるから、M=3 であり、r=1 、m=
1,2,3 が得られるので、r=1 に対して、q=4,2,1 が求め
られる。即ち、この例では、ｒ＝１のに対して、q=4,2,
1 に対応するＭ(=３) 段構成のデータ並べ替え回路を１
つを必要とすることを意味している。

【００７１】先ず、基数８の高速フーリエ変換点数Ｎ＝
64であるので、64個の時系列なデータ列が、８個づつの
データ列 (0,8,16,24,32,40,48,56),(1,9,17,25,33,41,
49,57)〜,(7,15,23,31,39,47,55,63) にＢ（＝８）分割
される。

【００７２】前述の図１の原理構成図からも分かるよう
に、基数Ｂ（＝８）の、データ点数Ｎ＝64場合には、ｊ
＝Ｂ／２＝８／２＝４個の遅延クロススイッチ 10 から
なる遅延シャフル段 1a,1b,1c をＭ＝３段備えたデータ
並べ替え回路のみが必要となる。このデータ並べ回路の
第１段目の遅延クロススイッチ(j=1) 10に対して、入力
ライン０と入力ラインＢ／２¹=8/2=４のデータ、即ち、
第１列目のデータ列でみると、０番目と 32 番目のデー
タ｛上記遅延クロススイッチが、基数２に対応するもの
であるので、この遅延クロススイッチには、基数２換算
でみたデータ列を入力する必要があることから、Ｎ／２
＝64/2番目に対応するものである必要がある｝が入力さ
れ、遅延クロススイッチ(j=2) 10に対して、入力ライン
１と入力ライン５のデータ、即ち、第１列目のデータ列
でみると、８番目と40番目のデータが入力される。以下
同様にして、遅延クロススイッチ(j=B/2=8/2=4) 10に対
して、入力ライン３と入力ライン７のデータ、即ち、第
１列目のデータ列でみると、24番目と56番目のデータが
入力される。

【００７３】この結果、８個づつのデータ列 (0,8,16,2
4,32,40,48,56),(1,9,17,25,33,41,49,57)〜,(7,15,23,
31,39,47,55,63) のデータ列は、図１３に示されている
如く、(0,8,16,24,4,12,20,28),(1,9,17,25,5,13,21,2
9),〜(35,43,51,59,39,47,55,63) のデータ列に並び替
えられる。

【００７４】同様にして、上記のデータ列に対して、第
２段目の遅延シャフル段 1b では、遅延クロススイッチ
(j=1) 10に対して、入力ライン０と入力ラインＢ／２²=
8/4=２ラインのデータ、即ち、第１列目のデータ列でみ
ると、０番目と 16 番目のデータが入力され、遅延クロ
ススイッチ(j=2) 10に対して、入力ライン２と入力ライ
ン３のデータ、即ち、第１列目のデータ列でみると、８
と24番目のデータが入力される。以下同様である。

【００７５】同様にして、上記のデータ列に対して、本
例の場合には、第３段目の遅延シャフル段 1c では、遅
延クロススイッチ(j=1) 10に対して、入力ライン０と入
力ラインＢ／２³=8/8=１ラインのデータ、即ち、第１列
目のデータ列でみると、０番目と８番目のデータが入力
され、遅延クロススイッチ(j=2) 10に対して、入力ライ
ン２と入力ライン３のデータ、即ち、第１列目のデータ
列でみると、２番目と10番目のデータが入力される。以
下同様である。

【００７６】このようにして、１つのデータ並べ替え処
理により、(0,1,2,3,4,5,6,7),(8,9,10,11,12,13,14,1
5) 〜(56,57,58,59,60,61,62,63) のデータ列として出
力され、次のフーリエ変換回路 3に入力される。

【００７７】基数８の場合には、Ｂ^r (=8¹=8) 個離れた
データ列を入力して、Ｂ^r-1(=8⁰=1)個離れたデータを、
図１に示されている原理構成図の第１段目, 第２段目,
第３段目の遅延シャフル段を用いて出力する。即ち、該
遅延シャフル段はｍ＝１，２，３の３段構成とする必要
がある。このときの、それぞれの各シャフル段を構成し
ている遅延クロススイッチ 10 内の遅延回路の、各遅延
段数ｑは、前述の値から、４，２，１段であるので、そ
れぞれを、図１３〜図１５では、遅延回路 10a,10b,10c
で示してある。

【００７８】従って、図１３〜図１５に示されているよ
うに、本発明による高速フーリエ変換回路 3では、基数
Ｂ＝８分割された距離８のデータ列(0,8,16,24,32,40,4
8,56) 〜(7,15,23,31,39,47,55,63)の８個づつを、並列
に、前述の基数８のフーリエ変換回路（図１３参照）3
に入力して、フーリエ変換を行い、この出力を、遅延シ
ャフル段 1a,1b,1c に入力して、次のフーリエ変換に必
要な距離１のデータ列に並べ替えて、再度、上記と同じ
基数８のフーリエ変換回路 3（図１５参照）に入力し
て、最後のフーリエ変換を行うことにより、周波数成分
の順に整列されたデータ列(0,1,2,3,4,5,6,7) 〜(56,5
7,58,59,60,61,62,63) を得ることができる。

【００７９】次に、図１６によって、本発明の他の実施
例について，基数４を例にして説明する。基数Ｂの高速
フーリエ変換のアルゴリズムによれば、前述のように、
基数Ｂの高速フーリエ変換の点数をＮとすると、Ｎ＝Ｂ
^K 、ここで、K=1,2,3,・・・であり、Ｂ＝２^M 、M=1,2,
3,・・・である。このとき、ＢとＭとｑとの間には、以
下の関係がある。即ち、ｒ＝１，２，３，・・・，Ｋ−
１，ｍ＝１，２，３，・・・・，Ｍとすると、ｑ＝Ｂ^r
／２^m である。

【００８０】基数４であると、Ｂ＝４＝２² であるの
で、M=2 となることから、図１に示した原理構成図から
明らかなように、基数４に対応する本発明の高速フーリ
エ変換に必要なデータ並べ替え回路 1は、遅延シャフル
段 1a,〜が２段構成で、それぞれのシャフル段 1a,1b
は、遅延クロススイッチ 10 がｊ＝Ｂ／２＝４／２＝２
個から構成される。

【００８１】従って、基数４の高速フーリエ点数Ｎの値
によって、Ｎ＝Ｂ^K の K=1,2,3, ・・・と変わるので、
上記データ並べ替え回路 1は、一般には、複数個必要と
なる。そこで、例えば、図９〜図１２で示した例では、
高速フーリエ変換点数Ｎ＝64の場合であって、この例で
は、上記遅延シャフル段 1a,1bからなるデータ並べ替え
回路 1と、遅延シャフル段 1c,1dからなるデータ並べ替
え回路 1の２段構成となっており、それぞれは同じ構成
であり、それぞれの遅延シャフル段 1a,1b,1c,1dを構成
している遅延クロススイッチ 10 の遅延回路 10a〜10d
の遅延段数ｑ＝Ｂ^r ／２^m に基づいて、Ｎ(=64) ＝Ｂ^K
=4³ から求められる K=3の値から、r=2に対応する第１
のデータ並べ替え回路 1では、q=4²/2¹=8,q=4²/2²=4 、
r=1 に対応する第２のデータ並べ替え回路 1では、q=4¹
/2¹=2,q=4¹/2²=1 と、その遅延量が変わる。

【００８２】この第１のデータ並べ替え回路 1と、第２
のデータ並べ替え回路 1とは、遅延クロススイッチ 10
での遅延段数ｑが異なることを除いて、各遅延シャフル
段の構成が同じであることに着目すると、図９〜図１２
に示したように、２つの遅延シャフル段からなるデータ
並べ替え回路を１つの基数４の高速フーリエ変換回路を
介して循環接続し、該循環接続されているデータ並べ替
え回路を構成している、２つの遅延シャフル段 1a,1b,
又は、1d,1c での遅延量ｑを、いつ、該遅延シャフル段
をデータが通過するかにより可変とする構成にすること
により、１つのデータ並べ替え回路 1と１つの基数４の
高速フーリエ変換回路 2とで、任意の高速フーリエ変換
点数Ｎに対応した高速フーリエ変換を実現することがで
きる。

【００８３】具体的には、Ｎ＝Ｂ^K から求められるＫの
値に対応して、Ｋ−１回の遅延シャフルネットワーク
（２つの遅延シャフル段からなる）1 を通過するように
すると、第１回目の通過時には、ｑ＝Ｂ^K-1(=r) ／２^m
だけの遅延段数を持つ遅延回路となり、第２回目の通過
時には、ｑ＝Ｂ^K-2(=r) ／２^m だけの遅延段数を持つ遅
延回路となり、一般には、第ｉ回目の通過時には、ｑ＝
Ｂ^K-i(=r) ／２^m だけの遅延段数を持つ遅延回路となる
ようにする。

【００８４】図１６に示した実施例において、FIFOメモ
リ 10a,10c (図１の101 対応) は、例えば、メモリ素子
を使用してライトカウンタとリードカウンタを内蔵し、
ライトに対するリードの開始タイミング (位置) を制御
することで、FIFO段数を制御することができる。

【００８５】このように、本発明においては、２本の入
力ラインと、２本の出力ラインとを持ち、一方の入力側
にｑ段の遅延段数を持つ遅延回路を持ち、他方の出力側
にも、ｑ段の遅延段数を持つ遅延回路を持ち、各ライン
がｑ個のデータを受け取る毎に、各ラインを直通する
か、交換するクロススイッチの方向を切り換えるように
した遅延クロススイッチと、Ｂ／２個の、上記遅延クロ
ススイッチで、Ｂ個の入力ラインとＢ個の出力ラインと
を担当する遅延シャフル段と、該遅延シャフル段をＭ段
縦続接続し、第ｍ段の各遅延クロススイッチはＢ／２^m
だけ離れた入力ラインと出力ラインとを担当して、デー
タ伝送のシャフルを行う遅延シャフルネットワークによ
って、Ｂ^r づつ離れたデータが、上記Ｂ個の入力ライン
に、Ｂ個づつ並列に入力されたとき、Ｂ^r-1 づつ離れた
データをＢ個の出力ラインにＢ個づつ並列に出力するよ
うにしたデータ並べ回路と、Ｂ点フーリエ変換回路とを
交互に縦続接続して、基数Ｂの高速フーリエ変換アルゴ
リズムによるフーリエ変換を行うようにしたところに特
徴がある。

【００８６】

【発明の効果】以上、詳細に説明したように、本発明の
高速フーリエ変換回路によれば、入力データの並列処理
が可能になる。従って、同じデータ量であるならば、基
数２に比較して、基数４は演算回路を１／２の速度で動
作させることができ、又、同じ演算速度であるならば、
２倍のデータ量を処理することができる。

【００８７】又、基数８は、基数２に比較して、同じ演
算速度ならば、４倍のデータを処理することができる。
又、比較的単純な構成で、基数４や，基数８の高速フー
リエ変換が可能となり、高集積化に寄与できる効果があ
る。

【図面の簡単な説明】

【図１】本発明の原理構成図（その１）

【図２】本発明の原理構成図（その２）

【図３】遅延クロススイッチの動作例を示した図（その
１）

【図４】遅延クロススイッチの動作例を示した図（その
２）

【図５】本発明の遅延シャフル段の構成例を示した図
（その１）

【図６】本発明の遅延シャフル段の構成例を示した図
（その２）

【図７】基数４のひねり係数乗算部とバタフライ演算部
を示した図

【図８】基数４のバタフライ演算部の詳細例を示した図

【図９】本発明の一実施例を示した図（その１）

【図１０】本発明の一実施例を示した図（その２）

【図１１】本発明の一実施例を示した図（その３）

【図１２】本発明の一実施例を示した図（その４）

【図１３】本発明の一実施例を示した図（その５）

【図１４】本発明の一実施例を示した図（その６）

【図１５】本発明の一実施例を示した図（その７）

【図１６】本発明の他の実施例を示した図（その１）

【図１７】本発明の他の実施例を示した図（その２）

【図１８】従来の高速フーリエ変換回路を説明する図
（その１）

【図１９】従来の高速フーリエ変換回路を説明する図
（その２）

【図２０】従来の高速フーリエ変換回路を説明する図
（その３）

【符号の説明】

1 データ並べ替え回路, 又は、遅延シャフルネット
ワーク 1a〜 遅延シャフル段 10 遅延クロ
ススイッチ 100 クロススイッチ 101,102,10a,〜
遅延回路 103,42,43 マルチプレクサ(MUX) 20,22 ひねり係数乗算部 21 ４入力加
算器 30 バタフライ演算部 2 基数４のフーリエ変換回路 3 基数８のフーリエ変換回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】２本の入力ラインと、２本の出力ラインと
   を持ち、該ラインを直通するか，交換するクロススイッ
   チ(100) と、 該クロススイッチ(100) は、一方の入力側にｑ段の遅延
   段数を持つ遅延回路(101) を持ち、他方の出力側にも、
   ｑ段の遅延段数を持つ遅延回路(102) を持ち、各ライン
   がｑ個のデータを受け取る毎に、各ラインを直通する
   か、交換する上記クロススイッチ(100) の方向を切り換
   えるようにした遅延クロススイッチ(10)と、 Ｂ／２個の、上記遅延クロススイッチ(10)で、Ｂ個の入
   力ラインとＢ個の出力ラインとを担当する遅延シャフル
   段(1a,〜) と、該遅延シャフル段(1a,〜) をＭ段縦続接
   続し、第ｍ段の各遅延クロススイッチはＢ／２^m だけ離
   れた入力ラインと出力ラインとを担当して、データ伝送
   のシャフルを行う遅延シャフルネットワーク(1) によっ
   て、Ｂ^r づつ離れたデータが、上記Ｂ個の入力ライン
   に、Ｂ個づつ並列に入力されたとき、Ｂ^r-1 づつ離れた
   データをＢ個の出力ラインにＢ個づつ並列に出力するよ
   うにしたことを特徴とするデータ並べ替え回路。
2. 【請求項２】高速フーリエ変換点数をＮとし、該高速フ
   ーリエ変換の基数をＢとしたとき、 Ｎ＝Ｂ^K ここで、K=1,2,3,・・・ Ｂ＝２^M ここで、M=1,2,3,・・・・ を満足するとき、ｑ＝Ｂ^r ／２^m r=1,2,3,・・,K-1 m=1,2,3,・・,M である、点数Ｎ，基数Ｂの高速フーリエ変換を、基数Ｂ
   のフーリエ変換回路(2,3) と、上記請求項１に記載の遅
   延シャフルネットワーク(1) とを、交互に縦続接続し、
   基数Ｂの高速フーリエ変換アルゴリズムに基づいて行う
   ことを特徴とする高速フーリエ変換回路。
3. 【請求項３】上記請求項１に記載の遅延シャフルネット
   ワーク(1) は、可変長の先入れ先出しメモリによる遅延
   回路(101,102) を持つ、Ｍ個の遅延量可変の遅延シャフ
   ル段(1a,〜) からなり、 該遅延シャフルネットワーク(1) の出力を、上記基数Ｂ
   のフーリエ変換回路(2,3) に接続し、 上記基数Ｂのフーリエ変換回路(2,3) の出力は、上記遅
   延シャフルネットワーク(1) の入力側に接続するように
   した巡回接続とし、 基数Ｂの高速フーリエ変換を行う際、K-1 回、上記遅延
   シャフルネットワーク(1) を通過するようにし、第ｉ回
   目の通過時には、ｑ＝Ｂ^K-i ／２^m だけの遅延段数を持
   つ遅延回路(101,102) としたことを特徴とする基数Ｂの
   高速フーリエ変換回路。