JPH06342449A - Data rearranging circuit and high-speed fourier transform circuit - Google Patents

Abstract

PURPOSE:To enable the parallel processing of input data with simple hardware configuration by using the fast Fourier transforming circuit which uses the data rearranging circuit. CONSTITUTION:A cross switch 100 is provided with delay circuits 101 and 102. Each time (q) pieces of data are received at respective lines, the data separated for every B<r> are outputted to B pieces of input lines by a delay cross switch 10 which directly connects the respective lines or switches the direction of the cross switch 100 to be exchanged, a delay shuffle means 1a... in charge of the B pieces of input lines and the B pieces of output lines with B/2 pieces of delay cross switches 10, and delay shuffle network 1 for shuffling data transmission while serially connecting M steps of delay shuffle means 1a... and taking in the charge of input and output lines separated just for B/2<m> by every delay cross witch of the m stage, and when the data are parallelly inputted just for the B pieces, the data separated for every B<r-1> are outputted to the B pieces of output lines in parallel just for B pieces.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ディジタル信号処理に
おけるデータ並べ替え回路，及び、高速フーリエ変換回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data rearrangement circuit and a fast Fourier transform circuit in digital signal processing.

【０００２】近年、音声，画像，レーダ等を解析処理す
る分野において、ディジタル信号処理が適用されてい
る。該ディジタル信号処理として、高速フーリエ変換が
使用されているが、該高速フーリエ変換は、データ量の
増大化と、実時間処理の必要性から、より高速に処理す
ることが要求されている。In recent years, digital signal processing has been applied in the field of analysis processing of voice, image, radar and the like. A fast Fourier transform is used as the digital signal processing. However, the fast Fourier transform is required to be processed at a higher speed because of an increase in the amount of data and the necessity of real-time processing.

【０００３】[0003]

【従来の技術】従来から、基数２の高速フーリエ変換
（ＦＦＴ）のアルゴリズムに基づくパイプライン型高速
フーリエ変換が行われている。2. Description of the Related Art Conventionally, a pipeline type fast Fourier transform based on a radix-2 fast Fourier transform (FFT) algorithm has been performed.

【０００４】先ず、高速フーリエ変換とは、離散的フー
リエ変換の演算速度を高速化するために考えられたアル
ゴリズムである。以下に入力データ数Ｎが２のべき乗を
対象とした基数２のアルゴリズムを一例として説明す
る。First, the fast Fourier transform is an algorithm designed to increase the calculation speed of the discrete Fourier transform. A radix-2 algorithm for the case where the input data number N is a power of 2 will be described below as an example.

【０００５】離散的フーリエ変換を計算する場合、まと
もに取り組んでは計算量が非常に膨大なものになる。そ
こで、考え出されたのが高速フーリエ変換（以下におい
て、ＦＦＴということがある）のアルゴリズムで、この
アルゴリズムを用いることで計算量を大幅に減少させる
事ができる。When the discrete Fourier transform is calculated, the amount of calculation becomes very large if proper measures are taken. Then, an algorithm of a fast Fourier transform (hereinafter sometimes referred to as FFT) was conceived, and by using this algorithm, the amount of calculation can be greatly reduced.

【０００６】図１８〜図２０は、従来の高速フーリエ変
換回路を説明する図であり、図１８は、高速フーリエ変
換の基本概念の構成例を示したものであり、図１９は、
基数２の高速フーリエ変換回路の構成例を示しており、
図２０は、高速フーリエ変換データ点数Ｎ(=16) の場合
の、高速フーリエ変換の処理過程を示している。18 to 20 are views for explaining a conventional fast Fourier transform circuit, FIG. 18 shows an example of the basic concept of the fast Fourier transform, and FIG.
It shows a configuration example of a radix-2 fast Fourier transform circuit,
FIG. 20 shows a process of the fast Fourier transform when the number of fast Fourier transform data points is N (= 16).

【０００７】先ず、図１８において、Ｎ＝８の場合の高
速フーリエ変換のアルゴリズムを例に示す。ここで、Ａ
は入力を、Ｄは出力を、Ｂ、Ｃは中間結果を表してい
る。上記高速フーリエ変換のアルゴリズムの説明：図１
８(a) において、入力されたデータは、決められた２つ
のデータ間でたすき掛け演算を行う。１段目では、 (Ａ
₀,Ａ₄)、（Ａ₁,Ａ₅)、・・（Ａ₃,Ａ₇)の組でたすき掛け
演算を行い、２段目では、（Ｂ₀,Ｂ₂)、（Ｂ₁,Ｂ₃)・・
（Ｂ₅,Ｂ₇)の組で、３段めでは（Ｃ₀,Ｃ₁)、（Ｃ₂,Ｃ₃)
・・（Ｃ₆,Ｃ₇)の組で、それぞれ、たすき掛け演算が行
われる。First, FIG. 18 shows an example of the fast Fourier transform algorithm when N = 8. Where A
Represents an input, D represents an output, and B and C represent intermediate results. Description of the Fast Fourier Transform Algorithm: FIG.
In 8 (a), the input data is subjected to a crossing operation between two determined data. In the first stage, (A
₀ , A ₄ ), (A ₁ , A ₅ ), ··· (A ₃ , A ₇ ), a crossing operation is performed, and in the second stage, (B ₀ , B ₂ ), (B ₁ , B) ₃ )
In the set of (B ₅ , B ₇ ), (C ₀ , C ₁ ), (C ₂ , C ₃ ) in the third stage
.. Each of the sets of (C ₆ , C ₇ ) is subjected to crossing calculation.

【０００８】この組の決め方は、上記基数２の場合に
は、入力データ数Ｎに対して１段目では、Ｎ／２離れた
データ間で、２段目では、Ｎ／４離れたといった具合
に、最終的にお互いに１つ離れたデータ間でたすき掛け
演算が行われる様になるまで続けられる。In the case of the radix 2 described above, the number of input data is N, and the number of input data is N / 2 apart in the first stage and N / 4 is separated in the second stage. Then, the operation is continued until finally the data is interleaved by one and the data is interleaved.

【０００９】従って、このたすき掛け演算が何回行われ
るかは、入力されるデータ点数Ｎで決まり、このアルゴ
リズムでは２のべき乗数だけ行うことになる。つまり８
＝２ ³ なので、３回行えばよいことになる。又、たすき
掛け１回の演算を１段と呼ぶことにする。Therefore, how many times this crossover calculation is performed
Whether or not it is decided by the number of input data points N.
In the rhythm, only powers of 2 are used. That is 8
= 2 ³So you have to do it 3 times. Also, I like
One multiplication operation will be called one stage.

【００１０】このアルゴリズムで用いられるたすき掛け
演算をバタフライ演算と呼び、図１８(b) に示す様な演
算を行う。ここで、ｘ、ｙは入力であり、Ｘ、Ｙは出力
を表す。また、Ｗはひねり係数といい次式で与えられ
る。 Ｗ^nk＝ｅｘｐ（−２πｎｋｊ／Ｎ） 図１８(b) において、たすき掛け演算はこのバタフライ
演算を決められたデータ間で行うことを表している。The crossing operation used in this algorithm is called a butterfly operation, and an operation as shown in FIG. 18 (b) is performed. Here, x and y are inputs, and X and Y are outputs. W is a twist coefficient and is given by the following equation. W ^nk = exp (−2πnkj / N) In FIG. 18B, the crossing operation indicates that this butterfly operation is performed between the determined data.

【００１１】上記高速フーリエ変換のアルゴリズムにつ
いては、文献“高速フーリエ変換入門",“高速フーリエ
変換(FFT) の使い方",安居院猛著, 廣済堂産報出版刊，
或いは、文献“高速フーリエ変換",宮川洋, 今井秀樹
訳, 科学技術出版社刊に詳しく記載されているので、こ
こでは、その詳細は省略する。Regarding the algorithm of the fast Fourier transform, refer to the document "Introduction to the Fast Fourier Transform", "How to Use the Fast Fourier Transform (FFT)", Takeshi Yasuiin, Koseido Kogyo Publishing,
Alternatively, it is described in detail in the document “Fast Fourier Transform”, translated by Hiroshi Miyagawa, Hideki Imai, published by Science and Technology Publishing Co., Ltd., and therefore its details are omitted here.

【００１２】図１９は、基数２の高速フーリエ変換回路
を示している。本例においては、基数２の高速フーリエ
変換を行う場合、先ず、入力をＮ／Ｂ（＝２）個に分け
て、該分割された、それぞれの入力データの点数をシリ
アルに並べたものを、２入力からなり、複数段の基本回
路からなる高速フーリエ変換回路に入力するように構成
する。FIG. 19 shows a radix-2 fast Fourier transform circuit. In this example, when performing a radix-2 fast Fourier transform, first, the input is divided into N / B (= 2) pieces, and the divided pieces of the input data are serially arranged, It is composed of two inputs and is configured to be input to a fast Fourier transform circuit composed of a plurality of stages of basic circuits.

【００１３】このとき、入力するデータの順は、どのよ
うにするかは任意である。図１９(a) の例では、入力の
上側（入力Ａ）に偶数番目、入力の下側（入力Ｂ）に基
数番目を入力することにする。At this time, the order of input data is arbitrary. In the example of FIG. 19A, the even number is input to the upper side of the input (input A) and the radix number is input to the lower side of the input (input B).

【００１４】このとき入力されたデータは、バタフライ
演算を行う組どうしで、該バタフライ演算を行うように
する必要があるので、データを一旦蓄えておき、必要な
組どうしを選ぶようにする。このための回路部分をデー
タ並べ替え回路 1と呼ぶことにする。Since the data input at this time need to be subjected to the butterfly operation between the groups that perform the butterfly operation, the data is temporarily stored and the necessary groups are selected. The circuit part for this is called data rearrangement circuit 1.

【００１５】次に、図１９(b) に示したように、入力Ｂ
から入力されたデータに、ひねり係数を掛ける必要があ
る。このための回路部分をひねり係数乗算部 20 と呼ぶ
ことにする。Next, as shown in FIG. 19B, the input B
It is necessary to multiply the data input from by the twist coefficient. The circuit portion for this purpose is called the twist coefficient multiplication unit 20.

【００１６】最後に、上側 (入力Ａ）から入力されたデ
ータと、上記ひねり係数を掛けられたデータとで、図１
９(b) に示したたすき掛け演算を行う必要がある。この
ための回路部分を、特に、バタフライ演算部 30 と呼ぶ
ことにする。Finally, the data inputted from the upper side (input A) and the data multiplied by the above-mentioned twisting coefficient are shown in FIG.
It is necessary to perform the crossing calculation shown in 9 (b). The circuit portion for this purpose will be particularly referred to as a butterfly computing unit 30.

【００１７】従って、基数２の高速フーリエ変換のアル
ゴリズムで、１段分の処理を行うための基本回路の構成
は、図１９(b) のようになる。入力されるデータ点数Ｎ
は２^M 個であるから、この基本回路をＭ個直列に組み合
わせることで、基数２の高速フーリエ変換が行えること
になる。Therefore, the configuration of the basic circuit for performing the processing for one stage in the radix-2 fast Fourier transform algorithm is as shown in FIG. 19 (b). Number of input data points N
Since there are 2 ^{M of} them, by combining M basic circuits in series, a radix-2 fast Fourier transform can be performed.

【００１８】図２０は、高速フーリエ変換データ点数Ｎ
（＝１６）に対して、上記高速フーリエ変換の基本回路
を４段直列に並べて高速フーリエ変換を行った時のデー
タの流れを示したものである。FIG. 20 shows the number of fast Fourier transform data points N.
In contrast to (= 16), the flow of data when the fast Fourier transform is performed by arranging the basic circuits of the fast Fourier transform in four stages in series is shown.

【００１９】図２０において、入力Ａ側のデータ点の列
を、A₀,A₂,A₄, 〜_, A₁₄ とし、入力Ｂ側のデータ点の列
を、A₁,A₃,A_5, 〜,A₁₅とすると、上記データ並べ替え回
路 1での出力データ列は、図示されているように、
「A₀,A₈ 」「A₁,A₉ 」「A₂,A₁₀」〜「A_7, A₁₅ 」とな
り、この並べ替えられたデータ列に対して、ひねり演算
を施した後、バタフライ演算回路(BUT) 30で、バタフラ
イ演算を施すことにより、距離８に対する高速フーリエ
変換が行われたことになる。In FIG. 20, the sequence of data points on the input A side is A ₀ , A ₂ , A ₄ , ... _, A _14, and the sequence of data points on the input B side is A ₁ , A ₃ , A _{5. ,} ~, A ₁₅ , the output data string in the data rearrangement circuit 1 is, as shown in the figure,
"A ₀ , A ₈ ""A ₁ ,, A ₉ ""A ₂ , A ₁₀ " to "A _7, A ₁₅ " becomes a twist operation for this sorted data string, and then the butterfly By performing the butterfly operation in the arithmetic circuit (BUT) 30, the fast Fourier transform for the distance 8 is performed.

【００２０】このデータ列を「B₀,B₈ 」「B₁,B₉ 」
「B₂,B₁₀」〜「B₇,B₁₅」とすると、このデータ列を、次
の段の基本回路に入力することにより、該２段目のデー
タ並べ回路 1では、最初の入力データ点列であるA₀,A_1,
A_2, 〜A₁₅ に対して、距離４のデータ列を出力するよう
に動作する。即ち、図２０の２段目のデータ並べ替え回
路1の出力を見ると、「B₀,B₄ 」「B₈,B₁₂」「B₁,B₅ 」
〜「B₁₁,B₁₅ 」となり、上記距離４の間で、フーリエ変
換ができるように並べ替えられていることが分かる。This data string is referred to as "B ₀ , B ₈ ""B ₁ , B ₉ "
When "B _2, B _10" - "B _7, B _15", the data string, by entering the basic circuit of the next stage, the data arranging circuit 1 of the second stage, the first input data A sequence of points A ₀ , A _1,
A _2, operates to output with respect to A _15, a data sequence of length 4. That is, looking at the output of the data rearrangement circuit 1 in the second stage of FIG. 20, "B ₀ , B ₄ ""B ₈ , B ₁₂ ""B ₁ , B ₅ "
~ "B ₁₁ , B ₁₅ ", it can be seen that the distance 4 is rearranged so that the Fourier transform can be performed.

【００２１】このデータ点列に対して、ひねり演算を施
した後、バタフライ演算を施すことにより、該距離４に
対するバタフライ演算が施され、中間結果である「C₀,C
₄ 」「C₈,C₁₂」「C₁,C₅ 」〜「C₁₁,C₁₅ 」が得られる。A twist calculation is performed on this data point sequence, and then a butterfly calculation is performed, whereby a butterfly calculation for the distance 4 is performed, and an intermediate result "C ₀ , C" is obtained.
₄ "," C _8, C _12, "" C _1, C ₅ "-" C _11, C ₁₅ "is obtained.

【００２２】以下、同じ、基本回路を使用して、本発明
による高速フーリエ変換を行うことにより、４段目で
は、図示されている如くに、データ並べ替え回路 1にお
いて、最初の入力データ点列であるA₀,A_1,A_2, 〜A₁₅ に
対して、距離１のデータ点列「D₀,D₁ 」「D₂,D₃ 」
「D₄,D₅ 」〜「D₁₄,D₁₅ 」を出力するので、このデータ
列に対して、ひねり演算とバタフライ演算を施すことに
より、E₀,E_1,E_2, 〜E₁₅ で示した高速フーリエ変換の結
果を得ることができる。このような高速フーリエ変換
を、パイプライン型高速フーリエ変換という。Hereinafter, the same basic circuit is used to perform the fast Fourier transform according to the present invention, so that in the fourth stage, as shown in the figure, in the data rearrangement circuit 1, the first input data point sequence is input. , A ₀ , A _1, A _2, ~ A ₁₅ are data point sequence "D ₀ , D ₁ ""D ₂ , D ₃ " at distance 1
Since outputs "D _4, D _5" - "D _14, D _15", with respect to the data sequence, by performing the twisting operation and the butterfly _{operation, E 0, E 1, E} 2, in to E ₁₅ The results of the Fast Fourier Transform shown can be obtained. Such a fast Fourier transform is called a pipeline type fast Fourier transform.

【００２３】[0023]

【発明が解決しようとする課題】一般に、入力データの
速度が早くなると、上記パイプライン型高速フーリエ変
換での演算速度を早めなければならないが、高集積回路
(LSI) 技術、回路実装技術や、コスト等で限界があり、
処理速度が上げられなかった。Generally, when the speed of input data becomes faster, the operation speed in the pipeline type fast Fourier transform must be made faster.
(LSI) technology, circuit mounting technology, cost, etc. have limitations,
The processing speed could not be increased.

【００２４】又、上記の例は基数が２の場合を例にして
いるが、基数４，又は、８の高速フーリエ変換のアルゴ
リズムに基づいて、少ない演算回路で、高速フーリエ変
換を行う方法として、ソフトウェアで行うことが知られ
ているが、ハードウェアで行う適当な回路手段がないの
が現状であった。In the above example, the case where the radix is 2 is taken as an example, but as a method for performing the fast Fourier transform with a small number of arithmetic circuits based on the algorithm of the fast Fourier transform of the radix 4 or 8, Although it is known to be performed by software, there is currently no suitable circuit means for performing by hardware.

【００２５】本発明は上記従来の欠点に鑑み、比較的単
純なハードウェア構成で、基数４や、基数８の高速フー
リエ変換（ＦＦＴ）を行うことができる回路を提供する
ことを目的とするものである。In view of the above-mentioned conventional drawbacks, it is an object of the present invention to provide a circuit capable of performing radix-4 or radix-8 fast Fourier transform (FFT) with a relatively simple hardware configuration. Is.

【００２６】[0026]

【課題を解決するための手段】図１，図２は、本発明の
原理構成図であり、図３，図４は遅延クロススイッチの
動作例を示した図であり、図５, 図６は、本発明の遅延
シャフル段の構成例を示した図である。上記の問題点は
下記の如くに構成されたデータ並べ替え回路を用いた高
速フーリエ変換回路によって解決される。FIGS. 1 and 2 are diagrams showing the principle of the present invention, FIGS. 3 and 4 are diagrams showing an operation example of a delay cross switch, and FIGS. FIG. 3 is a diagram showing a configuration example of a delay shuffle stage of the present invention. The above problem is solved by a fast Fourier transform circuit using a data rearrangement circuit configured as follows.

【００２７】(1) ２本の入力ラインと、２本の出力ライ
ンとを持ち、該ラインを直通するか，交換するクロスス
イッチ 100と、該クロススイッチ 100は、一方の入力側
にｑ段の遅延段数を持つ遅延回路 101を持ち、他方の出
力側にも、ｑ段の遅延段数を持つ遅延回路 102を持ち、
各ラインがｑ個のデータを受け取る毎に、各ラインを直
通するか、交換する上記クロススイッチ 100の方向を切
り換えるようにした遅延クロススイッチ 10 と、Ｂ／２
個の、上記遅延クロススイッチ 10 で、Ｂ個の入力ライ
ンとＢ個の出力ラインとを担当する遅延シャフル段 1a,
〜と、該遅延シャフル段 1a,〜をＭ段縦続接続し、第ｍ
段の各遅延クロススイッチはＢ／２^m だけ離れた入力ラ
インと出力ラインとを担当して、データ伝送のシャフル
を行う遅延シャフルネットワーク1によって、Ｂ^r づつ
離れたデータが、上記Ｂ個の入力ラインに、Ｂ個づつ並
列に入力されたとき、Ｂ^r-1 づつ離れたデータをＢ個の
出力ラインにＢ個づつ並列に出力するように構成する。(1) A cross switch 100 which has two input lines and two output lines and directly connects or replaces the lines, and the cross switch 100 has q stages of one input side. It has a delay circuit 101 having the number of delay stages, and also has a delay circuit 102 having the number of delay stages of q on the other output side.
Each time each line receives q pieces of data, a delay cross switch 10 is provided which switches the direction of the cross switch 100 which directly passes through or exchanges each line, and B / 2.
Of the delay cross switches 10 described above, which are in charge of the B input lines and the B output lines.
~ And the delay shuffle stages 1a, ~ are connected in cascade for M stages,
Stage each delay cross switch in charge of input and output lines spaced by B / 2 ^m, the delay shuffle network 1 to perform shuffle data transmission, B ^r at a time distant data, the B inputs When B data are input to the lines in parallel, data separated by B ^r−1 are output to the B output lines in parallel, B data at a time.

【００２８】(2) 高速フーリエ変換点数をＮとし、該高
速フーリエ変換の基数をＢとしたとき、Ｎ＝Ｂ^K ここ
で、K=1,2,3,・・・ Ｂ＝２^M ここで、M=1,2,3,・・・・ を満足するとき、ｑ＝Ｂ^r ／２^m r=1,2,3,・・,K-1 m=1,2,3,・・,M である、点数Ｎ，基数Ｂの高速フーリエ変換を、基数Ｂ
のフーリエ変換回路 2,3と、上記(1) 項に記載の遅延シ
ャフルネットワーク 1とを、交互に縦続接続し、基数Ｂ
の高速フーリエ変換アルゴリズムに基づいて行うように
構成する。(2) When the number of fast Fourier transform points is N and the radix of the fast Fourier transform is B, N = B ^K where K = 1,2,3, ... B = 2 ^M where , M = 1,2,3, ..., q = B ^r / 2 ^m r = 1,2,3, ..., K-1 m = 1,2,3 ,. The fast Fourier transform of point N and radix B, which is M, is converted to radix B
Fourier transform circuits 2 and 3 and the delay shuffle network 1 described in (1) above are alternately cascaded to form a radix B
The fast Fourier transform algorithm of

【００２９】(3) 上記(1) 項に記載の遅延シャフルネッ
トワーク 1は、可変長の先入れ先出しメモリによる遅延
回路 101,102を持つ、Ｍ個の遅延量可変の遅延シャフル
段からなり、該遅延シャフルネットワーク 1の出力を、
上記基数Ｂのフーリエ変換回路 2,3に接続し、上記基数
Ｂのフーリエ変換回路 2,3の出力は、上記遅延シャフル
ネットワーク1の入力側に接続するようにした巡回接続
とし、基数Ｂの高速フーリエ変換を行う際、K-1 回、上
記遅延シャフルネットワーク1を通過するようにし、第
ｉ回目の通過時には、ｑ＝Ｂ^K-i ／２^m だけの遅延段数
を持つ遅延回路 101,102とするように構成する。(3) The delay shuffle network 1 described in the above item (1) comprises M delay shuffle stages with variable delay amounts 101 and 102 having variable length first-in first-out memories, and the delay shuffle network 1 Output of
It is connected to the radix-B Fourier transform circuits 2 and 3, and the output of the radix-B Fourier transform circuits 2 and 3 is a cyclic connection so as to be connected to the input side of the delay shuffle network 1. When the Fourier transform is performed, the delay shuffle network 1 is passed through K-1 times, and at the i-th time, the delay circuits 101 and 102 having the number of delay stages of q = B ^Ki / 2 ^m are configured. To do.

【００３０】[0030]

【作用】図３，図４は、上記遅延クロススイッチの動作
例を示した図である。この遅延クロススイッチは、例え
ば、時系列に入力されてくるデータ列Ｎを、０１２３４
５６７の８個のデータ列としたとき、最初のデータ列０
１２３と、Ｎ／２（＝４：距離４）のデータ列４５６７
とを組合わせた２つのデータ列を入力として、入力側の
距離を半分にして並べ替えて出力するという特徴をもっ
ている。3 and 4 are diagrams showing an operation example of the delay cross switch. In this delay cross switch, for example, the data sequence N input in time series is
If there are 8 data strings of 567, the first data string 0
123 and a data string 4567 of N / 2 (= 4: distance 4)
It has a feature that two data strings that are combined are input and the distance on the input side is halved and the data is rearranged and output.

【００３１】この構成例においては、先ず、データ点
列、入力Ａ（０１２３），入力Ｂ（４５６７）から＃１
のＦｉＦｏ 40,＃０のＦｉＦｏ 41 に、上記データ列
を、例えば、基数２の高速フーリエ変換に必要とする距
離（本例では、距離２）迄記憶させる。｛図３(a) 参
照｝ これが済むと、＃１のＦｉＦｏ 40 から記憶した順にデ
ータを出力Ａに出力し、入力Ａからのデータをマルチプ
レクサ(MUX2) 43 を通して出力Ｂに出力する。これと同
時に、＃０のＦｉＦｏ 41 に記憶したデータを、マルチ
プレクサ(MUX1)42 を通して＃１のＦｉＦｏ 40 に送
り、入力Ｂからのデータを＃０のＦｉＦｏ41 に記憶す
る。この動作が、該遅延クロススイッチの特徴的な交換
動作である。｛図３(b) 参照｝ そして、＃１のＦｉＦｏ 40 から入力Ａのデータを出力
し終わると、＃０のＦｉＦｏ 41 から入力されたデータ
を出力Ａに出力し、＃０のＦｉＦｏ 41 からのデータを
マルチプレクサ(MUX2) 43 を通して出力Ｂに出力する。
｛図４(c),(d)参照｝ 以上のようにして、上記基数２の高速フーリエ変換で必
要とするデータの組（但し、距離２）になるように並べ
替えを行う。In this configuration example, first, the data point sequence, input A (0123), input B (4567) to # 1.
The above-mentioned data string is stored in the FiFo 40 of No. 2 and the FiFo 41 of # 0, for example, up to the distance (distance 2 in this example) required for the fast Fourier transform of radix 2. {See FIG. 3 (a)} When this is completed, the data from the FiFo 40 of # 1 is output to the output A in the order stored, and the data from the input A is output to the output B through the multiplexer (MUX2) 43. At the same time, the data stored in the # 0 FiFo 41 is sent to the # 1 FiFo 40 through the multiplexer (MUX1) 42, and the data from the input B is stored in the # 0 FiFo 41. This operation is a characteristic exchange operation of the delay cross switch. {Refer to FIG. 3 (b)} Then, when the output of the input A data from the # 1 FiFo 40 is completed, the data input from the # 0 FiFo 41 is output to the output A, and the # 0 FiFo 41 outputs the data. The data is output to the output B through the multiplexer (MUX2) 43.
{Refer to FIGS. 4 (c) and 4 (d)} As described above, rearrangement is performed so as to obtain the data set (distance 2) required for the radix-2 fast Fourier transform.

【００３２】即ち、遅延クロススイッチは、データ点数
Ｎのデータ列を、距離Ｎ／２にしたデータ列に並べ替え
られたデータを入力して、更に、距離を１／２にしたデ
ータ列を出力する。That is, the delay cross switch inputs the data in which the data string having the number of data points N is rearranged into the data string having the distance N / 2, and further outputs the data string having the distance 1/2. To do.

【００３３】図５, 図６は、上記遅延クロススイッチを
２個使用して、例えば、基数４の高速フーリエ変換で必
要とする距離Ｎ／４のデータ列を入力して、最終的に、
例えば、距離１のデータ列を得る為の遅延シャフル段の
構成例を示している。In FIGS. 5 and 6, the two delay cross switches are used, for example, a data string of distance N / 4 required for the fast Fourier transform of radix 4 is input, and finally,
For example, a configuration example of a delay shuffle stage for obtaining a data string of distance 1 is shown.

【００３４】この例では、データ点数Ｎ＝１６としたと
き、距離Ｎ／４＝４のデータ列に変換されているデータ
列を入力する。このとき、上記遅延クロススイッチに対
しては、上記のように、最初のデータ列(A₀, A₁,A₂,
A₃) に対して、距離Ｎ／２＝８のデータ列(A₈, A₉,A₁₀,
A₁₁) を入力することで、それぞれの遅延クロススイッ
チで、入力された距離の１／２の距離(=2)のデータ列を
得ることができる。尚、図６は、上記図５の遅延シャフ
ル段の構成例の表現方法を変更して示したもので、実質
的には同じものである。In this example, assuming that the number of data points is N = 16, the data sequence converted into the data sequence of distance N / 4 = 4 is input. At this time, for the delay cross switch, as described above, the first data string (A ₀ , A ₁ , A ₂ ,
A ₃ ), the data string (A ₈ , A ₉ , A ₁₀ ,
By inputting A ₁₁ ), each delay cross switch can obtain a data string having a distance (= 2) that is ½ of the input distance. Note that FIG. 6 shows the modified example of the configuration example of the delay shuffle stage of FIG. 5, and is substantially the same.

【００３５】前述の図３，図４で示されているように、
上記遅延クロススイッチには、一方の入力側にｑ段の遅
延手段を持つ遅延回路 41 と、他方の出力側にｑ段の遅
延手段を持つ遅延回路 40 とを備えている。図３，図４
の例では、２（ｑ＝２）段の遅延段数を持っている。As shown in FIGS. 3 and 4 above,
The delay cross switch is provided with a delay circuit 41 having q stages of delay means on one input side and a delay circuit 40 having q stages of delay means on the other output side. 3 and 4
In the above example, the number of delay stages is 2 (q = 2).

【００３６】例えば、基数Ｂの高速フーリエ変換の点数
をＮとすると、Ｎ＝Ｂ^K 、ここで、K=1,2,3,・・・であ
り、Ｂ＝２^M 、M=1,2,3,・・・である。このとき、Ｂと
Ｍとｑとの間には、以下の関係がある。即ち、ｒ＝１，
２，３，・・・，Ｋ−１，ｍ＝１，２，３，・・・・，
Ｍとすると、ｑ＝Ｂ^r ／２^m である。For example, if the score of the fast Fourier transform of the radix B is N, then N = B ^K , where K = 1,2,3, ..., B = 2 ^M , M = 1,2 , 3, ... At this time, the following relationships exist among B, M, and q. That is, r = 1,
2, 3, ..., K-1, m = 1, 2, 3, ...
^Let M be q = B ^r / 2 ^m .

【００３７】図３，図４の例で説明すると、基数２のデ
ータ点数Ｎ＝８であるので、Ｎ＝Ｂ ^K とすると、K=3 で
あり、Ｂ＝２^M とすると、M=1 である。従って、ｒ＝
１，２となり、ｍ＝１と求められるので、ｑ＝Ｂ^r ／２
^m ＝２² ／２¹ ＝２，又は、ｑ＝２¹ ／２¹ ＝１とな
る。Explaining with the examples of FIGS. 3 and 4, the radix-2 data is used.
Since the data score N = 8, N = B ^KThen, with K = 3
Yes, B = 2^MThen, M = 1. Therefore, r =
1 and 2, and m = 1 is obtained, so q = B^r/ 2
^m= 2²/ 2¹= 2 or q = 2¹/ 2¹= 1
It

【００３８】即ち、上記の遅延クロススイッチに、Ｂ^r
個づつ離れたデータが、Ｂ個の入力ラインにＢ個づつ並
列に入力されたとき、Ｂ^r-1 づつ離れたデータをＢ個の
出力ラインにＢ個づつ並列に出力する。That is, B ^r is added to the delay cross switch.
When data separated by B are input in parallel to B input lines by B, data separated by B ^r−1 are output by B in parallel by B output lines.

【００３９】図３，図４の例で説明すると、Ｂ^r （２²
＝４）個づつ離れたデータが、Ｂ（＝２）個の入力ライ
ンにＢ（＝２）個づつ並列に入力されたとき、Ｂ
^r-1 （２¹）づつ離れたデータをＢ（＝２）個の出力ラ
インにＢ（＝２）個づつ並列に出力する。このとき、遅
延段数ｑ＝２である。Explaining with the examples of FIGS. 3 and 4, B ^r (2 ²
= 4) when data separated by B are input in parallel to B (= 2) input lines by B (= 2),
^The data separated by ^r−1 (2 ¹ ) are output in parallel to B (= 2) output lines, B (= 2) each. At this time, the number of delay stages q = 2.

【００４０】図５，図６の例では、基数４のデータ点数
Ｎ＝16であるので、Ｎ＝Ｂ^K とすると、K=2 であり、Ｂ
＝２^M とすると、M=2 である。従って、ｒ＝１となり、
ｍ＝１，２と求められるので、ｑ＝Ｂ^r ／２^m ＝４¹ ／
２¹ ＝２，ｑ＝Ｂ^r ／２^m ＝４¹ ／２² ＝1 となる。In the examples of FIGS. 5 and 6, since the number of data points of radix 4 is N = 16, if N = B ^K , then K = 2 and B
= 2 ^M , M = 2. Therefore, r = 1 and
Since m = 1, 2 is obtained, q = B ^r / 2 ^m = 4 ¹ /
2 ¹ = 2, and ^{q = B r / 2 m =} 4 1/2 2 = 1.

【００４１】従って、Ｂ^r （４¹ ＝４）個づつ離れたデ
ータが、Ｂ（＝４）個の入力ラインにＢ（＝４）個づつ
並列に入力されたとき、Ｂ^r-1 （４⁰ ＝１）づつ離れた
データをＢ（＝４）個の出力ラインにＢ（＝４）個づつ
並列に出力する。このとき、遅延段数ｑ＝２，１であ
る。Therefore, when the data separated by B ^r (4 ¹ = 4) data are input in parallel to B (= 4) input lines by B (= 4) data, B ^r-1 (4 ^The data separated by ⁰ = 1) is output in parallel to B (= 4) output lines by B (= 4). At this time, the number of delay stages q = 2, 1.

【００４２】図５，図６に示した遅延シャフル段 1a,1b
では、遅延段数ｑ＝２の遅延クロススイッチと、遅延段
数ｑ＝１の遅延クロススイッチとを使用して、Ｂ^r （４
¹ ＝４）づつ離れた距離４のデータ列(A₀, A₄,A₈, A₁₂)
を４個並列に入力して、Ｂ^{r- 1} （４⁰ ＝１）づつ離れた
データ列(A₀, A₁,A₂, A₃) をＢ（＝４）個の出力ライン
にＢ（＝４）個づつ並列に出力している。The delay shuffle stages 1a and 1b shown in FIGS.
Then, using a delay cross switch having the number of delay stages q = 2 and a delay cross switch having the number of delay stages q = 1, B ^r (4
¹ = 4) Data string with a distance of 4 each (A ₀ , A ₄ , A ₈ , A ₁₂ ).
4 in parallel, and the data strings (A ₀ , A ₁ , A ₂ , A ₃ ) separated by B ^{r− 1} (4 ⁰ = 1) are input to B (= 4) output lines B (= 4). = 4) Outputs in parallel one by one.

【００４３】一般に、基数２の高速フーリエ変換アルゴ
リズムでは、高速フーリエ変換点数Ｎに対して、距離が
Ｎ／２，Ｎ／２²,Ｎ／２³,〜 離れたデータ、即ち、上
記の例では、Ｂ^r (但し、Ｂ＝２，ｒ＝２，１，０）個
づつ離れたデータ間で、Ｂ（＝２）点フーリエ変換の演
算を行い、基数４の高速フーリエ変換アルゴリズムで
も、高速フーリエ変換点数Ｎに対して、距離がＮ／４，
Ｎ／４²,Ｎ／４³,〜 離れたデータ、即ち、上記の例で
は、Ｂ^r （但し、Ｂ＝４，ｒ＝１，０）個づつ離れたデ
ータ間でＢ（＝４）点フーリエ変換の演算を行う。In general, in the radix-2 fast Fourier transform algorithm, data whose distance is N / 2, N / 2 ² , N / 2 ³ , ... With respect to the number of fast Fourier transform points N, that is, in the above example. , B ^r (however, B = 2, r = 2, 1, 0) is performed between the data separated by B (= 2) points, and the radix-4 fast Fourier transform algorithm For the number of conversion points N, the distance is N / 4,
N / 4 ² , N / 4 ³ , ..., data that are distant from each other, that is, in the above example, B (= 4) points between B ^r (however, B = 4, r = 1, 0) data Performs Fourier transform calculation.

【００４４】上記図３，図４の例では、高速フーリエ変
換点数Ｎ＝８であるので、距離が４，２，１のデータ間
で２点フーリエ変換を行えばよく、図５の例では、高速
フーリエ変換点数Ｎ＝１６であるので、距離が、４，１
のデータ間で４点フーリエ変換を行えばよい。In the examples of FIGS. 3 and 4, the number of fast Fourier transform points N = 8, so two-point Fourier transform may be performed between data having distances of 4, 2 and 1. In the example of FIG. Since the number of fast Fourier transform points N = 16, the distance is 4, 1
It suffices to perform a four-point Fourier transform between the data.

【００４５】従って、上記図５に示した本発明の遅延シ
ャフル段｛但し、図５は基数４を示しており、基数２の
場合については、図５に示されている遅延クロススイッ
チの上半分を、遅延クロススイッチ単位で使用すればよ
い｝の前後に、Ｂ点高速フーリエ変換回路 (基数Ｂのフ
ーリエ変換回路ともいう）を接続することにより、基数
２，４，〜の高速フーリエ変換の演算を行うことができ
る。Therefore, the delay shuffle stage of the present invention shown in FIG. 5 (however, FIG. 5 shows a radix 4 and, in the case of a radix 2, the upper half of the delay cross switch shown in FIG. 5). Should be used in units of delay cross switches}, by connecting a B-point fast Fourier transform circuit (also referred to as a radix-B Fourier transform circuit) to calculate the fast Fourier transform of radix 2, 4, ... It can be performed.

【００４６】Ｂ点高速フーリエ変換回路については、前
述のように、ソフトウェアによる演算方法は、既に、良
く知られているので、これを、単に、ハードウェア化す
ることで、上記遅延シャフルネットワーク 1と、Ｂ点高
速フーリエ変換回路とを交互に接続することで、所望の
基数Ｂの高速フーリエ変換回路を実現することができ
る。As for the B-point fast Fourier transform circuit, as described above, the calculation method by software is already well known. Therefore, by simply converting this into hardware, the delay shuffle network 1 and , And the B-point fast Fourier transform circuit are alternately connected, it is possible to realize a desired radix B fast Fourier transform circuit.

【００４７】従って、同じデータ量であるならば、基数
２に比較して、基数４は演算回路を１／２の速度で動作
させることができ、又、同じ演算速度であるならば、２
倍のデータ量を処理することができる。Therefore, if the data amount is the same, the radix-4 can operate the arithmetic circuit at 1/2 speed as compared with the radix-2, and if the arithmetic speed is the same, 2
Double the amount of data can be processed.

【００４８】又、基数８は、基数２に比較して、同じ演
算速度ならば、４倍のデータを処理することができる。Further, the radix-8 can process four times as much data as the radix-2 at the same operation speed.

【００４９】[0049]

【実施例】以下本発明の実施例を図面によって詳述す
る。前述の図１，図２は、本発明の、特に、データ並べ
替え回路の原理構成図であり、図３，図４は、遅延クロ
ススイッチの動作例を示した図であり、図５，図６は、
本発明の（遅延クロススイッチを組み会わせた）遅延シ
ャフル段の構成例を示した図であり、図７は基数４のひ
ねり係数乗算部とバタフライ演算部を示した図であり、
図８は基数４のバタフライ演算部の詳細例を示した図で
あり、図９〜図１２，及び、図１３〜図１５は本発明の
一実施例を示した図であり、図９／図１２は、基数４の
高速フーリエ変換アルゴリズムに基づくパイプライン型
高速フーリエ変換の例を示し、図１３〜図１５は、基数
８の高速フーリエ変換アルゴリズムに基づくパイプライ
ン型高速フーリエ変換の例を示し、図１６，図１７は、
本発明の他の実施例を示した図であって、循環接続した
高速フーリエ変換回路の例を示している。Embodiments of the present invention will be described in detail below with reference to the drawings. FIG. 1 and FIG. 2 described above are principle configuration diagrams of the data rearrangement circuit of the present invention, and FIG. 3 and FIG. 4 are diagrams showing an operation example of the delay cross switch. 6 is
FIG. 8 is a diagram showing a configuration example of a delay shuffle stage (combining delay cross switches) of the present invention, and FIG. 7 is a diagram showing a radix-4 twist coefficient multiplication unit and a butterfly calculation unit,
FIG. 8 is a diagram showing a detailed example of a radix-4 butterfly operation unit, FIGS. 9 to 12 and FIGS. 13 to 15 are diagrams showing an embodiment of the present invention, and FIG. 12 shows an example of a pipeline type fast Fourier transform based on a radix-4 fast Fourier transform algorithm, and FIGS. 13 to 15 show examples of a pipeline type fast Fourier transform based on a radix-8 fast Fourier transform algorithm. 16 and 17 show
It is the figure which showed the other Example of this invention, Comprising: The example of the fast Fourier transform circuit connected cyclically is shown.

【００５０】本発明においては、図１，図２に示されて
いるように、２本の入力ラインと、２本の出力ラインと
を持ち、該ラインを直通するか，交換するクロススイッ
チ 100と、該クロススイッチ 100は、一方の入力側にｑ
段の遅延段数を持つ遅延回路101を持ち、他方の出力側
にも、ｑ段の遅延段数を持つ遅延回路 102を持ち、各ラ
インがｑ個のデータを受け取る毎に、各ラインを直通す
るか、交換するクロススイッチ 100の方向を切り換える
ようにした遅延クロススイッチ 10 と、Ｂ／２個の、上
記遅延クロススイッチで、Ｂ個の入力ラインとＢ個の出
力ラインとを担当する遅延シャフル段 1a,〜と、該遅延
シャフル段 1a,〜をＭ段縦続接続し、第ｍ段の各遅延ク
ロススイッチ 10 はＢ／２^m だけ離れた入力ラインと出
力ラインとを担当して、データ伝送のシャフルを行う遅
延シャフルネットワーク (データ並べ替え回路) 1 によ
って、Ｂ^r づつ離れたデータが、上記Ｂ個の入力ライン
に、Ｂ個づつ並列に入力されたとき、Ｂ^r-1 づつ離れた
データをＢ個の出力ラインにＢ個づつ並列に出力するよ
うにしたデータ並べ替え回路と、Ｂ点高速フーリエ変換
回路 2,3とを交互に接続する手段が、本発明を実施する
のに必要な手段である。尚、全図を通して同じ符号は同
じ対象物を示している。In the present invention, as shown in FIGS. 1 and 2, a cross switch 100 having two input lines and two output lines and directly connecting or exchanging the lines. , The cross switch 100 has q on one input side.
A delay circuit 101 having a number of delay stages and a delay circuit 102 having a number of delay stages of q on the other output side are provided, each time each line receives q data, whether each line directly goes through. , A delay cross switch 10 for changing the direction of the cross switch 100 to be replaced, and a delay shuffle stage 1a which is in charge of B / 2 input lines and B output lines by the B / 2 delay cross switches described above. , ~ And the delay shuffle stages 1a, ~ are connected in cascade for M stages, and each m-th stage delay cross switch 10 is in charge of the input line and the output line separated by B / 2 ^m, and the shuffle for data transmission is performed. By the delay shuffle network (data rearrangement circuit) 1 that performs B ^r, when data separated by B ^r is input to the B input lines in parallel B by B, data separated by B ^{r-1 is} divided by B. B on each output line One and data rearrangement circuit to output in parallel, means for connecting the point B fast Fourier transform circuit 2 alternately, a means necessary for implementing the present invention. The same reference numerals indicate the same objects throughout the drawings.

【００５１】上記図１, 図２において、各遅延クロスス
イッチ 10 は、Ｂ／２^m だけ離れた入力ラインから入力
されるように構成しているが、これは、前述のように、
該遅延クロススイッチ 10 は、２つの入力端子を持ち、
基数２に対するデータ並べ替え回路であるので、各シャ
フル段毎に、１段目では、Ｂ入力／２だけ離れた入力ラ
インを選択し、２段目では、Ｂ入力／２² だけ離れた入
力ラインを選択し、３段目では、Ｂ入力／２³ だけ離れ
た入力ラインを選択することを繰り返し、ｍ段目ではＢ
入力／２^m だけ離れた入力ラインから入力されるように
構成する必要があるためによる。In FIG. 1 and FIG. 2 described above, each delay cross switch 10 is constructed so as to be inputted from the input line separated by B / 2 ^m . This is as described above.
The delay cross switch 10 has two input terminals,
Since it is a data rearrangement circuit for radix 2, in each shuffle stage, in the first stage, the input line separated by B input / 2 is selected, and in the second stage, the input line separated by B input / 2 ² is selected. , Select the input line that is B input / 2 ³ apart in the ^3rd row, and repeat in the 3rd row.
This is because it is necessary to configure to input from the input line separated by the input / 2 ^m .

【００５２】以下、図１〜図６を参照しながら、図７〜
図１７によって、本発明のデータ並べ替え回路と、高速
フーリエ変換回路の構成と動作を説明する。本発明によ
る高速フーリエ変換回路は、前述の図１〜図６で説明し
た上記データ並べ替え回路 1で、基数Ｂの高速フーリエ
変換アルゴリズムに基づくＢ点フーリエ変換を行うのに
必要とする距離を持つデータ列を生成する。Hereinafter, referring to FIGS. 1 to 6, FIGS.
The configuration and operation of the data rearrangement circuit and the fast Fourier transform circuit of the present invention will be described with reference to FIG. The fast Fourier transform circuit according to the present invention has the distance required to perform the B-point Fourier transform based on the radix B fast Fourier transform algorithm in the data rearrangement circuit 1 described above with reference to FIGS. Generate a data string.

【００５３】即ち、このデータ並べ替え回路 1では、基
数Ｂの高速フーリエ変換アルゴリズムに基づいて、高速
フーリエ変換点数Ｎに対して、距離がＮ／Ｂ，Ｎ／Ｂ²,
Ｎ／Ｂ³,〜 離れたデータ、即ち、上記の例では、Ｂ^r
個づつ離れたデータ間で、Ｂ点フーリエ変換の演算を行
い、その結果を受けてＢ^r-1 個づつ離れたデータを出力
するように構成されているので、それぞれのデータ並べ
替え回路 1と、Ｂ点フーリエ変換回路 2とを交互に接続
することにより、基数Ｂの高速フーリエ変換を行うこと
ができる。That is, in this data rearrangement circuit 1, the distances are N / B, N / B ² , and N with respect to the number N of fast Fourier transform points based on the fast Fourier transform algorithm of the radix B.
N / B ³ , ..., distant data, that is, B ^{r in the} above example
The B-point Fourier transform operation is performed between the data separated by one unit, and the result is output by the data separated by B ^r-1 units. , B point Fourier transform circuit 2 are alternately connected to perform a radix B fast Fourier transform.

【００５４】該データ並べ替え回路 1の詳細な構成と作
用については、前述の作用欄で説明してあるので省略
し、ここでは、Ｂ点フーリエ変換回路 2の構成と動作を
中心にして説明する。The detailed structure and operation of the data rearrangement circuit 1 are omitted because they have been described in the above-mentioned operation section, and here, the structure and operation of the B-point Fourier transform circuit 2 will be mainly described. .

【００５５】図７は、上記Ｂ点フーリエ変換回路 2の、
基数４のひねり係数乗算部 20,22と、バタフライ演算部
21 を示している。前述の図１８〜図２０で説明したよ
うに、高速フーリエ変換アルゴリズムでは、定められた
距離を持つデータ間で、所謂、バタフライ演算を行う
が、このとき、ひねり係数との乗算を必要とする。基数
２の場合は、前述の図１８に示されているように２つの
入力の一方にのみひねり係数Ｗ^nk (但し、ｎは、周波数
成分列の番号，ｋは入力されるデータ列の時系列の番
号）を乗算すればよいが、基数４の場合には、図７に示
されているように、４つの入力の内、３つの入力に対し
てひねり係数Ｗ^nkを乗算する必要がある。FIG. 7 shows the B point Fourier transform circuit 2
Radix-4 twist coefficient multipliers 20, 22 and butterfly calculator
21 is shown. As described above with reference to FIGS. 18 to 20, in the fast Fourier transform algorithm, so-called butterfly calculation is performed between data having a predetermined distance, but at this time, multiplication with a twist coefficient is required. In the case of the radix 2, as shown in FIG. 18 described above, the twist coefficient W ^nk (where n is the number of the frequency component sequence and k is the time series of the input data sequence) is applied to only one of the two inputs. However, in the case of the radix 4, as shown in FIG. 7, it is necessary to multiply the three inputs of the four inputs by the twist coefficient W ^nk .

【００５６】上記、基数４の場合のひねり係数の数学的
な求め方については、例えば、前述の文献“高速フーリ
エ変換",宮川洋, 今井秀樹訳, 科学技術出版社刊, 第12
章、任意の標本点数に対するFFT アルゴリズム,12-4 ひ
ねり係数FFT アルゴリズム,P215 〜P218に示されている
が、P216の式 (12-43)から明らかなように、整数 n₀k ₁
の値｛このn_0,1,k_0,1 については、上記文献の、P208の
式(12-7), 及び、P210の図12-1｛この例は、N=16,B=4,
ときで、n=4n₁+n₀,k=4k₁+k₀ である。｝を参照、即ち、
n_0, k₀は、並列に入力されるデータ列の入力位置の番号
を示しており、n_1, k₁は、並列に入力されるデータ列の
入力順序の番号を示している｝に応じて、±j,±1,のい
ずれかの値のみをとればよいので、実数部と虚数部の入
れ替えや、符号操作をして、４入力加算器 21 に入力す
れば事足りる。 上記のことを、図７によって具体的
に説明する。上記文献の P216 の式(12-43) に、ひねり
係数Ｗ^4n0k1 が定義されているが、このひねり係数Ｗ
^4n0k1 の n₀*k₁に、順次 0*0,0*1,0*2,0*3,1*0,1*1,1*
2,1*3,2*0,2*1,2*2,2*3,3*0,3*1,3*2,3*3を代入して、4
*n₀*k₁ を計算すると、0,0,0,0,0,4,8,12,0,8,16,24,0,
12,24,36 が得られるので、それぞれ、ひねり係数の乗
算器 20 として、Ｗ⁰ とＷ⁴,Ｗ⁸,Ｗ¹²とＷ⁸,Ｗ¹⁶, Ｗ²⁴
とＷ¹², Ｗ²⁴, Ｗ³⁶が必要となる。それぞれを計算する
と、 Ｗ⁰,Ｗ¹⁶, Ｗ³², ・・＝exp(-j0)＝cos(0)+jsin(0)＝１ Ｗ⁴,Ｗ²⁰, Ｗ³⁶, ・・＝exp(-jπ/2) ＝cos(−π/2)+jsin (−π/2) ＝−ｊ Ｗ⁸,Ｗ²⁴, ・・＝exp(-j２π/2)=cos(−π)+jsin (−π) ＝−１ Ｗ¹², Ｗ²⁸, ・・＝exp(-j３π/2)=cos(−3/2 π)+jsin( −3/2 π) ＝ｊ が得られるので、上記±j,±1,のいずれかの値となるこ
とが分かる。但し、図７では、上記Ｗ⁰ は省略してあ
る。Mathematical calculation of the twist coefficient in the case of radix 4
For more information on how to obtain this, refer to the above-mentioned document “High-speed Fourier”.
D conversion ", Hiroshi Miyagawa, Translated by Hideki Imai, Published by Science and Technology Publishing Co., No. 12
Chapter, FFT Algorithm for Arbitrary Sample Points, 12-4
Bending coefficient FFT algorithm, shown in P215-P218
However, as is clear from the equation (12-43) of P216, the integer n₀k ₁
Value of {this n_0,1, k_0,1For the above, refer to P208
Equation (12-7), and FIG. 12-1 of P210 (in this example, N = 16, B = 4,
Where n = 4n₁+ n₀, k = 4k₁+ k₀Is. }, That is,
n_0,k₀Is the input position number of the data string input in parallel
, N_1,k₁Of the data strings input in parallel
Shows the number of the input order} ± j, ± 1,
Since only the difference value needs to be taken, the input of the real and imaginary parts
Input the 4-input adder 21 by switching or performing sign operation.
That's enough. The above is concretely described with reference to FIG.
Explained. In the equation (12-43) of P216 in the above document, the twist
Coefficient W^4n0k1Is defined, but this twist coefficient W
^4n0k1Of n₀* k₁, 0 * 0,0 * 1,0 * 2,0 * 3,1 * 0,1 * 1,1 *
Substituting 2,1 * 3,2 * 0,2 * 1,2 * 2,2 * 3,3 * 0,3 * 1,3 * 2,3 * 3 into 4
* n₀* k₁When calculated, 0,0,0,0,0,4,8,12,0,8,16,24,0,
Since 12,24,36 are obtained, each is the power of the twist coefficient.
W as the calculator 20⁰And W^Four, W⁸, W¹²And W⁸, W¹⁶, W^{twenty four}
And W¹², W^{twenty four}, W³⁶Is required. Calculate each
And W⁰, W¹⁶, W³²・ ・ ＝＝ exp (-j0) ＝ cos (0) + jsin (0) = 1 W^Four, W²⁰, W³⁶, .. = exp (-j.pi./2) = cos (-. Pi./2)+jsin (-.pi./2)=-j W⁸, W^{twenty four}, ・ ・ ＝ exp (-j2π / 2) = cos (−π) + jsin (−π) =-1 W¹², W²⁸・ ・ ＝ exp (-j3π / 2) = cos (−3 / 2π) + jsin (−3 / 2π) = j is obtained, so it is either ± j or ± 1, above. This
I understand. However, in FIG.⁰Is omitted
It

【００５７】又、図７の一番左側に示されているひねり
係数を求める乗算器 22 は、上記文献の式(12-40) の
[ ] 外のひねり係数の乗算器を示していて、その乗算結
果は、それぞれ、a₁+jb₁,a₂+jb₂,a₃+jb₃である。Further, the multiplier 22 for obtaining the twist coefficient shown on the leftmost side of FIG.
A twist coefficient multiplier outside [] is shown, and the multiplication results are a ₁ + jb ₁ , a ₂ + jb ₂ , a ₃ + jb ₃ , respectively.

【００５８】図８は、基数４のバタフライ演算部の詳細
例を示した図であり、上記４入力加算器 21 の一つを示
している。図７で説明したように、各４入力の加算器 2
1 に対するひねり係数Ｗ^nkは、整数 n₀k₁ の値に応じ
て、±j,±1,のいずれかの値のみをとればよいので、そ
の値が、例えば、図８に示したもの｛図８の例は、上記
図７の２番目の４入力加算器に対応している｝であると
すると、該一つの４入力加算器 21 を、例えば、図示さ
れている如くに、２入力加算器 210,211の２段構成とす
ると、例えば、上側の２つの２入力の加算手段で、実数
部の加算値を得て、下側の２つの２入力の加算手段で、
虚数部の加算値が得られるので、それぞれの値を実数ａ
と虚数ｂとすることにより、図７で示した各４入力加算
器 21 で、並列に入力された４つのデータ列に対応し
た、基数４のフーリエ変換の値を得ることができる。FIG. 8 is a diagram showing a detailed example of the radix-4 butterfly operation unit, and shows one of the four-input adders 21. As described in FIG. 7, adders 2 each having 4 inputs
Since the twist coefficient W ^nk for ₁ may take only one of ± j and ± 1, depending on the value of the integer n ₀ k ₁ , that value is, for example, that shown in FIG. 8 corresponds to the second four-input adder in FIG. 7 above}, the one four-input adder 21 is used to add two inputs as shown in the figure. If the two-stage configuration of the units 210 and 211 is adopted, for example, the upper two 2-input adding means obtains the addition value of the real part, and the lower two two-input adding means,
Since the added value of the imaginary number part is obtained, each value is a real number a
And the imaginary number b, each four-input adder 21 shown in FIG. 7 can obtain a radix-4 Fourier transform value corresponding to four data strings input in parallel.

【００５９】即ち、図７の上から２番目の加算器には、
前述のように、ひねり係数として、Ｗ⁰,Ｗ⁴,Ｗ⁸,Ｗ¹²が
必要であるので、上記a₀+jb₀,a₁+jb₁,a₂+jb₂,a₃+jb₃ に
対して、上記ひねり係数を乗算すると、 (a₀+jb₀)Ｗ⁰+(a₁+jb₁)Ｗ⁴+(a₂+jb₂)Ｗ⁸+(a₃+jb₃)Ｗ¹² =(a₀+jb₀)+(b₁-ja₁)+(-a₂-jb₂)+(-b₃+ja₃) = ｛(a₀+b₁)-(a₂+b₃) ｝+j｛(b₀-a₁)+(-b₂+a₃)｝＝ａ＋
ｊｂ なる演算を施せばよいことが判る。以上が、基数４のフ
ーリエ変換の演算回路の詳細例である。That is, the second adder from the top of FIG.
As described above, since the twist coefficients W ⁰ , W ⁴ , W ⁸ and W ¹² are required, the above a ₀ + jb ₀ , a ₁ + jb ₁ , a ₂ + jb ₂ , a ₃ + jb ₃ On the other hand, when the above twist coefficient is multiplied, (a ₀ + jb ₀ ) W ⁰ + (a ₁ + jb ₁ ) W ⁴ + (a ₂ + jb ₂ ) W ⁸ + (a ₃ + jb ₃ ) W ¹² = (a ₀ + jb ₀ ) + (b ₁ -ja ₁ ) + (-a ₂ -jb ₂ ) + (-b ₃ + ja ₃ ) = {(a ₀ + b ₁ )-(a ₂ + b ₃ )} + J {(b ₀ -a ₁ ) + (-b ₂ + a ₃ )} = a +
It can be seen that it is sufficient to perform the operation jb. The above is a detailed example of a radix-4 Fourier transform arithmetic circuit.

【００６０】次に、基数４の高速フーリエ変換アルゴリ
ズムに基づくパイプライン型高速フーリエ変換回路の例
を図９〜図１２によって説明する。この例では、基数４
の高速フーリエ変換点数Ｎ＝64の例である。前述のよう
に、基数Ｂの高速フーリエ変換の点数をＮとすると、Ｎ
＝Ｂ^K 、ここで、K=1,2,3,・・・であり、Ｂ＝２^M 、M=
1,2,3,・・・である。このとき、ＢとＭとｑとの間に
は、以下の関係がある。即ち、ｒ＝１，２，３，・・
・，Ｋ−１，ｍ＝１，２，３，・・・・，Ｍとすると、
ｑ＝Ｂ^r ／２^m である。Next, an example of a pipeline type fast Fourier transform circuit based on a radix-4 fast Fourier transform algorithm will be described with reference to FIGS. In this example, the radix-4
Is an example of the number of fast Fourier transform points N = 64. As described above, when the score of the radix B fast Fourier transform is N, N
= B ^K , where K = 1,2,3, ..., and B = 2 ^M , M =
1,2,3, ... At this time, the following relationships exist among B, M, and q. That is, r = 1, 2, 3, ...
., K-1, m = 1, 2, 3, ..., M,
q = B ^r / 2 ^m .

【００６１】従って、この例では、64=4³ であるので、
K=3 であり、B=4=2²であるから、M=2 であり、r=1,2 、
m=1,2 が得られるので、r=2 に対して、q=8,4 が求めら
れ、r=1 に対して、ｑ=2,1が求められる。即ち、ｒ＝
２，１のそれぞれに対して、データ並べ替え回路を必要
とすることを意味している。[0061] Thus, in this example, because it is 64 = 4 ^3,
K = 3, and since it is B = 4 = ² 2, a M = 2, r = 1,2,
Since m = 1,2 is obtained, q = 8,4 is obtained for r = 2 and q = 2,1 is obtained for r = 1. That is, r =
This means that a data rearrangement circuit is required for each of Nos. 2 and 1.

【００６２】先ず、基数４の高速フーリエ変換点数Ｎ＝
64であるので、64個の時系列のデータ列が、４個づつの
データ列 (0,16,32,48),(1,17,33,49)〜,(15,31,47,63)
にＢ（＝４）分割される。First, the number of radix-4 fast Fourier transform points N =
Since it is 64, 64 time series data strings are four data strings (0,16,32,48), (1,17,33,49) ~, (15,31,47,63). )
Is divided into B (= 4).

【００６３】前述の図１，図２の原理構成図からも分か
るように、ｒ＝２，１のそれぞれに対して、基数Ｂ（＝
４）の場合には、ｊ＝Ｂ／２＝４／２＝２個の遅延クロ
ススイッチ 10 からなる遅延シャフル段 1a,1bをＭ＝２
個備えたデータ並べ替え回路、及び、遅延シャフル段 1
c,1dをＭ＝２個備えたデータ並べ替え回路が必要とな
る。第１段目の遅延シャフル段 1a では、遅延クロスス
イッチ(j=1) 10に対して、入力ライン０と入力ラインＢ
／２¹=4/2=2 ラインのデータ、即ち、第１列目のデータ
列でみると、０と 32 番目のデータ｛上記遅延クロスス
イッチが、基数２に対応するものであるので、この遅延
クロススイッチには、基数２換算でみたデータ列を入力
する必要があることから、Ｎ／２＝64/2番目に対応する
ものである必要がある｝が入力され、遅延クロススイッ
チ(j=B/2=4/2=2) 10に対して、入力ライン１と入力ライ
ン３のデータ、即ち、16と48番目のデータが入力され
る。As can be seen from the principle configuration diagrams of FIGS. 1 and 2, the radix B (=
In the case of 4), the delay shuffle stages 1a and 1b composed of j = B / 2 = 4/2 = 2 delay cross switches 10 are connected to M = 2.
Data rearrangement circuit and delay shuffle stage 1
A data rearrangement circuit having M = 2 c and 1d is required. In the first delay shuffle stage 1a, the input line 0 and the input line B are connected to the delay cross switch (j = 1) 10.
/ 2 ¹ = 4/2 = 2 lines of data, that is, the 0th and 32nd data of the first column of data (since the delay cross switch corresponds to radix 2 Since it is necessary to input the data string in radix-2 conversion to the delay cross switch, it is necessary to correspond to N / 2 = 64 / 2th}, and the delay cross switch (j = B / 2 = 4/2 = 2) 10, the data of the input line 1 and the input line 3, that is, the 16th and 48th data are input.

【００６４】この結果、(0,16,32,48),(1,17,33,49),〜
(15,31,47,63) のデータ列は、図１０に示されている如
く、(0,16,8,24),(1,17,9,25),〜(39,55,47,63) のデー
タ列に並び替えられる。As a result, (0,16,32,48), (1,17,33,49), ...
The data string of (15,31,47,63) is (0,16,8,24), (1,17,9,25), ~ (39,55,47) as shown in FIG. , 63).

【００６５】同様にして、上記のデータ列に対して、図
１１に示されている第２段目の遅延シャフル段 1b で
は、遅延クロススイッチ(j=1) 10に対して、入力ライン
０と入力ラインＢ／２²=4/4=１ラインのデータ、即ち、
第１列目のデータ列でみると、０と 16 番目のデータが
入力され、遅延クロススイッチ(j=1) 10に対して、入力
ライン２と入力ライン３のデータ、即ち、第１列目のデ
ータ列でみると、８と24番目のデータが入力される。Similarly, for the above data string, in the second delay shuffle stage 1b shown in FIG. 11, the delay cross switch (j = 1) 10 is connected to the input line 0 Input line B / 2 ² = 4/4 = 1 line data, that is,
In the data column of the first column, the 0th and 16th data are input, and for the delay cross switch (j = 1) 10, the data of input line 2 and input line 3, that is, the 1st column In the data column of, the 8th and 24th data are input.

【００６６】このようにして、最初のデータ並べ替え処
理により、(0,4,8,12),(1,5,9,13),〜(51,55,59,63) の
データ列として出力され、次のフーリエ変換回路に入力
される。In this way, by the first data rearrangement processing, as a data string of (0,4,8,12), (1,5,9,13), ... (51,55,59,63) It is output and input to the next Fourier transform circuit.

【００６７】基数４の場合には、Ｂ^r (=4²=16)個離れた
データ列を入力して、Ｂ^r-1(=4¹=4)個離れたデータを、
図１に示されている原理構成図の第１段目, 第２段目の
シャフル段を用いて出力する。即ち、該遅延シャフル段
はｍ＝１，２の２段構成とする必要がある。このとき
の、それぞれの各遅延シャフル段を構成している遅延ク
ロススイッチ 10 内の遅延回路の、各遅延段数ｑは、前
述の値から、８，４段であるので、それぞれを、図１
０，１１では、遅延回路 10a,10bで示してある。In the case of the radix-4, a data string separated by B ^r (= 4 ² = 16) is input, and data separated by B ^r-1 (= 4 ¹ = 4) is
The shuffle stages of the first stage and the second stage of the principle configuration diagram shown in FIG. 1 are used for output. That is, the delay shuffle stage needs to have a two-stage configuration of m = 1 and 2. At this time, since the number of delay stages q of the delay circuit in the delay cross switch 10 constituting each delay shuffle stage is 8 or 4 stages from the above-mentioned value,
0 and 11 are indicated by delay circuits 10a and 10b.

【００６８】従って、図１０，図１１に示されているよ
うに、本発明による高速フーリエ変換回路 2では、基数
Ｂ＝４分割された距離16のデータ列(0,16,32,48),(1,1
7,33,49) 〜,(15,31,47,63)の４個づつを、並列に、前
述の基数４のフーリエ変換回路（図８，図９参照）に入
力して、フーリエ変換を行い、この出力を、遅延シャフ
ル段 1a,1bからなる第１のデータ並べ替え回路 (r=2 に
対応) に入力して、次のフーリエ変換に必要な距離４の
データ列(0,4,8,12),(1,5,9,13),〜に並べ替えて、再
度、上記と同じ基数４のフーリエ変換回路 2に入力し
て、基数４のフーリエ変換を行い、図１１，図１２に示
した遅延シャフル段 1c,1dからなる第２のデータ並べ替
え回路(r=1に対応) に入力し、それぞれの遅延シャフル
段 1c,1dを介して、距離１のデータ列を得て、最後のフ
ーリエ変換を、基数４のフーリエ変換回路 2で行うこと
により、周波数成分の順に整列されたデータ列(0,1,2,
3),(4,5,6,7) 〜(60,61,62,63) を得ることができる。
次に、基数８の高速フーリエ変換アルゴリズムに基づく
パイプライン型高速フーリエ変換回路の例を図１３〜図
１５によって説明する。Therefore, as shown in FIGS. 10 and 11, in the fast Fourier transform circuit 2 according to the present invention, the data string (0, 16, 32, 48) of the radix B = 4 divided into the distance 16 (0, 16, 32, 48), (1,1
7,33,49) to, (15,31,47,63) are input in parallel to the above-mentioned radix-4 Fourier transform circuit (see FIGS. 8 and 9) to perform Fourier transform. This output is input to the first data rearrangement circuit (corresponding to r = 2) consisting of delay shuffle stages 1a and 1b, and the data string (0,4, 8,12), (1,5,9,13), and so on, and again input to the same radix-4 Fourier transform circuit 2 as above to perform radix-4 Fourier transform. Input to the second data rearrangement circuit (corresponding to r = 1) consisting of the delay shuffle stages 1c and 1d shown in 12, and obtain the data string of distance 1 through each delay shuffle stage 1c and 1d. , The final Fourier transform is performed by the Fourier transform circuit 2 of radix 4, so that the data sequence (0, 1, 2,
3), (4,5,6,7) to (60,61,62,63) can be obtained.
Next, an example of a pipeline type fast Fourier transform circuit based on a radix-8 fast Fourier transform algorithm will be described with reference to FIGS.

【００６９】この例では、基数８の高速フーリエ変換点
数Ｎ＝64の例である。前述のように、基数Ｂの高速フー
リエ変換の点数をＮとすると、Ｎ＝Ｂ^K 、ここで、K=1,
2,3,・・・であり、Ｂ＝２^M 、M=1,2,3,・・・である。
このとき、ＢとＭとｑとの間には、以下の関係がある。
即ち、ｒ＝１，２，３，・・・，Ｋ−１，ｍ＝１，２，
３，・・・・，Ｍとすると、ｑ＝Ｂ^r ／２^m である。In this example, the number of fast Fourier transform points of radix 8 is N = 64. As described above, when the score of the fast Fourier transform of the radix B is N, N = B ^K , where K = 1,
2, 3, ..., B = 2 ^M , M = 1,2,3 ,.
At this time, the following relationships exist among B, M, and q.
That is, r = 1, 2, 3, ..., K-1, m = 1, 2,
3, ..., M, q = B ^r / 2 ^m .

【００７０】従って、この例では、64=8² であるので、
K=2 であり、B=8=2³であるから、M=3 であり、r=1 、m=
1,2,3 が得られるので、r=1 に対して、q=4,2,1 が求め
られる。即ち、この例では、ｒ＝１のに対して、q=4,2,
1 に対応するＭ(=３) 段構成のデータ並べ替え回路を１
つを必要とすることを意味している。[0070] Thus, in this example, because it is 64 = 8 ^2,
A K = 2, since it is B = 8 = 2 ^3, an M = 3, r = 1, m =
Since 1,2,3 are obtained, q = 4,2,1 is obtained for r = 1. That is, in this example, for r = 1, q = 4,2,
1 data rearrangement circuit with M (= 3) stages corresponding to 1
It means that you need one.

【００７１】先ず、基数８の高速フーリエ変換点数Ｎ＝
64であるので、64個の時系列なデータ列が、８個づつの
データ列 (0,8,16,24,32,40,48,56),(1,9,17,25,33,41,
49,57)〜,(7,15,23,31,39,47,55,63) にＢ（＝８）分割
される。First, the number of radix-8 fast Fourier transform points N =
Since it is 64, 64 time series data strings are 8 data strings (0,8,16,24,32,40,48,56), (1,9,17,25,33, 41,
49,57) to, (7,15,23,31,39,47,55,63) are divided into B (= 8).

【００７２】前述の図１の原理構成図からも分かるよう
に、基数Ｂ（＝８）の、データ点数Ｎ＝64場合には、ｊ
＝Ｂ／２＝８／２＝４個の遅延クロススイッチ 10 から
なる遅延シャフル段 1a,1b,1c をＭ＝３段備えたデータ
並べ替え回路のみが必要となる。このデータ並べ回路の
第１段目の遅延クロススイッチ(j=1) 10に対して、入力
ライン０と入力ラインＢ／２¹=8/2=４のデータ、即ち、
第１列目のデータ列でみると、０番目と 32 番目のデー
タ｛上記遅延クロススイッチが、基数２に対応するもの
であるので、この遅延クロススイッチには、基数２換算
でみたデータ列を入力する必要があることから、Ｎ／２
＝64/2番目に対応するものである必要がある｝が入力さ
れ、遅延クロススイッチ(j=2) 10に対して、入力ライン
１と入力ライン５のデータ、即ち、第１列目のデータ列
でみると、８番目と40番目のデータが入力される。以下
同様にして、遅延クロススイッチ(j=B/2=8/2=4) 10に対
して、入力ライン３と入力ライン７のデータ、即ち、第
１列目のデータ列でみると、24番目と56番目のデータが
入力される。As can be seen from the above-mentioned principle configuration diagram of FIG. 1, when the number of data points N = 64 in the radix B (= 8), j
= B / 2 = 8/2 = A data rearrangement circuit having M = 3 delay shuffle stages 1a, 1b, 1c consisting of four delay cross switches 10 is only required. Data of the input line 0 and the input line B / 2 ¹ = 8/2 = 4 to the first-stage delay cross switch (j = 1) 10 of this data arrangement circuit, that is,
Looking at the 1st data string, the 0th and 32nd data {Because the above delay cross switch corresponds to the radix 2, the data string in radix 2 conversion is used for this delay cross switch. N / 2 because it is necessary to input
= Needs to correspond to 64/2 second}, and the data of the input line 1 and the input line 5 to the delay cross switch (j = 2) 10, that is, the data of the first column Looking at the columns, the 8th and 40th data are input. Similarly, for the delay cross switch (j = B / 2 = 8/2 = 4) 10, the data of the input line 3 and the input line 7, that is, the first data line is 24 The 56th and 56th data are input.

【００７３】この結果、８個づつのデータ列 (0,8,16,2
4,32,40,48,56),(1,9,17,25,33,41,49,57)〜,(7,15,23,
31,39,47,55,63) のデータ列は、図１３に示されている
如く、(0,8,16,24,4,12,20,28),(1,9,17,25,5,13,21,2
9),〜(35,43,51,59,39,47,55,63) のデータ列に並び替
えられる。As a result, eight data strings (0,8,16,2
4,32,40,48,56), (1,9,17,25,33,41,49,57) ~, (7,15,23,
The data string of (31,39,47,55,63) is (0,8,16,24,4,12,20,28), (1,9,17,25) as shown in FIG. , 5,13,21,2
9), ~ (35,43,51,59,39,47,55,63) are sorted into the data sequence.

【００７４】同様にして、上記のデータ列に対して、第
２段目の遅延シャフル段 1b では、遅延クロススイッチ
(j=1) 10に対して、入力ライン０と入力ラインＢ／２²=
8/4=２ラインのデータ、即ち、第１列目のデータ列でみ
ると、０番目と 16 番目のデータが入力され、遅延クロ
ススイッチ(j=2) 10に対して、入力ライン２と入力ライ
ン３のデータ、即ち、第１列目のデータ列でみると、８
と24番目のデータが入力される。以下同様である。Similarly, for the above-mentioned data string, the delay shuffle stage 1b of the second stage has a delay cross switch.
For (j = 1) 10, input line 0 and input line B / 2 ² =
8/4 = 2 lines of data, that is, the 0th and 16th data is input in the first data line, and the input line 2 is input to the delay cross switch (j = 2) 10. The data of the input line 3, that is, the first data row, is 8
And the 24th data is entered. The same applies hereinafter.

【００７５】同様にして、上記のデータ列に対して、本
例の場合には、第３段目の遅延シャフル段 1c では、遅
延クロススイッチ(j=1) 10に対して、入力ライン０と入
力ラインＢ／２³=8/8=１ラインのデータ、即ち、第１列
目のデータ列でみると、０番目と８番目のデータが入力
され、遅延クロススイッチ(j=2) 10に対して、入力ライ
ン２と入力ライン３のデータ、即ち、第１列目のデータ
列でみると、２番目と10番目のデータが入力される。以
下同様である。Similarly, in the case of the present example, with respect to the above data string, in the delay shuffle stage 1c of the third stage, the input line 0 is input to the delay cross switch (j = 1) 10. Input line B / 2 ³ = 8/8 = 1 line data, that is, 0th and 8th data are input in the first data column, and are input to the delay cross switch (j = 2) 10. On the other hand, in the data of the input lines 2 and 3, that is, the second and tenth data are input in the first data column. The same applies hereinafter.

【００７６】このようにして、１つのデータ並べ替え処
理により、(0,1,2,3,4,5,6,7),(8,9,10,11,12,13,14,1
5) 〜(56,57,58,59,60,61,62,63) のデータ列として出
力され、次のフーリエ変換回路 3に入力される。In this way, by one data rearrangement process, (0,1,2,3,4,5,6,7), (8,9,10,11,12,13,14,1)
5) It is output as a data string of (56,57,58,59,60,61,62,63) and input to the next Fourier transform circuit 3.

【００７７】基数８の場合には、Ｂ^r (=8¹=8) 個離れた
データ列を入力して、Ｂ^r-1(=8⁰=1)個離れたデータを、
図１に示されている原理構成図の第１段目, 第２段目,
第３段目の遅延シャフル段を用いて出力する。即ち、該
遅延シャフル段はｍ＝１，２，３の３段構成とする必要
がある。このときの、それぞれの各シャフル段を構成し
ている遅延クロススイッチ 10 内の遅延回路の、各遅延
段数ｑは、前述の値から、４，２，１段であるので、そ
れぞれを、図１３〜図１５では、遅延回路 10a,10b,10c
で示してある。In the case of the radix-8, a data string separated by B ^r (= 8 ¹ = 8) is input and data separated by B ^r-1 (= 8 ⁰ = 1) is
1st stage, 2nd stage of the principle block diagram shown in FIG.
Output is performed using the third delay shuffle stage. That is, the delay shuffle stage needs to have a three-stage configuration of m = 1, 2, and 3. At this time, since the number of delay stages q of the delay circuit in the delay cross switch 10 forming each shuffle stage is 4, 2, 1 from the above-mentioned value, ~ In FIG. 15, delay circuits 10a, 10b, 10c
It is indicated by.

【００７８】従って、図１３〜図１５に示されているよ
うに、本発明による高速フーリエ変換回路 3では、基数
Ｂ＝８分割された距離８のデータ列(0,8,16,24,32,40,4
8,56) 〜(7,15,23,31,39,47,55,63)の８個づつを、並列
に、前述の基数８のフーリエ変換回路（図１３参照）3
に入力して、フーリエ変換を行い、この出力を、遅延シ
ャフル段 1a,1b,1c に入力して、次のフーリエ変換に必
要な距離１のデータ列に並べ替えて、再度、上記と同じ
基数８のフーリエ変換回路 3（図１５参照）に入力し
て、最後のフーリエ変換を行うことにより、周波数成分
の順に整列されたデータ列(0,1,2,3,4,5,6,7) 〜(56,5
7,58,59,60,61,62,63) を得ることができる。Therefore, as shown in FIGS. 13 to 15, in the fast Fourier transform circuit 3 according to the present invention, the data string (0,8,16,24,32) of distance 8 divided by radix B = 8. , 40,4
8,56) to (7,15,23,31,39,47,55,63) in parallel with each other in parallel with the radix-8 Fourier transform circuit (see FIG. 13) 3
To the delay shuffle stage 1a, 1b, 1c, rearranged to the data string of distance 1 required for the next Fourier transform, and again to the same radix as above. 8 into the Fourier transform circuit 3 (see FIG. 15) and the last Fourier transform is performed to obtain a data string (0, 1, 2, 3, 4, 5, 6, 7) arranged in order of frequency components. ) ~ (56,5
7,58,59,60,61,62,63) can be obtained.

【００７９】次に、図１６によって、本発明の他の実施
例について，基数４を例にして説明する。基数Ｂの高速
フーリエ変換のアルゴリズムによれば、前述のように、
基数Ｂの高速フーリエ変換の点数をＮとすると、Ｎ＝Ｂ
^K 、ここで、K=1,2,3,・・・であり、Ｂ＝２^M 、M=1,2,
3,・・・である。このとき、ＢとＭとｑとの間には、以
下の関係がある。即ち、ｒ＝１，２，３，・・・，Ｋ−
１，ｍ＝１，２，３，・・・・，Ｍとすると、ｑ＝Ｂ^r
／２^m である。Next, referring to FIG. 16, another embodiment of the present invention will be described by taking a radix of 4 as an example. According to the radix B fast Fourier transform algorithm, as described above,
If the score of the fast Fourier transform of the radix B is N, then N = B
^K , where K = 1,2,3, ..., and B = 2 ^M , M = 1,2,
3, ... At this time, the following relationships exist among B, M, and q. That is, r = 1, 2, 3, ..., K-
1, m = 1, 2, 3, ..., M, q = B ^r
It is / 2 ^m .

【００８０】基数４であると、Ｂ＝４＝２² であるの
で、M=2 となることから、図１に示した原理構成図から
明らかなように、基数４に対応する本発明の高速フーリ
エ変換に必要なデータ並べ替え回路 1は、遅延シャフル
段 1a,〜が２段構成で、それぞれのシャフル段 1a,1b
は、遅延クロススイッチ 10 がｊ＝Ｂ／２＝４／２＝２
個から構成される。When the radix is 4, B = 4 = 2 ² , and therefore M = 2. Therefore, as is apparent from the principle configuration diagram shown in FIG. The data rearrangement circuit 1 required for the Fourier transform is composed of two delay shuffle stages 1a, ..., each shuffle stage 1a, 1b.
Is the delay cross switch 10 j = B / 2 = 4/2 = 2
Composed of individual pieces.

【００８１】従って、基数４の高速フーリエ点数Ｎの値
によって、Ｎ＝Ｂ^K の K=1,2,3, ・・・と変わるので、
上記データ並べ替え回路 1は、一般には、複数個必要と
なる。そこで、例えば、図９〜図１２で示した例では、
高速フーリエ変換点数Ｎ＝64の場合であって、この例で
は、上記遅延シャフル段 1a,1bからなるデータ並べ替え
回路 1と、遅延シャフル段 1c,1dからなるデータ並べ替
え回路 1の２段構成となっており、それぞれは同じ構成
であり、それぞれの遅延シャフル段 1a,1b,1c,1dを構成
している遅延クロススイッチ 10 の遅延回路 10a〜10d
の遅延段数ｑ＝Ｂ^r ／２^m に基づいて、Ｎ(=64) ＝Ｂ^K
=4³ から求められる K=3の値から、r=2に対応する第１
のデータ並べ替え回路 1では、q=4²/2¹=8,q=4²/2²=4 、
r=1 に対応する第２のデータ並べ替え回路 1では、q=4¹
/2¹=2,q=4¹/2²=1 と、その遅延量が変わる。[0081] Thus, depending on the value of the Fast Fourier number N of radix-4, N = B ^K of K = 1,2,3, so they change the ...,
Generally, a plurality of data rearrangement circuits 1 are required. Therefore, for example, in the example shown in FIGS.
In the case of the number of fast Fourier transform points N = 64, in this example, the data rearrangement circuit 1 including the delay shuffle stages 1a and 1b and the data rearranging circuit 1 including the delay shuffle stages 1c and 1d have a two-stage configuration. They have the same configuration, and the delay circuits 10a to 10d of the delay cross switch 10 that configure the respective delay shuffle stages 1a, 1b, 1c, 1d.
Based on the number of delay stages q = B ^r / 2 ^m of N (= 64) = B ^K
= 4 ³ From the value of K = 3, the first corresponding to r = 2
In the data rearrangement circuit ^{1, q = 4 2/2} 1 = 8, q = 4 2/2 2 = 4,
In the second data rearrangement circuit 1 corresponding to r = 1, q = 4 ^{1
/ 2 1 = 2, q =} 4 1/2 2 = 1 and, the delay amount is changed.

【００８２】この第１のデータ並べ替え回路 1と、第２
のデータ並べ替え回路 1とは、遅延クロススイッチ 10
での遅延段数ｑが異なることを除いて、各遅延シャフル
段の構成が同じであることに着目すると、図９〜図１２
に示したように、２つの遅延シャフル段からなるデータ
並べ替え回路を１つの基数４の高速フーリエ変換回路を
介して循環接続し、該循環接続されているデータ並べ替
え回路を構成している、２つの遅延シャフル段 1a,1b,
又は、1d,1c での遅延量ｑを、いつ、該遅延シャフル段
をデータが通過するかにより可変とする構成にすること
により、１つのデータ並べ替え回路 1と１つの基数４の
高速フーリエ変換回路 2とで、任意の高速フーリエ変換
点数Ｎに対応した高速フーリエ変換を実現することがで
きる。This first data rearrangement circuit 1 and the second
The data rearrangement circuit 1 of is the delay cross switch 10
9 to FIG. 12, focusing on the fact that each delay shuffle stage has the same configuration except that the number of delay stages q in FIG.
, The data rearrangement circuit composed of two delay shuffle stages is cyclically connected through one radix-4 fast Fourier transform circuit to form the cyclically connected data rearrangement circuit. Two delay shuffle stages 1a, 1b,
Alternatively, by making the delay amount q at 1d and 1c variable depending on when the data passes through the delay shuffle stage, one data rearrangement circuit 1 and one radix-4 fast Fourier transform With the circuit 2, the fast Fourier transform corresponding to the arbitrary number N of fast Fourier transform points can be realized.

【００８３】具体的には、Ｎ＝Ｂ^K から求められるＫの
値に対応して、Ｋ−１回の遅延シャフルネットワーク
（２つの遅延シャフル段からなる）1 を通過するように
すると、第１回目の通過時には、ｑ＝Ｂ^K-1(=r) ／２^m
だけの遅延段数を持つ遅延回路となり、第２回目の通過
時には、ｑ＝Ｂ^K-2(=r) ／２^m だけの遅延段数を持つ遅
延回路となり、一般には、第ｉ回目の通過時には、ｑ＝
Ｂ^K-i(=r) ／２^m だけの遅延段数を持つ遅延回路となる
ようにする。Specifically, when the delay shuffle network (consisting of two delay shuffle stages) 1 is passed K-1 times corresponding to the value of K obtained from N = B ^K , the first On the second pass, q = B ^{K-1 (= r)} / 2 ^m
A delay circuit having a delay stage number of q = B ^{K−2 (= r)} / 2 ^m at the time of the second passage, and generally a delay circuit having a delay stage number of q = B ^{K−2 (= r)} / 2 ^m . q =
A delay circuit having a number of delay stages of only B ^{Ki (= r)} / 2 ^m is set.

【００８４】図１６に示した実施例において、FIFOメモ
リ 10a,10c (図１の101 対応) は、例えば、メモリ素子
を使用してライトカウンタとリードカウンタを内蔵し、
ライトに対するリードの開始タイミング (位置) を制御
することで、FIFO段数を制御することができる。In the embodiment shown in FIG. 16, the FIFO memories 10a and 10c (corresponding to 101 in FIG. 1) are provided with a write counter and a read counter using a memory device,
The number of FIFO stages can be controlled by controlling the read start timing (position) for writing.

【００８５】このように、本発明においては、２本の入
力ラインと、２本の出力ラインとを持ち、一方の入力側
にｑ段の遅延段数を持つ遅延回路を持ち、他方の出力側
にも、ｑ段の遅延段数を持つ遅延回路を持ち、各ライン
がｑ個のデータを受け取る毎に、各ラインを直通する
か、交換するクロススイッチの方向を切り換えるように
した遅延クロススイッチと、Ｂ／２個の、上記遅延クロ
ススイッチで、Ｂ個の入力ラインとＢ個の出力ラインと
を担当する遅延シャフル段と、該遅延シャフル段をＭ段
縦続接続し、第ｍ段の各遅延クロススイッチはＢ／２^m
だけ離れた入力ラインと出力ラインとを担当して、デー
タ伝送のシャフルを行う遅延シャフルネットワークによ
って、Ｂ^r づつ離れたデータが、上記Ｂ個の入力ライン
に、Ｂ個づつ並列に入力されたとき、Ｂ^r-1 づつ離れた
データをＢ個の出力ラインにＢ個づつ並列に出力するよ
うにしたデータ並べ回路と、Ｂ点フーリエ変換回路とを
交互に縦続接続して、基数Ｂの高速フーリエ変換アルゴ
リズムによるフーリエ変換を行うようにしたところに特
徴がある。As described above, in the present invention, a delay circuit having two input lines and two output lines, one input side having a number of delay stages of q stages, and the other output side is provided. Also has a delay circuit having a number of delay stages of q, and each time each line receives q pieces of data, a delay cross switch that directly connects each line or switches the direction of the cross switch to be exchanged, and B / 2 of the above delay cross switches, each of the delay shuffle stages in charge of B input lines and B output lines and M stages of the delay shuffle stages are cascade-connected to each m-th delay cross switch. Is B / 2 ^m
When input data and output lines are separated by a distance, and data that is separated by B ^r is input to the B input lines in parallel by B by a delay shuffle network that shuffles data transmission. , B ^r−1 separated data are output in parallel to B output lines, B data in parallel, and B point Fourier transform circuits are alternately cascaded to form a radix B fast Fourier circuit. The feature is that the Fourier transform is performed by the transform algorithm.

【００８６】[0086]

【発明の効果】以上、詳細に説明したように、本発明の
高速フーリエ変換回路によれば、入力データの並列処理
が可能になる。従って、同じデータ量であるならば、基
数２に比較して、基数４は演算回路を１／２の速度で動
作させることができ、又、同じ演算速度であるならば、
２倍のデータ量を処理することができる。As described in detail above, the fast Fourier transform circuit of the present invention enables parallel processing of input data. Therefore, if the amount of data is the same, as compared with the radix 2, the radix 4 can operate the arithmetic circuit at a speed of 1/2, and if the arithmetic speed is the same,
Double the amount of data can be processed.

【００８７】又、基数８は、基数２に比較して、同じ演
算速度ならば、４倍のデータを処理することができる。
又、比較的単純な構成で、基数４や，基数８の高速フー
リエ変換が可能となり、高集積化に寄与できる効果があ
る。In addition, the radix-8 can process four times as much data as the radix-2 at the same operation speed.
Further, with a relatively simple structure, radix-4 or radix-8 fast Fourier transform is possible, which has the effect of contributing to high integration.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理構成図（その１）FIG. 1 is a principle configuration diagram of the present invention (No. 1)

【図２】本発明の原理構成図（その２）FIG. 2 is a principle configuration diagram of the present invention (No. 2)

【図３】遅延クロススイッチの動作例を示した図（その
１）FIG. 3 is a diagram showing an operation example of a delay cross switch (No. 1)

【図４】遅延クロススイッチの動作例を示した図（その
２）FIG. 4 is a diagram showing an operation example of a delay cross switch (No. 2)

【図５】本発明の遅延シャフル段の構成例を示した図
（その１）FIG. 5 is a diagram showing a configuration example of a delay shuffle stage of the present invention (No. 1)

【図６】本発明の遅延シャフル段の構成例を示した図
（その２）FIG. 6 is a diagram showing a configuration example of a delay shuffle stage of the present invention (No. 2)

【図７】基数４のひねり係数乗算部とバタフライ演算部
を示した図FIG. 7 is a diagram showing a radix-4 twist coefficient multiplication unit and a butterfly calculation unit.

【図８】基数４のバタフライ演算部の詳細例を示した図FIG. 8 is a diagram showing a detailed example of a radix-4 butterfly operation unit.

【図９】本発明の一実施例を示した図（その１）FIG. 9 is a diagram showing an embodiment of the present invention (No. 1).

【図１０】本発明の一実施例を示した図（その２）FIG. 10 is a diagram showing an embodiment of the present invention (No. 2).

【図１１】本発明の一実施例を示した図（その３）FIG. 11 is a diagram showing an embodiment of the present invention (part 3).

【図１２】本発明の一実施例を示した図（その４）FIG. 12 is a diagram showing an embodiment of the present invention (No. 4).

【図１３】本発明の一実施例を示した図（その５）FIG. 13 is a view showing an embodiment of the present invention (No. 5).

【図１４】本発明の一実施例を示した図（その６）FIG. 14 is a diagram showing an embodiment of the present invention (No. 6).

【図１５】本発明の一実施例を示した図（その７）FIG. 15 is a diagram showing an embodiment of the present invention (No. 7).

【図１６】本発明の他の実施例を示した図（その１）FIG. 16 is a diagram showing another embodiment of the present invention (No. 1).

【図１７】本発明の他の実施例を示した図（その２）FIG. 17 is a diagram showing another embodiment of the present invention (No. 2).

【図１８】従来の高速フーリエ変換回路を説明する図
（その１）FIG. 18 is a diagram explaining a conventional fast Fourier transform circuit (No. 1).

【図１９】従来の高速フーリエ変換回路を説明する図
（その２）FIG. 19 is a diagram for explaining a conventional fast Fourier transform circuit (No. 2).

【図２０】従来の高速フーリエ変換回路を説明する図
（その３）FIG. 20 is a diagram (part 3) for explaining a conventional fast Fourier transform circuit.

【符号の説明】[Explanation of symbols]

1 データ並べ替え回路, 又は、遅延シャフルネット
ワーク 1a〜 遅延シャフル段 10 遅延クロ
ススイッチ 100 クロススイッチ 101,102,10a,〜
遅延回路 103,42,43 マルチプレクサ(MUX) 20,22 ひねり係数乗算部 21 ４入力加
算器 30 バタフライ演算部 2 基数４のフーリエ変換回路 3 基数８のフーリエ変換回路1 Data rearrangement circuit or delay shuffle network 1a ~ Delay shuffle stage 10 Delay cross switch 100 Cross switch 101,102,10a, ~
Delay circuit 103,42,43 Multiplexer (MUX) 20,22 Twist coefficient multiplication unit 21 4-input adder 30 Butterfly operation unit 2 Fourier transform circuit of radix 4 3 Fourier transform circuit of radix 8

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】２本の入力ラインと、２本の出力ラインと
を持ち、該ラインを直通するか，交換するクロススイッ
チ(100) と、 該クロススイッチ(100) は、一方の入力側にｑ段の遅延
段数を持つ遅延回路(101) を持ち、他方の出力側にも、
ｑ段の遅延段数を持つ遅延回路(102) を持ち、各ライン
がｑ個のデータを受け取る毎に、各ラインを直通する
か、交換する上記クロススイッチ(100) の方向を切り換
えるようにした遅延クロススイッチ(10)と、 Ｂ／２個の、上記遅延クロススイッチ(10)で、Ｂ個の入
力ラインとＢ個の出力ラインとを担当する遅延シャフル
段(1a,〜) と、該遅延シャフル段(1a,〜) をＭ段縦続接
続し、第ｍ段の各遅延クロススイッチはＢ／２^m だけ離
れた入力ラインと出力ラインとを担当して、データ伝送
のシャフルを行う遅延シャフルネットワーク(1) によっ
て、Ｂ^r づつ離れたデータが、上記Ｂ個の入力ライン
に、Ｂ個づつ並列に入力されたとき、Ｂ^r-1 づつ離れた
データをＢ個の出力ラインにＢ個づつ並列に出力するよ
うにしたことを特徴とするデータ並べ替え回路。1. A cross switch (100) having two input lines and two output lines for directly connecting or exchanging the lines, and the cross switch (100) is provided on one input side. It has a delay circuit (101) with q delay stages, and the other output side also has
Delay that has a delay circuit (102) with q number of delay stages, and switches the direction of the cross switch (100) that directly connects or exchanges each line each time it receives q data. A cross switch (10), and B / 2 delay cross switches (10) for delay shuffle stages (1a, ...) In charge of B input lines and B output lines, and the delay shuffles. Delay stages (1a, ~) are cascaded in M stages, and each delay cross switch in the mth stage is responsible for an input line and an output line separated by B / 2 ^m, and performs a delay shuffle network for shuffling data transmission ( According to 1), when the data separated by B ^r is inputted in parallel to the B input lines, B in parallel, the data separated by B ^{r-1 is} parallel to B in the output line by B. A data rearrangement circuit characterized by being output. 【請求項２】高速フーリエ変換点数をＮとし、該高速フ
ーリエ変換の基数をＢとしたとき、 Ｎ＝Ｂ^K ここで、K=1,2,3,・・・ Ｂ＝２^M ここで、M=1,2,3,・・・・ を満足するとき、ｑ＝Ｂ^r ／２^m r=1,2,3,・・,K-1 m=1,2,3,・・,M である、点数Ｎ，基数Ｂの高速フーリエ変換を、基数Ｂ
のフーリエ変換回路(2,3) と、上記請求項１に記載の遅
延シャフルネットワーク(1) とを、交互に縦続接続し、
基数Ｂの高速フーリエ変換アルゴリズムに基づいて行う
ことを特徴とする高速フーリエ変換回路。2. When N is the number of fast Fourier transform points and B is the radix of the fast Fourier transform, N = B ^K, where K = 1,2,3, ... B = 2 ^M, where When M = 1,2,3, ..., is satisfied, q = B ^r / 2 ^m r = 1,2,3, ..., K-1 m = 1,2,3, ..., M The fast Fourier transform with the point N and the radix B is
The Fourier transform circuit (2, 3) and the delay shuffle network (1) according to claim 1 are alternately connected in cascade,
A fast Fourier transform circuit characterized in that it is performed based on a radix B fast Fourier transform algorithm. 【請求項３】上記請求項１に記載の遅延シャフルネット
ワーク(1) は、可変長の先入れ先出しメモリによる遅延
回路(101,102) を持つ、Ｍ個の遅延量可変の遅延シャフ
ル段(1a,〜) からなり、 該遅延シャフルネットワーク(1) の出力を、上記基数Ｂ
のフーリエ変換回路(2,3) に接続し、 上記基数Ｂのフーリエ変換回路(2,3) の出力は、上記遅
延シャフルネットワーク(1) の入力側に接続するように
した巡回接続とし、 基数Ｂの高速フーリエ変換を行う際、K-1 回、上記遅延
シャフルネットワーク(1) を通過するようにし、第ｉ回
目の通過時には、ｑ＝Ｂ^K-i ／２^m だけの遅延段数を持
つ遅延回路(101,102) としたことを特徴とする基数Ｂの
高速フーリエ変換回路。3. The delay shuffle network (1) according to claim 1, comprising delay circuits (101, 102) having variable length first-in first-out memories and having M variable delay shuffle stages (1a, ...). And the output of the delay shuffle network (1) is converted to the radix B
Connected to the Fourier transform circuit (2,3) of the above, and the output of the Fourier transform circuit (2,3) of the above radix B is a cyclic connection that is connected to the input side of the above delay shuffle network (1). When the fast Fourier transform of B is performed, the delay shuffle network (1) is passed K-1 times, and at the i-th pass, a delay circuit (q = B ^Ki / 2 ^m) having a number of delay stages ( 101, 102), and a radix-B fast Fourier transform circuit.