JPH06334496A - ２値化回路 - Google Patents
２値化回路Info
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- JPH06334496A JPH06334496A JP11860893A JP11860893A JPH06334496A JP H06334496 A JPH06334496 A JP H06334496A JP 11860893 A JP11860893 A JP 11860893A JP 11860893 A JP11860893 A JP 11860893A JP H06334496 A JPH06334496 A JP H06334496A
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- capacitor
- voltage
- signal
- transistor
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Abstract
(57)【要約】
【構成】 コンデンサ１を介したＲＦ信号が入力された
コンパレータ４からの出力信号は、電源供給端子８が接
続された定電流源９がエミッタに接続したトランジスタ
Ｑ1 と接地された定電流源１４がエミッタに接続したト
ランジスタＱ2 とに相補的に電流のＯＮ、ＯＦＦ動作を
行わせ、コンデンサ１５内に蓄積される電圧を変化させ
る。上記コンデンサ１５から出力される電圧は基準電圧
として帰還路１３を介して上記コンパレータ４に入力さ
れ、上記ＲＦ信号と比較される。 【効果】 ２値化回路の電源電圧依存性が無くなり、２
値化回路を１チップで構成することができる。
コンパレータ４からの出力信号は、電源供給端子８が接
続された定電流源９がエミッタに接続したトランジスタ
Ｑ1 と接地された定電流源１４がエミッタに接続したト
ランジスタＱ2 とに相補的に電流のＯＮ、ＯＦＦ動作を
行わせ、コンデンサ１５内に蓄積される電圧を変化させ
る。上記コンデンサ１５から出力される電圧は基準電圧
として帰還路１３を介して上記コンパレータ４に入力さ
れ、上記ＲＦ信号と比較される。 【効果】 ２値化回路の電源電圧依存性が無くなり、２
値化回路を１チップで構成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、磁気記録媒体からの読
み出し信号を２値化（ディジタル化）する２値化回路に
関する。
み出し信号を２値化（ディジタル化）する２値化回路に
関する。
【０００２】
【従来の技術】磁気記録媒体である光ディスクに記録さ
れたディジタルオーディオ信号を再生する光ディスク再
生装置では、上記光ディスクとしてＣＤ−ＲＯＭ（コン
パクトディスクの読み出し専用メモリ）等が使用されて
いる。上記ＣＤ−ＲＯＭからの読み出し信号、いわゆる
ＲＦ信号は、ＥＦＭ(Eight to Fourteen Modulation)変
調方式により変調されている。このＥＦＭ変調方式は、
データ列信号を８ビット毎に区切り、この８ビットを１
４ビットのチャネルビットに変換する変換方式であり、
上記１４ビットのチャネルビットの間には３ビットのマ
ージンビットを挿入することにより、“１“と“０”と
の出力頻度が等しくなるような（いわゆるＤＳＶ:Digit
al Sum Variation) 変調方式となっており、上記ＲＦ信
号のスペクトラム成分内の直流成分及び低周波成分が少
ないという特徴を持っている。また、上記ＲＦ信号のパ
ルス幅Ｔの間隔は３Ｔ〜１１Ｔの分布を持ち、矩形波で
はなく、正弦波に似た波形となる。
れたディジタルオーディオ信号を再生する光ディスク再
生装置では、上記光ディスクとしてＣＤ−ＲＯＭ（コン
パクトディスクの読み出し専用メモリ）等が使用されて
いる。上記ＣＤ−ＲＯＭからの読み出し信号、いわゆる
ＲＦ信号は、ＥＦＭ(Eight to Fourteen Modulation)変
調方式により変調されている。このＥＦＭ変調方式は、
データ列信号を８ビット毎に区切り、この８ビットを１
４ビットのチャネルビットに変換する変換方式であり、
上記１４ビットのチャネルビットの間には３ビットのマ
ージンビットを挿入することにより、“１“と“０”と
の出力頻度が等しくなるような（いわゆるＤＳＶ:Digit
al Sum Variation) 変調方式となっており、上記ＲＦ信
号のスペクトラム成分内の直流成分及び低周波成分が少
ないという特徴を持っている。また、上記ＲＦ信号のパ
ルス幅Ｔの間隔は３Ｔ〜１１Ｔの分布を持ち、矩形波で
はなく、正弦波に似た波形となる。
【０００３】上記ＲＦ信号を２値化信号、即ちディジタ
ル信号に変換する場合には、図２に示すような２値化回
路が用いられる。この図２の２値化回路において、先
ず、上記ＲＦ信号からディスクの反射率変動やフォーカ
スずれ等により生じた低周波成分の変動を取り除くため
に、上記ＲＦ信号は低域通過フィルタによってコンデン
サ結合（ＤＣカット）される。さらに、上記コンデンサ
結合された信号内の低周波成分のオフセット、即ち不正
電圧を補正するために、検出されるディジタル信号の平
均電圧を基準電圧とし、上記コンデンサ結合された信号
の電圧を上記基準電圧と比較することにより、ディジタ
ル信号が出力される。
ル信号に変換する場合には、図２に示すような２値化回
路が用いられる。この図２の２値化回路において、先
ず、上記ＲＦ信号からディスクの反射率変動やフォーカ
スずれ等により生じた低周波成分の変動を取り除くため
に、上記ＲＦ信号は低域通過フィルタによってコンデン
サ結合（ＤＣカット）される。さらに、上記コンデンサ
結合された信号内の低周波成分のオフセット、即ち不正
電圧を補正するために、検出されるディジタル信号の平
均電圧を基準電圧とし、上記コンデンサ結合された信号
の電圧を上記基準電圧と比較することにより、ディジタ
ル信号が出力される。
【０００４】図２の図示しないバイポーラＩＣ（集積回
路）内に含まれるコンパレータ３１に入力されたＲＦ信
号は２値化信号として出力される。
路）内に含まれるコンパレータ３１に入力されたＲＦ信
号は２値化信号として出力される。
【０００５】ここで、上記コンパレータ３１から出力さ
れた２値化信号のパルス幅の長さは、例えば、図３のＲ
Ｆ信号の波形ａにおいては（＋）側ではａ+ 、（−）側
ではａ- となっており、図３のＲＦ信号の波形ｃにおい
ては（＋）側ではｃ+ 、（−）側ではｃ- となっている
ように、同一のパルス幅ｎＴについて（＋）側と（−）
側とでは長さが異なり、上記スライスレベルＶSLに対し
て対称となっていない。この波形をアシンメトリとい
う。
れた２値化信号のパルス幅の長さは、例えば、図３のＲ
Ｆ信号の波形ａにおいては（＋）側ではａ+ 、（−）側
ではａ- となっており、図３のＲＦ信号の波形ｃにおい
ては（＋）側ではｃ+ 、（−）側ではｃ- となっている
ように、同一のパルス幅ｎＴについて（＋）側と（−）
側とでは長さが異なり、上記スライスレベルＶSLに対し
て対称となっていない。この波形をアシンメトリとい
う。
【０００６】上記アシンメトリのオフセットを補正する
ために、信号の基準電圧を求めるが、上記コンパレータ
３１は電流スイッチであり、信号のHigh及びLow の各レ
ベルは電源電圧と等しくならないため、動作電源電圧範
囲の広いＣＭＯＳ（Complementary Metal Oxide Semico
nductor)バッファ３２、３３を介すことにより帰還をか
ける。上記ＣＭＯＳバッファ３３からの信号は、上記バ
イポーラＩＣ内に含まれる２段のＬＰＦ（ローパスフィ
ルタ）３４に送られて交流成分が取り出される。
ために、信号の基準電圧を求めるが、上記コンパレータ
３１は電流スイッチであり、信号のHigh及びLow の各レ
ベルは電源電圧と等しくならないため、動作電源電圧範
囲の広いＣＭＯＳ（Complementary Metal Oxide Semico
nductor)バッファ３２、３３を介すことにより帰還をか
ける。上記ＣＭＯＳバッファ３３からの信号は、上記バ
イポーラＩＣ内に含まれる２段のＬＰＦ（ローパスフィ
ルタ）３４に送られて交流成分が取り出される。
【０００７】上記ＬＰＦ３４からの出力信号はバッファ
３５に送られて保持された後、アンプ３６で増幅されて
基準電圧が生成される。このアンプ３６からの基準電圧
は上記コンパレータ３１に入力され、上記コンパレータ
３１の電圧と上記基準電圧とを比較することにより、図
３のｂに示すようなオフセットが乗っていない波形の信
号を出力することができる。
３５に送られて保持された後、アンプ３６で増幅されて
基準電圧が生成される。このアンプ３６からの基準電圧
は上記コンパレータ３１に入力され、上記コンパレータ
３１の電圧と上記基準電圧とを比較することにより、図
３のｂに示すようなオフセットが乗っていない波形の信
号を出力することができる。
【０００８】
【発明が解決しようとする課題】ところで、上述した２
値化回路においては、上記基準電圧はコンパレータから
の出力電圧に依存している。よって、上記コンパレータ
からの出力電圧が厳密に電源供給端子から供給される正
の電位近くから０の電位近くの間で出力され、上記アシ
ンメトリ分の出力が電圧出力として取り出されるために
は上記ＣＭＯＳバッファを必要とするため、高速なディ
ジタルＩＣであるバイポーラＩＣのみに集積化すること
ができない。
値化回路においては、上記基準電圧はコンパレータから
の出力電圧に依存している。よって、上記コンパレータ
からの出力電圧が厳密に電源供給端子から供給される正
の電位近くから０の電位近くの間で出力され、上記アシ
ンメトリ分の出力が電圧出力として取り出されるために
は上記ＣＭＯＳバッファを必要とするため、高速なディ
ジタルＩＣであるバイポーラＩＣのみに集積化すること
ができない。
【０００９】そこで、本発明は上述の実情に鑑み、１チ
ップのバイポーラＩＣに集積化されることが可能な２値
化回路を提供するものである。
ップのバイポーラＩＣに集積化されることが可能な２値
化回路を提供するものである。
【００１０】
【課題を解決するための手段】本発明に係る２値化回路
は、データ列信号を基準電圧と比較する比較手段と、こ
の比較手段からの出力に応じて互いに相補的にＯＮ、Ｏ
ＦＦ動作する一対のトランジスタと、これらの一対のト
ランジスタの各エミッタにそれぞれ接続された定電流源
と、上記一対のトランジスタの共通接続されたコレクタ
に接続され、上記各定電流源により各トランジスタを介
して流れる電流の差分を蓄積するコンデンサと、上記コ
ンデンサの端子電圧を上記基準電圧として上記比較手段
に帰還する帰還手段とを有して成ることにより上述した
課題を解決する。
は、データ列信号を基準電圧と比較する比較手段と、こ
の比較手段からの出力に応じて互いに相補的にＯＮ、Ｏ
ＦＦ動作する一対のトランジスタと、これらの一対のト
ランジスタの各エミッタにそれぞれ接続された定電流源
と、上記一対のトランジスタの共通接続されたコレクタ
に接続され、上記各定電流源により各トランジスタを介
して流れる電流の差分を蓄積するコンデンサと、上記コ
ンデンサの端子電圧を上記基準電圧として上記比較手段
に帰還する帰還手段とを有して成ることにより上述した
課題を解決する。
【００１１】ここで、上記相補的なＯＮ、ＯＦＦ動作と
は、一方の状態から他方の状態への切り換えの際に、不
感帯（両トランジスタともＯＦＦ）を設けてもよい。
は、一方の状態から他方の状態への切り換えの際に、不
感帯（両トランジスタともＯＦＦ）を設けてもよい。
【００１２】また、上記帰還手段にダイオードクリッパ
を接続することを特徴とする。
を接続することを特徴とする。
【００１３】
【作用】本発明においては、２値化回路を簡素化するこ
とができる。
とができる。
【００１４】
【実施例】以下、本発明の好ましい実施例について、図
面を参照しながら説明する。図１には、本発明に係る２
値化回路の概略的な構成を示す。
面を参照しながら説明する。図１には、本発明に係る２
値化回路の概略的な構成を示す。
【００１５】この図１において、入力されるＲＦ信号は
コンデンサ１を介すことで、いわゆるコンデンサ結合さ
れ、交流成分が取り出されてコンパレータ４に送られ
る。上記コンパレータ４では、正の電位＋ＶCCが外部よ
り印加された電源供給端子３により電位が制御されてお
り、上記ＲＦ信号を上記スライスレベルＶSLでスライス
した２値化信号が出力される。
コンデンサ１を介すことで、いわゆるコンデンサ結合さ
れ、交流成分が取り出されてコンパレータ４に送られ
る。上記コンパレータ４では、正の電位＋ＶCCが外部よ
り印加された電源供給端子３により電位が制御されてお
り、上記ＲＦ信号を上記スライスレベルＶSLでスライス
した２値化信号が出力される。
【００１６】上記コンパレータ４からの出力により、Ｐ
ＮＰ型トランジスタＱ1 及びＮＰＮ型トランジスタＱ2
を切り換えて相補的に電流のＯＮ、ＯＦＦ動作を行わせ
ている。上記トランジスタＱ1 、Ｑ2 の各コレクタは共
通接続されており、各エミッタにそれぞれ接続されたカ
レントミラー型の定電流源９、１４からの電流は、上記
コレクタの接続点を介してコンデンサ１５に入力され、
電圧に変換されて蓄積される。この電圧により上記スラ
イスレベルＶSLを変化させ、上記コンパレータ４から出
力する２値化信号にオフセットが生じないようにしてい
る。
ＮＰ型トランジスタＱ1 及びＮＰＮ型トランジスタＱ2
を切り換えて相補的に電流のＯＮ、ＯＦＦ動作を行わせ
ている。上記トランジスタＱ1 、Ｑ2 の各コレクタは共
通接続されており、各エミッタにそれぞれ接続されたカ
レントミラー型の定電流源９、１４からの電流は、上記
コレクタの接続点を介してコンデンサ１５に入力され、
電圧に変換されて蓄積される。この電圧により上記スラ
イスレベルＶSLを変化させ、上記コンパレータ４から出
力する２値化信号にオフセットが生じないようにしてい
る。
【００１７】次に、上記２値化回路を詳細に説明する。
上記コンパレータ４からの出力は抵抗５を介して上記ト
ランジスタＱ1 のベースに入力されると共に、抵抗１１
を介して上記トランジスタＱ2 のベースに入力される。
上記抵抗５と上記トランジスタＱ1 のベースとの間には
抵抗７が接続され、この抵抗７は正の電位＋ＶCCを持つ
電源供給端子６に接続されている。また、上記抵抗１１
と上記トランジスタＱ2 のベースとの間には接地された
抵抗１２が接続されている。
上記コンパレータ４からの出力は抵抗５を介して上記ト
ランジスタＱ1 のベースに入力されると共に、抵抗１１
を介して上記トランジスタＱ2 のベースに入力される。
上記抵抗５と上記トランジスタＱ1 のベースとの間には
抵抗７が接続され、この抵抗７は正の電位＋ＶCCを持つ
電源供給端子６に接続されている。また、上記抵抗１１
と上記トランジスタＱ2 のベースとの間には接地された
抵抗１２が接続されている。
【００１８】上記トランジスタＱ1 のエミッタに接続さ
れた上記定電流源９には、外部より印加された正の電位
＋ＶCCを持つ電源供給端子８が接続され、電流値Ｉ1 を
供給しており、上記トランジスタＱ2 のエミッタに接続
された上記定電流源１４は接地され、電流値Ｉ2 を供給
している。また、上記トランジスタＱ1 、Ｑ2 のコレク
タは共通接続されて、上記トランジスタＱ1 、Ｑ2 は相
補的に作用する。
れた上記定電流源９には、外部より印加された正の電位
＋ＶCCを持つ電源供給端子８が接続され、電流値Ｉ1 を
供給しており、上記トランジスタＱ2 のエミッタに接続
された上記定電流源１４は接地され、電流値Ｉ2 を供給
している。また、上記トランジスタＱ1 、Ｑ2 のコレク
タは共通接続されて、上記トランジスタＱ1 、Ｑ2 は相
補的に作用する。
【００１９】即ち、上記コンパレータ４からの出力によ
り上記トランジスタＱ1 、Ｑ2 のＯＮ、ＯＦＦ動作が行
われ、上記トランジスタＱ1 、Ｑ2 のコレクタが共通接
続された接続点を介して電流がコンデンサ１５に入力さ
れる。上記電流は電圧に変換されて蓄積される。上記コ
ンデンサ１５の接続端子から出力される電圧は、基準電
圧として帰還路１３を介して上記コンパレータ４に入力
される。上記コンパレータ４では、上記基準電圧と上記
コンデンサ１を介した入力ＲＦ信号の電圧との比較を行
う。
り上記トランジスタＱ1 、Ｑ2 のＯＮ、ＯＦＦ動作が行
われ、上記トランジスタＱ1 、Ｑ2 のコレクタが共通接
続された接続点を介して電流がコンデンサ１５に入力さ
れる。上記電流は電圧に変換されて蓄積される。上記コ
ンデンサ１５の接続端子から出力される電圧は、基準電
圧として帰還路１３を介して上記コンパレータ４に入力
される。上記コンパレータ４では、上記基準電圧と上記
コンデンサ１を介した入力ＲＦ信号の電圧との比較を行
う。
【００２０】上記トランジスタＱ1 、Ｑ2 のＯＮ、ＯＦ
Ｆ動作と上記スライスレベルＶSLの変化との関係を以下
に説明する。
Ｆ動作と上記スライスレベルＶSLの変化との関係を以下
に説明する。
【００２１】図３に示すＲＦ信号の波形の（＋）側で
は、上記トランジスタＱ1 がＯＮ、上記トランジスタＱ
2 がＯＦＦの状態となり、上記定電流源９からの電流が
上記トランジスタＱ1 及び上記コンデンサ１５の接続端
子を介して上記コンデンサ１５内に蓄積される。また、
図３に示すＲＦ信号の波形の（−）側では、上記トラン
ジスタＱ1 がＯＦＦ、上記トランジスタＱ2 がＯＮの状
態となり、上記コンデンサ１５内の電荷が上記コンデン
サ１５の接続端子及び上記トランジスタＱ2 を介して放
電される。従って、上記トランジスタＱ1 がＯＮ、上記
トランジスタＱ2がＯＦＦの状態の時間と上記トランジ
スタＱ1 がＯＦＦ、上記トランジスタＱ2がＯＮの状態
の時間との差分を現在のスライスレベルＶSLに加え、新
たなスライスレベルＶSLを求めることができる。
は、上記トランジスタＱ1 がＯＮ、上記トランジスタＱ
2 がＯＦＦの状態となり、上記定電流源９からの電流が
上記トランジスタＱ1 及び上記コンデンサ１５の接続端
子を介して上記コンデンサ１５内に蓄積される。また、
図３に示すＲＦ信号の波形の（−）側では、上記トラン
ジスタＱ1 がＯＦＦ、上記トランジスタＱ2 がＯＮの状
態となり、上記コンデンサ１５内の電荷が上記コンデン
サ１５の接続端子及び上記トランジスタＱ2 を介して放
電される。従って、上記トランジスタＱ1 がＯＮ、上記
トランジスタＱ2がＯＦＦの状態の時間と上記トランジ
スタＱ1 がＯＦＦ、上記トランジスタＱ2がＯＮの状態
の時間との差分を現在のスライスレベルＶSLに加え、新
たなスライスレベルＶSLを求めることができる。
【００２２】ここで、上記コンデンサ１５の電圧ΔＶ
は、上記定電流源９の電流量がＩ1 、上記定電流源１４
の電流量がＩ2 、上記コンデンサ１５の電圧がΔＶ、容
量値がＣであるときに、以下の（１）式に従って変化す
る。
は、上記定電流源９の電流量がＩ1 、上記定電流源１４
の電流量がＩ2 、上記コンデンサ１５の電圧がΔＶ、容
量値がＣであるときに、以下の（１）式に従って変化す
る。
【００２３】 ΔＶ＝（Ｉ1 −Ｉ2 ）・ΔＴ／Ｃ ・・・・・（１）
【００２４】上記（１）式における時間間隔の差分ΔＴ
は、例えばＲＦ信号の（＋）側の出力の時間をｎ+ 、
（−）側の出力の時間をｎ- とすると、（＋）側の出力
の時間ｎ+ から（−）側の出力の時間ｎ- を引いた値を
示す。
は、例えばＲＦ信号の（＋）側の出力の時間をｎ+ 、
（−）側の出力の時間をｎ- とすると、（＋）側の出力
の時間ｎ+ から（−）側の出力の時間ｎ- を引いた値を
示す。
【００２５】よって、上記コンパレータ４からのＲＦ信
号が、上記トランジスタＱ1 がＯＮ、上記トランジスタ
Ｑ2 がＯＦＦの状態の時間が上記トランジスタＱ1 がＯ
ＦＦ、上記トランジスタＱ2 がＯＮの状態の時間よりも
長くなる波形であるときには、電荷が上記コンデンサ１
５内に徐々に蓄積されていくので、上記スライスレベル
ＶSLは上げられる。また、上記コンパレータ４からのＲ
Ｆ信号が、上記トランジスタＱ1 がＯＦＦ、上記トラン
ジスタＱ2 がＯＮの状態の時間が上記トランジスタＱ1
がＯＮ、上記トランジスタＱ2 がＯＦＦの状態の時間よ
りも長くなる波形であるときには、上記コンデンサ１５
内の電荷が徐々に放電されていくので、上記スライスレ
ベルＶSLは下げられる。
号が、上記トランジスタＱ1 がＯＮ、上記トランジスタ
Ｑ2 がＯＦＦの状態の時間が上記トランジスタＱ1 がＯ
ＦＦ、上記トランジスタＱ2 がＯＮの状態の時間よりも
長くなる波形であるときには、電荷が上記コンデンサ１
５内に徐々に蓄積されていくので、上記スライスレベル
ＶSLは上げられる。また、上記コンパレータ４からのＲ
Ｆ信号が、上記トランジスタＱ1 がＯＦＦ、上記トラン
ジスタＱ2 がＯＮの状態の時間が上記トランジスタＱ1
がＯＮ、上記トランジスタＱ2 がＯＦＦの状態の時間よ
りも長くなる波形であるときには、上記コンデンサ１５
内の電荷が徐々に放電されていくので、上記スライスレ
ベルＶSLは下げられる。
【００２６】上記コンパレータ４では、上記時間間隔の
差分ΔＴを現在のスライスレベルＶ SLに加えた値を用い
て比較を行うことにより、出力信号内の“１”と“０”
との出現頻度を等しくすることができる。
差分ΔＴを現在のスライスレベルＶ SLに加えた値を用い
て比較を行うことにより、出力信号内の“１”と“０”
との出現頻度を等しくすることができる。
【００２７】さらに、上記コンデンサ１５からの基準電
圧が帰還される上記帰還路１３には、ダイオード１９、
２０から成るダイオードクリッパが接続されている。即
ち、上記基準電圧が制御されている。このダイオードク
リッパでは、正の電位＋ＶCCが外部より印加された電源
供給端子１６と接地との間に分圧抵抗１７、１８が接続
され、この分圧抵抗１７、１８の分圧出力端子と上記帰
還路１３との間には、アノードとカソードとが互いに逆
向きに並列接続（いわゆる逆並列接続）された、一対の
ダイオード１９、２０が挿入接続されている。
圧が帰還される上記帰還路１３には、ダイオード１９、
２０から成るダイオードクリッパが接続されている。即
ち、上記基準電圧が制御されている。このダイオードク
リッパでは、正の電位＋ＶCCが外部より印加された電源
供給端子１６と接地との間に分圧抵抗１７、１８が接続
され、この分圧抵抗１７、１８の分圧出力端子と上記帰
還路１３との間には、アノードとカソードとが互いに逆
向きに並列接続（いわゆる逆並列接続）された、一対の
ダイオード１９、２０が挿入接続されている。
【００２８】上記コンデンサ１５からの基準電圧は上記
分圧抵抗１７、１８の接続点からの電圧と比較され、上
記基準電圧が上記分圧抵抗１７、１８の接続点からの電
圧より低ければ、上記分圧抵抗１７、１８の接続点から
の電圧が上記ダイオード２０のカソードに入力されてア
ノードから出力され、上記基準電圧は制御されて上記コ
ンパレータ４に入力される。また、上記基準電圧が上記
分圧抵抗１７、１８の接続点からの電圧より高ければ、
上記基準電圧が上記ダイオード１９のカソードに入力さ
れてアノードから出力され、上記基準電圧は制御されて
上記コンパレータ４に入力される。
分圧抵抗１７、１８の接続点からの電圧と比較され、上
記基準電圧が上記分圧抵抗１７、１８の接続点からの電
圧より低ければ、上記分圧抵抗１７、１８の接続点から
の電圧が上記ダイオード２０のカソードに入力されてア
ノードから出力され、上記基準電圧は制御されて上記コ
ンパレータ４に入力される。また、上記基準電圧が上記
分圧抵抗１７、１８の接続点からの電圧より高ければ、
上記基準電圧が上記ダイオード１９のカソードに入力さ
れてアノードから出力され、上記基準電圧は制御されて
上記コンパレータ４に入力される。
【００２９】例えば、電源投入時等の上記コンデンサ１
の端子電圧が、（＋）側又は（−）側に大きく振れてい
る場合には、上記ダイオード１９、２０によるダイオー
ドクリッパでスライスレベルＶSLを制御することによ
り、スライスレベルＶSLをより迅速に中間レベル近傍に
収束させることができる。
の端子電圧が、（＋）側又は（−）側に大きく振れてい
る場合には、上記ダイオード１９、２０によるダイオー
ドクリッパでスライスレベルＶSLを制御することによ
り、スライスレベルＶSLをより迅速に中間レベル近傍に
収束させることができる。
【００３０】尚、上述の実施例は本発明の一例であり、
本発明の要旨を逸脱しない範囲でその他の様々な構成が
取り得ることは勿論である。
本発明の要旨を逸脱しない範囲でその他の様々な構成が
取り得ることは勿論である。
【００３１】
【発明の効果】以上の説明からも明らかなように、本発
明に係る２値化回路では、データ列信号を基準電圧と比
較する比較手段と、この比較手段からの出力に応じて互
いに相補的にＯＮ、ＯＦＦ動作する一対のトランジスタ
と、これらの一対のトランジスタの各エミッタにそれぞ
れ接続された定電流源と、上記一対のトランジスタの共
通接続されたコレクタに接続され、上記各定電流源によ
り各トランジスタを介して流れる電流の差分を蓄積する
コンデンサと、上記コンデンサの端子電圧を上記基準電
圧として上記比較手段に帰還する帰還手段とを有して成
ることにより、従来の２値化回路では必要であったＣＭ
ＯＳバッファを用いないので、２値化回路の電源電圧依
存性が無くなる。また、２値化回路は簡素化されるの
で、１チップで構成することができる。
明に係る２値化回路では、データ列信号を基準電圧と比
較する比較手段と、この比較手段からの出力に応じて互
いに相補的にＯＮ、ＯＦＦ動作する一対のトランジスタ
と、これらの一対のトランジスタの各エミッタにそれぞ
れ接続された定電流源と、上記一対のトランジスタの共
通接続されたコレクタに接続され、上記各定電流源によ
り各トランジスタを介して流れる電流の差分を蓄積する
コンデンサと、上記コンデンサの端子電圧を上記基準電
圧として上記比較手段に帰還する帰還手段とを有して成
ることにより、従来の２値化回路では必要であったＣＭ
ＯＳバッファを用いないので、２値化回路の電源電圧依
存性が無くなる。また、２値化回路は簡素化されるの
で、１チップで構成することができる。
【図１】本発明に係る２値化回路の概略的な構成図であ
る。
る。
【図２】従来の２値化回路の概略的な構成図である。
【図３】ＲＦ信号の波形を示す図である。
１、１５・・・・・・・・・・コンデンサ ４、３１・・・・・・・・・・コンパレータ ９、１４・・・・・・・・・・定電流源 １９、２０・・・・・・・・・ダイオード ３２、３３・・・・・・・・・ＣＭＯＳバッファ ３４・・・・・・・・・・・・ＬＰＦ ３５・・・・・・・・・・・・バッファ ３６・・・・・・・・・・・・アンプ
Claims (2)
- 【請求項１】 “１”と“０”との出現頻度が等しくな
る変調方式で変調されたデータ列信号を２値化する２値
化回路において、 上記データ列信号を基準電圧と比較する比較手段と、 この比較手段からの出力に応じて互いに相補的にＯＮ、
ＯＦＦ動作する一対のトランジスタと、 これらの一対のトランジスタの各エミッタにそれぞれ接
続された定電流源と、 上記一対のトランジスタの共通接続されたコレクタに接
続され、上記各定電流源により各トランジスタを介して
流れる電流の差分を蓄積するコンデンサと、 上記コンデンサの端子電圧を上記基準電圧として上記比
較手段に帰還する帰還手段とを有して成ることを特徴と
する２値化回路。 - 【請求項２】 上記帰還手段にダイオードクリッパを接
続することを特徴とする請求項１記載の２値化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11860893A JPH06334496A (ja) | 1993-05-20 | 1993-05-20 | ２値化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11860893A JPH06334496A (ja) | 1993-05-20 | 1993-05-20 | ２値化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334496A true JPH06334496A (ja) | 1994-12-02 |
Family
ID=14740775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11860893A Withdrawn JPH06334496A (ja) | 1993-05-20 | 1993-05-20 | ２値化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232366A (ja) * | 2008-03-25 | 2009-10-08 | Sony Corp | 信号処理装置 |
-
1993
- 1993-05-20 JP JP11860893A patent/JPH06334496A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009232366A (ja) * | 2008-03-25 | 2009-10-08 | Sony Corp | 信号処理装置 |
| EP2114010A1 (en) | 2008-03-25 | 2009-11-04 | Sony Corporation | Signal processing device |
| US7956660B2 (en) | 2008-03-25 | 2011-06-07 | Sony Corporation | Signal processing device |
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| Date | Code | Title | Description |
|---|---|---|---|
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