JP2908302B2 - デジタル記録信号処理回路 - Google Patents
デジタル記録信号処理回路Info
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- JP2908302B2 JP2908302B2 JP589796A JP589796A JP2908302B2 JP 2908302 B2 JP2908302 B2 JP 2908302B2 JP 589796 A JP589796 A JP 589796A JP 589796 A JP589796 A JP 589796A JP 2908302 B2 JP2908302 B2 JP 2908302B2
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Description
【０００１】
【発明の属する技術分野】本発明はデジタル記録信号処
理回路に関し、特にコンパクトディスク（ＣＤ）プレー
ヤーなどの光学ヘッド等から出力される再生ＲＦ信号を
所定のデジタル信号に変換するデジタル記録信号処理回
路に関する。
理回路に関し、特にコンパクトディスク（ＣＤ）プレー
ヤーなどの光学ヘッド等から出力される再生ＲＦ信号を
所定のデジタル信号に変換するデジタル記録信号処理回
路に関する。
【０００２】
【従来の技術】コンパクトディスクの再生において、デ
ィスク面のピットパターンにより光学ヘッドで読取られ
る信号（ＲＦ信号）は周知のアイパターンであり、理想
的には上下が対照すなわちシンメトリなパターンであ
る。しかし、実際には、ディスク製造上のばらつき等で
ＲＦ信号のアイパターンの中心がずれて非対称となるい
わゆるアシンメトリが発生する。コンパクトディスクで
は、公知のように、ディスク上のピットが適度な分散と
ピットの長さの種類の最小化とのためＥＦＭ（８−１４
変調）を行なっている。ＲＦ信号をもとの２値化デジタ
ル信号すなわちＥＦＭ信号に変換するときにこのアシン
メトリ状態が除去されていないと、以後のデジタル信号
処理においてエラーレートが増加してしまう。
ィスク面のピットパターンにより光学ヘッドで読取られ
る信号（ＲＦ信号）は周知のアイパターンであり、理想
的には上下が対照すなわちシンメトリなパターンであ
る。しかし、実際には、ディスク製造上のばらつき等で
ＲＦ信号のアイパターンの中心がずれて非対称となるい
わゆるアシンメトリが発生する。コンパクトディスクで
は、公知のように、ディスク上のピットが適度な分散と
ピットの長さの種類の最小化とのためＥＦＭ（８−１４
変調）を行なっている。ＲＦ信号をもとの２値化デジタ
ル信号すなわちＥＦＭ信号に変換するときにこのアシン
メトリ状態が除去されていないと、以後のデジタル信号
処理においてエラーレートが増加してしまう。
【０００３】一般的な従来のＲＦ信号のアシンメトリを
除去してＥＦＭ信号に変換するデジタル記録信号処理回
路をブロックで示す図３を参照すると、この従来のデジ
タル記録信号処理回路は、コンパレータ１１と出力端が
コンパレータ１１の正相入力端に一方の入力端が端子Ｔ
４に他方の入力端が基準電圧である１／２Ｖｃｃにそれ
ぞれ接続した差動増幅器１２とを有するアナログＩＣ２
０と、アナログＩＣ２０のピン端子Ｔ１，Ｔ２間に接続
され端子Ｔ１に供給されたＲＦ信号を端子Ｔ２を経由し
てコンパレータ１１の逆相入力端に入力する外付きのコ
ンデンサＣ１と、入力端が端子Ｔ３を経由してコンパレ
ータ１１の出力端に出力端が外部のデジタル信号処理回
路に対する出力端子ＴＯにそれぞれ接続したＣＭＯＳイ
ンバータ回路から成るバッファ２１と、入力端が出力端
子ＴＯに出力端がアナログＩＣのピン端子Ｔ４を経由し
て差動増幅器１２の入力端にそれぞれ接続し抵抗Ｒ２，
コンデンサＣ２から成る積分器２２とを備える。
除去してＥＦＭ信号に変換するデジタル記録信号処理回
路をブロックで示す図３を参照すると、この従来のデジ
タル記録信号処理回路は、コンパレータ１１と出力端が
コンパレータ１１の正相入力端に一方の入力端が端子Ｔ
４に他方の入力端が基準電圧である１／２Ｖｃｃにそれ
ぞれ接続した差動増幅器１２とを有するアナログＩＣ２
０と、アナログＩＣ２０のピン端子Ｔ１，Ｔ２間に接続
され端子Ｔ１に供給されたＲＦ信号を端子Ｔ２を経由し
てコンパレータ１１の逆相入力端に入力する外付きのコ
ンデンサＣ１と、入力端が端子Ｔ３を経由してコンパレ
ータ１１の出力端に出力端が外部のデジタル信号処理回
路に対する出力端子ＴＯにそれぞれ接続したＣＭＯＳイ
ンバータ回路から成るバッファ２１と、入力端が出力端
子ＴＯに出力端がアナログＩＣのピン端子Ｔ４を経由し
て差動増幅器１２の入力端にそれぞれ接続し抵抗Ｒ２，
コンデンサＣ２から成る積分器２２とを備える。
【０００４】次に、図３，ＣＤのデータ記録面（以下デ
ィスク）の断面および各部の波形をタイムチャートで示
す図４およびコンパレータ１１の出力段を回路図で示す
図５を併せてを参照して、従来のデジタル記録信号処理
回路の動作について説明すると、まず、コンパレータ１
１，バッファ２１，積分器２２，および差動回路１２は
帰還回路を構成している。
ィスク）の断面および各部の波形をタイムチャートで示
す図４およびコンパレータ１１の出力段を回路図で示す
図５を併せてを参照して、従来のデジタル記録信号処理
回路の動作について説明すると、まず、コンパレータ１
１，バッファ２１，積分器２２，および差動回路１２は
帰還回路を構成している。
【０００５】図４を参照すると、光学ヘッド（図示せ
ず）のレーザビームで照射されたディスクＡからの反射
光対応のＲＦ信号は端子Ｔ１，コンデンサＣ１，端子Ｔ
２を経由してＤＣ成分をカットしたＲＦ信号Ｂとしてコ
ンパレータ１１の逆相入力端に供給される。このＲＦ信
号Ｂは、ディスクのピット１０１対応の正極性信号およ
び鏡面１０２対応の負極性信号とを含む。コンパレータ
１１は正相入力端に差動増幅器１２の出力信号すなわち
基準電圧Ｃの供給を受けており、この基準電圧ＣとＲＦ
信号Ｂとを電圧比較する。コンパレータ１１の出力段は
図５に示すようにＮＰＮ型のトランジスタＱ１，Ｑ２お
よび電流源Ｉ１から成る差動回路と、ＮＰＮ型のトラン
ジスタＱ３および電流源Ｉ２から成るエミッタフォロワ
回路とから構成され、一般的なエミッタフォロワ回路の
特性としてＬレベルからＨレベルへの立上りエッジが急
峻であるがＨレベルからＬレベルへの立下りエッジが遅
い波形の出力信号Ｄを生成する。また、この出力信号Ｄ
のＨレベルはＶｃｃ−Ｖｂｅ３であり電源電圧Ｖｃｃよ
り低く、ＬレベルはＶｃｃ−（ｉ×Ｒ）−Ｖｂｅ３とな
り接地電位ＧＮＤより上昇する。また、これらＨ，Ｌレ
ベルの中央値は必らずしも電源電圧Ｖｃｃの１／２とは
ならない。ここでＶｂｅ３はトランジスタＱ３のベース
エミッタ間電圧，ＲはトランジスタＱ２のコレクタ負荷
抵抗，ｉはＱ２のコレクタ電流である。
ず）のレーザビームで照射されたディスクＡからの反射
光対応のＲＦ信号は端子Ｔ１，コンデンサＣ１，端子Ｔ
２を経由してＤＣ成分をカットしたＲＦ信号Ｂとしてコ
ンパレータ１１の逆相入力端に供給される。このＲＦ信
号Ｂは、ディスクのピット１０１対応の正極性信号およ
び鏡面１０２対応の負極性信号とを含む。コンパレータ
１１は正相入力端に差動増幅器１２の出力信号すなわち
基準電圧Ｃの供給を受けており、この基準電圧ＣとＲＦ
信号Ｂとを電圧比較する。コンパレータ１１の出力段は
図５に示すようにＮＰＮ型のトランジスタＱ１，Ｑ２お
よび電流源Ｉ１から成る差動回路と、ＮＰＮ型のトラン
ジスタＱ３および電流源Ｉ２から成るエミッタフォロワ
回路とから構成され、一般的なエミッタフォロワ回路の
特性としてＬレベルからＨレベルへの立上りエッジが急
峻であるがＨレベルからＬレベルへの立下りエッジが遅
い波形の出力信号Ｄを生成する。また、この出力信号Ｄ
のＨレベルはＶｃｃ−Ｖｂｅ３であり電源電圧Ｖｃｃよ
り低く、ＬレベルはＶｃｃ−（ｉ×Ｒ）−Ｖｂｅ３とな
り接地電位ＧＮＤより上昇する。また、これらＨ，Ｌレ
ベルの中央値は必らずしも電源電圧Ｖｃｃの１／２とは
ならない。ここでＶｂｅ３はトランジスタＱ３のベース
エミッタ間電圧，ＲはトランジスタＱ２のコレクタ負荷
抵抗，ｉはＱ２のコレクタ電流である。
【０００６】出力信号Ｄを後続するデジタル信号処理回
路の入力信号とするためには、デジタル回路の一般的な
インタフエース条件を満足するため、信号振幅を電源電
圧とほぼ等しいレベルとするとともにＨ，Ｌレベルの中
央値が電源電圧のほぼ１／２となる必要がある。そのた
め、バッファ２１は入力した出力信号ＤをＨレベルが電
源電圧Ｖｃｃ，Ｌレベルが接地ＧＮＤに等しい出力振幅
に整形して、これをＥＦＭ信号Ｅとして出力する。
路の入力信号とするためには、デジタル回路の一般的な
インタフエース条件を満足するため、信号振幅を電源電
圧とほぼ等しいレベルとするとともにＨ，Ｌレベルの中
央値が電源電圧のほぼ１／２となる必要がある。そのた
め、バッファ２１は入力した出力信号ＤをＨレベルが電
源電圧Ｖｃｃ，Ｌレベルが接地ＧＮＤに等しい出力振幅
に整形して、これをＥＦＭ信号Ｅとして出力する。
【０００７】差動増幅器１２は、このＥＦＭ信号ＥのＨ
レベルが電源電圧Ｖｃｃ，Ｌレベルが接地ＧＮＤとそれ
ぞれ等しく、Ｈレベル，Ｌレベルの発生確率が５０％で
ＤＣ成分がゼロであることを利用して、積分器２２によ
り高域除去した帰還信号Ｆの供給を受け基準電圧Ｖｒｅ
ｆ（１／２Ｖｃｃ）と比較して基準電圧Ｃを生成し、コ
ンパレータ１１の基準電圧入力すなわち正相入力端に帰
還して比較動作を制御する。コンパレータ１１は、この
基準電圧Ｃの供給に応答してアシンメトリを除去した出
力信号Ｄを生成し、バッファ２１によりアシンメトリを
除去したＥＦＭ信号Ｅを出力する。
レベルが電源電圧Ｖｃｃ，Ｌレベルが接地ＧＮＤとそれ
ぞれ等しく、Ｈレベル，Ｌレベルの発生確率が５０％で
ＤＣ成分がゼロであることを利用して、積分器２２によ
り高域除去した帰還信号Ｆの供給を受け基準電圧Ｖｒｅ
ｆ（１／２Ｖｃｃ）と比較して基準電圧Ｃを生成し、コ
ンパレータ１１の基準電圧入力すなわち正相入力端に帰
還して比較動作を制御する。コンパレータ１１は、この
基準電圧Ｃの供給に応答してアシンメトリを除去した出
力信号Ｄを生成し、バッファ２１によりアシンメトリを
除去したＥＦＭ信号Ｅを出力する。
【０００８】
【発明が解決しようとする課題】上述した従来のデジタ
ル記録信号処理回路は、コンパレータの出力回路がバイ
ポーラＮＰＮトランジスタのエミッタフォロワ回路から
成るため出力電圧がデジタル回路のインタフェース条件
を満足できないことにより直接ＥＦＭ信号として使用で
きず、ＣＭＯＳインバータ回路等から成るバッファ回路
を用いる必要があるという欠点があった。
ル記録信号処理回路は、コンパレータの出力回路がバイ
ポーラＮＰＮトランジスタのエミッタフォロワ回路から
成るため出力電圧がデジタル回路のインタフェース条件
を満足できないことにより直接ＥＦＭ信号として使用で
きず、ＣＭＯＳインバータ回路等から成るバッファ回路
を用いる必要があるという欠点があった。
【０００９】また、上記エミッタフォロワ回路は、立上
り時間に対して立下り時間が大きいため積分回路で生成
する期間信号対応の基準電圧が変動し、この結果ＥＦＭ
信号のデューティ変動要因となるという欠点があった。
り時間に対して立下り時間が大きいため積分回路で生成
する期間信号対応の基準電圧が変動し、この結果ＥＦＭ
信号のデューティ変動要因となるという欠点があった。
【００１０】本発明の目的は、バッファ回路を不要とす
るとともにコンパレータの出力信号の立上り時間，立下
り時間を等しくして高精度のＥＦＭ信号を生成するデジ
タル記録信号処理回路を提供することにある。
るとともにコンパレータの出力信号の立上り時間，立下
り時間を等しくして高精度のＥＦＭ信号を生成するデジ
タル記録信号処理回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明のデジタル記録信
号処理回路は、再生信号と基準信号とを比較して比較信
号を出力するコンパレータ回路と、前記比較信号を整形
して所定のデジタル信号を生成し後続のデジタル信号処
理回路に出力する波形整形回路と、積分回路を経由して
供給を受けた前記デジタル信号と予め定めた基準電圧と
を差動演算して前記基準信号を生成する差動増幅回路と
を備えるデジタル記録信号処理回路において、前記波形
整形回路が、前記比較信号の第１，第２のレベルに応答
して第１，第２の極性の制御電流をそれぞれ出力する電
流スイッチ回路と、正相入力端に前記基準電圧の供給を
受け、出力端との間に所定の帰還抵抗を接続した逆相入
力端に前記制御電流の供給を受けこの制御電流の第１，
第２の極性にそれぞれ応答して第１，第２の各々のレベ
ルの前記デジタル信号を出力する電流帰還型のプッシュ
プル出力回路を有する演算増幅器とを備えて構成されて
いる。
号処理回路は、再生信号と基準信号とを比較して比較信
号を出力するコンパレータ回路と、前記比較信号を整形
して所定のデジタル信号を生成し後続のデジタル信号処
理回路に出力する波形整形回路と、積分回路を経由して
供給を受けた前記デジタル信号と予め定めた基準電圧と
を差動演算して前記基準信号を生成する差動増幅回路と
を備えるデジタル記録信号処理回路において、前記波形
整形回路が、前記比較信号の第１，第２のレベルに応答
して第１，第２の極性の制御電流をそれぞれ出力する電
流スイッチ回路と、正相入力端に前記基準電圧の供給を
受け、出力端との間に所定の帰還抵抗を接続した逆相入
力端に前記制御電流の供給を受けこの制御電流の第１，
第２の極性にそれぞれ応答して第１，第２の各々のレベ
ルの前記デジタル信号を出力する電流帰還型のプッシュ
プル出力回路を有する演算増幅器とを備えて構成されて
いる。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
デジタル記録信号処理回路は、従来と共通のコンデンサ
Ｃ１と、積分器２２とに加えて、アナログＩＣ２０の代
りに従来と共通の差動増幅器１２とコンパレータ１１と
に加えて電流スイッチ回路１３と電流帰還型のプッシュ
プル出力回路を有する電流帰還型の演算増幅器１４とを
さらに備えるアナログＩＣ１０を備える。
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
デジタル記録信号処理回路は、従来と共通のコンデンサ
Ｃ１と、積分器２２とに加えて、アナログＩＣ２０の代
りに従来と共通の差動増幅器１２とコンパレータ１１と
に加えて電流スイッチ回路１３と電流帰還型のプッシュ
プル出力回路を有する電流帰還型の演算増幅器１４とを
さらに備えるアナログＩＣ１０を備える。
【００１３】コンパレータ１１の出力端は電流スイッチ
回路１３の入力端と接続される。演算増幅器１４の正相
入力端は１／２Ｖｃｃであるバイアス電圧Ｖｒｅｆに逆
相入力端は電流スイッチ回路１３の出力端にそれぞれ接
続される。演算増幅器１４は出力端と逆相入力端との間
に挿入された帰還抵抗Ｒ１を備え、出力端がピン端子Ｔ
３を経由して出力端子ＴＯに接続される。
回路１３の入力端と接続される。演算増幅器１４の正相
入力端は１／２Ｖｃｃであるバイアス電圧Ｖｒｅｆに逆
相入力端は電流スイッチ回路１３の出力端にそれぞれ接
続される。演算増幅器１４は出力端と逆相入力端との間
に挿入された帰還抵抗Ｒ１を備え、出力端がピン端子Ｔ
３を経由して出力端子ＴＯに接続される。
【００１４】以上の接続により、コンパレータ１１，電
流スイッチ回路１３，演算増幅器１４，積分器２２，お
よび差動回路１２は帰還回路を構成している。
流スイッチ回路１３，演算増幅器１４，積分器２２，お
よび差動回路１２は帰還回路を構成している。
【００１５】次に、図１およびＣＤのデータ記録面（以
下ディスク）の断面および各部の波形をタイムチャート
で示す図２を参照して本実施の形態の動作について説明
すると、従来と同様に、光学ヘッドのレーザビームで照
射されたディスクＡからの反射光対応のＲＦ信号は端子
Ｔ１，コンデンサＣ１，端子Ｔ２を経由してＤＣ成分を
カットしたＲＦ信号Ｂとしてコンパレータ１１の逆相入
力端に供給される。コンパレータ１１は正相入力端に差
動増幅器１２の出力信号すなわち基準電圧Ｃの供給を受
けており、この基準電圧ＣとＲＦ信号Ｂとを電圧比較し
て出力信号Ｄを電流スイッチ回路１３に供給する。この
電流スイッチ回路１３は出力信号ＤのＨ，Ｌ各レベルに
よりＯＮ／ＯＦＦが制御される。入力ＲＦ信号Ｂが基準
電圧ＣよりＨレベルの時は、コンパレータ１１はＨレベ
ルの出力信号Ｄを出力し、電流スイッチ回路１３は信号
ＤのＨレベルに応答してスイッチ１３Ａ（上側）をＯＦ
Ｆ，スイッチ１３Ｂ（下側）をＯＮとし、その結果、演
算増幅器１４の抵抗Ｒ１を流れる帰還電流Ｉは出力端か
ら逆相入力端（左向き）に流れ、演算増幅器１４は端子
Ｔ３を経由して出力端子ＴＯに１／２ＶｃｃからＩ×Ｒ
１分だけ高い電圧の出力信号Ｅを出力する。
下ディスク）の断面および各部の波形をタイムチャート
で示す図２を参照して本実施の形態の動作について説明
すると、従来と同様に、光学ヘッドのレーザビームで照
射されたディスクＡからの反射光対応のＲＦ信号は端子
Ｔ１，コンデンサＣ１，端子Ｔ２を経由してＤＣ成分を
カットしたＲＦ信号Ｂとしてコンパレータ１１の逆相入
力端に供給される。コンパレータ１１は正相入力端に差
動増幅器１２の出力信号すなわち基準電圧Ｃの供給を受
けており、この基準電圧ＣとＲＦ信号Ｂとを電圧比較し
て出力信号Ｄを電流スイッチ回路１３に供給する。この
電流スイッチ回路１３は出力信号ＤのＨ，Ｌ各レベルに
よりＯＮ／ＯＦＦが制御される。入力ＲＦ信号Ｂが基準
電圧ＣよりＨレベルの時は、コンパレータ１１はＨレベ
ルの出力信号Ｄを出力し、電流スイッチ回路１３は信号
ＤのＨレベルに応答してスイッチ１３Ａ（上側）をＯＦ
Ｆ，スイッチ１３Ｂ（下側）をＯＮとし、その結果、演
算増幅器１４の抵抗Ｒ１を流れる帰還電流Ｉは出力端か
ら逆相入力端（左向き）に流れ、演算増幅器１４は端子
Ｔ３を経由して出力端子ＴＯに１／２ＶｃｃからＩ×Ｒ
１分だけ高い電圧の出力信号Ｅを出力する。
【００１６】逆に、ＲＦ信号Ｂが基準電圧ＣよりＬレベ
ルの時は、コンパレータ１１はＬレベルの出力信号Ｄを
出力し、電流スイッチ回路１３は信号ＤのＬレベルに応
答してスイッチ１３ＢをＯＦＦ，スイッチ１３ＡをＯＮ
とし、その結果、演算増幅器１４の抵抗Ｒ１を流れる帰
還電流Ｉは逆相入力端から出力端（右向き）に流れ、演
算増幅器１４は端子Ｔ３を経由して出力端子ＴＯに１／
２Ｖｃｃから−Ｉ×Ｒ１分だけ低い電圧の出力信号Ｅを
出力する。また、この電流スイッチ回路１３の切換え速
度を向上するために、コンパレータ１１のゲインをかな
り大きくしている。
ルの時は、コンパレータ１１はＬレベルの出力信号Ｄを
出力し、電流スイッチ回路１３は信号ＤのＬレベルに応
答してスイッチ１３ＢをＯＦＦ，スイッチ１３ＡをＯＮ
とし、その結果、演算増幅器１４の抵抗Ｒ１を流れる帰
還電流Ｉは逆相入力端から出力端（右向き）に流れ、演
算増幅器１４は端子Ｔ３を経由して出力端子ＴＯに１／
２Ｖｃｃから−Ｉ×Ｒ１分だけ低い電圧の出力信号Ｅを
出力する。また、この電流スイッチ回路１３の切換え速
度を向上するために、コンパレータ１１のゲインをかな
り大きくしている。
【００１７】上述したように、演算増幅器１４の出力段
は電流帰還型のプッシュプル出力回路であるので、図示
のように、立上がり，立下がり時間が高速でかつ等しく
電圧１／２Ｖｃｃを中心とする振幅２Ｉ×Ｒ１の矩形波
形の出力信号Ｅを出力する。この波形は上述したデジタ
ル信号処理回路のインタフエース条件をほぼ満足する。
は電流帰還型のプッシュプル出力回路であるので、図示
のように、立上がり，立下がり時間が高速でかつ等しく
電圧１／２Ｖｃｃを中心とする振幅２Ｉ×Ｒ１の矩形波
形の出力信号Ｅを出力する。この波形は上述したデジタ
ル信号処理回路のインタフエース条件をほぼ満足する。
【００１８】従来と同様に、差動増幅器１２は、このＥ
ＦＭ信号ＥがＨレベルが電源電圧Ｖｃｃ，Ｌレベルが接
地ＧＮＤとそれぞれ等しく、Ｈレベル，Ｌレベルの発生
確率が５０％でＤＣ成分がゼロであることを利用して、
積分器２２により高域除去した帰還信号Ｆの供給を受け
基準電圧Ｖｒｅｆ（１／２Ｖｃｃ）と比較して基準電圧
Ｃを生成し、コンパレータ１１の基準電圧入力すなわち
正相入力端に帰還して比較動作を制御する。コンパレー
タ１１は、この基準電圧Ｃの供給に応答してアシンメト
リを除去した出力信号Ｄを生成してスイッチ回路１３に
出力する。
ＦＭ信号ＥがＨレベルが電源電圧Ｖｃｃ，Ｌレベルが接
地ＧＮＤとそれぞれ等しく、Ｈレベル，Ｌレベルの発生
確率が５０％でＤＣ成分がゼロであることを利用して、
積分器２２により高域除去した帰還信号Ｆの供給を受け
基準電圧Ｖｒｅｆ（１／２Ｖｃｃ）と比較して基準電圧
Ｃを生成し、コンパレータ１１の基準電圧入力すなわち
正相入力端に帰還して比較動作を制御する。コンパレー
タ１１は、この基準電圧Ｃの供給に応答してアシンメト
リを除去した出力信号Ｄを生成してスイッチ回路１３に
出力する。
【００１９】図２に図すように、記録状態が不良でアシ
ンメトリの大きいＣＤの再生結果、ＲＦ信号ＢＢの振幅
の一部のセンターが中心から逸脱しているような場合で
も、基準電圧ＣＣが上記センターを追従するように制御
されるため、記録状態の良いＣＤと同様のＥＦＭ信号Ｅ
が得られる。
ンメトリの大きいＣＤの再生結果、ＲＦ信号ＢＢの振幅
の一部のセンターが中心から逸脱しているような場合で
も、基準電圧ＣＣが上記センターを追従するように制御
されるため、記録状態の良いＣＤと同様のＥＦＭ信号Ｅ
が得られる。
【００２０】なお、本実施の形態では、デジタル記録媒
体としてＣＤを例にとったが、構成上類似点のあるデジ
タル磁気記録装置にも、本発明の趣旨を逸脱しない限り
適用できることは勿論である。
体としてＣＤを例にとったが、構成上類似点のあるデジ
タル磁気記録装置にも、本発明の趣旨を逸脱しない限り
適用できることは勿論である。
【００２１】
【発明の効果】以上説明したように、本発明のデジタル
記録信号処理回路は、比較信号のＨ，Ｌ各レベルに応答
して正負各極性の制御電流をそれぞれ出力する電流スイ
ッチ回路と、制御電流の正負の極性に応答してＨ，Ｌ各
レベルのデジタル信号を出力する電流帰還型のプッシュ
プル出力回路を有する演算増幅器とを備えているので、
デジタル回路であるバッファを用いることなく高精度の
ＥＦＭ信号が得られるという効果がある。
記録信号処理回路は、比較信号のＨ，Ｌ各レベルに応答
して正負各極性の制御電流をそれぞれ出力する電流スイ
ッチ回路と、制御電流の正負の極性に応答してＨ，Ｌ各
レベルのデジタル信号を出力する電流帰還型のプッシュ
プル出力回路を有する演算増幅器とを備えているので、
デジタル回路であるバッファを用いることなく高精度の
ＥＦＭ信号が得られるという効果がある。
【００２２】また、バッファは不要であり、演算増幅器
はアナログ回路であるので、コンパレータや差動増幅器
と同一チップ上にアナログＩＣとして集積回路化できる
ため、本回路をアナログＩＣのみで構成できるという効
果がある。
はアナログ回路であるので、コンパレータや差動増幅器
と同一チップ上にアナログＩＣとして集積回路化できる
ため、本回路をアナログＩＣのみで構成できるという効
果がある。
【図１】本発明のデジタル記録信号処理回路の一実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図２】本実施の形態のデジタル記録信号処理回路にお
ける動作の一例を示すタイムチャートである。
ける動作の一例を示すタイムチャートである。
【図３】従来のデジタル記録信号処理回路の一例を示す
ブロック図である。
ブロック図である。
【図４】従来の形態のデジタル記録信号処理回路におけ
る動作の一例を示すタイムチャートである。
る動作の一例を示すタイムチャートである。
【図５】図３のコンパレータの出力回路の一例を示す回
路図である。
路図である。
１０，２０ アナログＩＣ １１ コンパレータ １２ 差動増幅器 １３ 電流スイッチ回路 １４ 演算増幅器 ２１ バッファ ２２ 積分器 Ｃ１，Ｃ２ コンデンサ Ｒ１，Ｒ２ 抵抗
Claims (2)
- 【請求項１】 再生信号と基準信号とを比較して比較信
号を出力するコンパレータ回路と、前記比較信号を整形
して所定のデジタル信号を生成し後続のデジタル信号処
理回路に出力する波形整形回路と、積分回路を経由して
供給を受けた前記デジタル信号と予め定めた基準電圧と
を差動演算して前記基準信号を生成する差動増幅回路と
を備えるデジタル記録信号処理回路において、 前記波形整形回路が、前記比較信号の第１，第２のレベ
ルに応答して第１，第２の極性の制御電流をそれぞれ出
力する電流スイッチ回路と、正相入力端に前記基準電圧の供給を受け、出力端との間
に所定の帰還抵抗を接続した逆相入力端に前記制御電流
の供給を受けこの 制御電流の第１，第２の極性にそれぞ
れ応答して第１，第２の各々のレベルの前記デジタル信
号を出力する電流帰還型のプッシュプル出力回路を有す
る演算増幅器とを備えるデジタル記録信号処理回路。 - 【請求項２】 前記コンパレータ回路と、前記波形整形
回路と、前記差動増幅回路とを１つの半導体基板上に集
積したことを特徴とする請求項１記載のデジタル記録信
号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP589796A JP2908302B2 (ja) | 1996-01-17 | 1996-01-17 | デジタル記録信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP589796A JP2908302B2 (ja) | 1996-01-17 | 1996-01-17 | デジタル記録信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198798A JPH09198798A (ja) | 1997-07-31 |
| JP2908302B2 true JP2908302B2 (ja) | 1999-06-21 |
Family
ID=11623692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP589796A Expired - Fee Related JP2908302B2 (ja) | 1996-01-17 | 1996-01-17 | デジタル記録信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908302B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3736337B2 (ja) * | 2000-11-16 | 2006-01-18 | ティアック株式会社 | 信号再生回路 |
| JP4124407B2 (ja) * | 2001-09-13 | 2008-07-23 | 株式会社リコー | 二値化装置 |
-
1996
- 1996-01-17 JP JP589796A patent/JP2908302B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09198798A (ja) | 1997-07-31 |
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