JPH06327023A - バーストゲートパルス生成回路 - Google Patents
バーストゲートパルス生成回路Info
- Publication number
- JPH06327023A JPH06327023A JP13298093A JP13298093A JPH06327023A JP H06327023 A JPH06327023 A JP H06327023A JP 13298093 A JP13298093 A JP 13298093A JP 13298093 A JP13298093 A JP 13298093A JP H06327023 A JPH06327023 A JP H06327023A
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- JP
- Japan
- Prior art keywords
- pulse
- burst gate
- generating
- gate pulse
- trailing edge
- Prior art date
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- Pending
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 水平同期信号の後にのみバーストゲートパル
スを発生させるバーストゲートパルス生成回路を提供す
る。 【構成】 モノマルチ2,3は複合同期信号よりバース
トゲートパルスを生成する。ANDゲート8はモノマル
チ6より出力される等化パルスの後縁と水平同期信号の
後縁との間に前縁があり、水平同期信号の後縁より後に
後縁があるパルスと、モノマルチ7より出力される複合
同期信号の立下がりエッジで発生するエッジパルスとに
より、水平同期信号より生じたエッジパルスのみ出力す
る。モノマルチ9はこのエッジパルスによりバーストゲ
ートパルスより幅の広いパルスを生成する。そして、A
NDゲート10はモノマルチ9の出力パルスとモノマル
チ3の出力パルスとのANDをとり水平同期信号の後の
みのバーストゲートパルスを出力する。
スを発生させるバーストゲートパルス生成回路を提供す
る。 【構成】 モノマルチ2,3は複合同期信号よりバース
トゲートパルスを生成する。ANDゲート8はモノマル
チ6より出力される等化パルスの後縁と水平同期信号の
後縁との間に前縁があり、水平同期信号の後縁より後に
後縁があるパルスと、モノマルチ7より出力される複合
同期信号の立下がりエッジで発生するエッジパルスとに
より、水平同期信号より生じたエッジパルスのみ出力す
る。モノマルチ9はこのエッジパルスによりバーストゲ
ートパルスより幅の広いパルスを生成する。そして、A
NDゲート10はモノマルチ9の出力パルスとモノマル
チ3の出力パルスとのANDをとり水平同期信号の後の
みのバーストゲートパルスを出力する。
Description
【0001】
【産業上の利用分野】本発明は、テレビジョン信号にお
ける複合映像信号中のバースト期間をゲートするための
バーストゲートパルスを生成するバーストゲートパルス
生成回路に関する。
ける複合映像信号中のバースト期間をゲートするための
バーストゲートパルスを生成するバーストゲートパルス
生成回路に関する。
【0002】
【従来の技術】複合映像信号に含まれるバースト信号に
位相ロックした3.58MHzのPLL回路を構成する
場合等では、バースト期間に相当するバーストゲートパ
ルスが必要となることは周知のことである。
位相ロックした3.58MHzのPLL回路を構成する
場合等では、バースト期間に相当するバーストゲートパ
ルスが必要となることは周知のことである。
【0003】図5は従来のバーストゲートパルス生成回
路の一例を示すブロック図である。このバーストゲート
パルス回路の動作について、図6に示す波形図と併せて
説明する。図5において、入力端子1には複合映像信号
より分離した同期信号が入力される。この同期信号は水
平同期信号,等化パルス,垂直同期信号が含まれてお
り、以下、複合同期信号と称する。図6において、
(A)は水平ブランキング期間を中心とした複合映像信
号を示しており、(B)は同期分離された複合同期信号
(正極性)を示している。入力端子1に図6(B)に示
すような複合同期信号が入力されると、単安定マルチバ
イブレータ(以下、モノマルチという)2はその複合同
期信号の前縁でトリガされ、図6(C)に示すパルスを
出力する。
路の一例を示すブロック図である。このバーストゲート
パルス回路の動作について、図6に示す波形図と併せて
説明する。図5において、入力端子1には複合映像信号
より分離した同期信号が入力される。この同期信号は水
平同期信号,等化パルス,垂直同期信号が含まれてお
り、以下、複合同期信号と称する。図6において、
(A)は水平ブランキング期間を中心とした複合映像信
号を示しており、(B)は同期分離された複合同期信号
(正極性)を示している。入力端子1に図6(B)に示
すような複合同期信号が入力されると、単安定マルチバ
イブレータ(以下、モノマルチという)2はその複合同
期信号の前縁でトリガされ、図6(C)に示すパルスを
出力する。
【0004】このパルスはモノマルチ3に入力され、モ
ノマルチ3はそのパルスの後縁でトリガされ、出力端子
4には図6(D)に示すパルスが出力される。このパル
スは図6(A)に斜線で示すバースト信号と同じ期間と
なるよう、モノマルチ2,3で発生するパルス幅をそれ
ぞれ調整する。なお、モノマルチ2は複合同期信号の後
縁でトリガされる動作でもよく、この場合のモノマルチ
2の出力はパルス幅が狭くなり、図6(C)′に示すよ
うになる。従来のバーストゲートパルス生成回路は以上
の構成及び動作によって、バーストゲートパルスを発生
している。
ノマルチ3はそのパルスの後縁でトリガされ、出力端子
4には図6(D)に示すパルスが出力される。このパル
スは図6(A)に斜線で示すバースト信号と同じ期間と
なるよう、モノマルチ2,3で発生するパルス幅をそれ
ぞれ調整する。なお、モノマルチ2は複合同期信号の後
縁でトリガされる動作でもよく、この場合のモノマルチ
2の出力はパルス幅が狭くなり、図6(C)′に示すよ
うになる。従来のバーストゲートパルス生成回路は以上
の構成及び動作によって、バーストゲートパルスを発生
している。
【0005】
【発明が解決しようとする課題】前述のように、複合同
期信号には水平同期信号,等化パルス,垂直同期信号が
含まれている。バースト信号は水平同期信号の後にのみ
挿入されており、上述した従来のバーストゲートパルス
生成回路では、等化パルス,垂直同期信号の後にもバー
ストゲートパルスが発生してしまうという問題点があっ
た。本発明はこのような問題点に鑑みなされたものであ
り、水平同期信号の後にのみバーストゲートパルスを発
生させることのできるバーストゲートパルス生成回路を
提供することを目的とする。
期信号には水平同期信号,等化パルス,垂直同期信号が
含まれている。バースト信号は水平同期信号の後にのみ
挿入されており、上述した従来のバーストゲートパルス
生成回路では、等化パルス,垂直同期信号の後にもバー
ストゲートパルスが発生してしまうという問題点があっ
た。本発明はこのような問題点に鑑みなされたものであ
り、水平同期信号の後にのみバーストゲートパルスを発
生させることのできるバーストゲートパルス生成回路を
提供することを目的とする。
【0006】
【課題を解決するための手段】本発明は、上述した従来
の技術の課題を解決するため、テレビジョン信号におけ
る複合同期信号よりバーストゲートパルスを生成するバ
ーストゲートパルス生成回路において、(1)入力され
る複合同期信号よりバーストゲートパルスを生成する手
段と、前記複合同期信号における前記水平同期信号の後
縁のみで立上がるエッジパルスを生成する手段と、前記
エッジパルスによりトリガされて前記バーストゲートパ
ルスよりパルス幅の広い第3のパルスを生成する手段
と、前記バーストゲートパルスと前記第3のパルスとに
より、前記水平同期信号の後に発生したバーストゲート
パルスのみを通過させる手段とを備えて構成されること
を特徴とするバーストゲートパルス生成回路を提供し、
(2)前記複合同期信号における前記水平同期信号の後
縁のみで立上がるエッジパルスを生成する手段と、前記
エッジパルスを基に前記水平同期信号の後にのみバース
トゲートパルスを生成する手段とを備えて構成されるこ
とを特徴とするバーストゲートパルス生成回路を提供
し、(3)入力される複合同期信号よりバーストゲート
パルスを生成する手段と、前記複合同期信号における等
化パルスの後縁と水平同期信号の後縁との間に前縁があ
り、前記水平同期信号の後縁より後に後縁がある第1の
パルスを生成する手段と、入力端子に前記複合同期信号
が入力されると共にトリガイネーブル端子に前記第1の
パルスが入力されることにより、前記水平同期信号の後
縁のみで立上がる前記バーストゲートパルスよりパルス
幅の広い第3のパルスを生成する手段と、前記バースト
ゲートパルスと前記第3のパルスとにより、前記水平同
期信号の後に発生したバーストゲートパルスのみを通過
させる手段とを備えて構成されることを特徴とするバー
ストゲートパルス生成回路を提供し、(4)前記複合同
期信号における等化パルスの後縁と水平同期信号の後縁
との間に前縁があり、前記水平同期信号の後縁より後に
後縁がある第1のパルスを生成する手段と、入力端子に
前記複合同期信号が入力されると共にトリガイネーブル
端子に前記第1のパルスが入力されることにより、前記
水平同期信号の後縁のみで立上がる第4のパルスを生成
する手段と、前記第4のパルスを基に前記水平同期信号
の後にのみバーストゲートパルスを生成する手段とを備
えて構成されることを特徴とするバーストゲートパルス
生成回路を提供するものである。
の技術の課題を解決するため、テレビジョン信号におけ
る複合同期信号よりバーストゲートパルスを生成するバ
ーストゲートパルス生成回路において、(1)入力され
る複合同期信号よりバーストゲートパルスを生成する手
段と、前記複合同期信号における前記水平同期信号の後
縁のみで立上がるエッジパルスを生成する手段と、前記
エッジパルスによりトリガされて前記バーストゲートパ
ルスよりパルス幅の広い第3のパルスを生成する手段
と、前記バーストゲートパルスと前記第3のパルスとに
より、前記水平同期信号の後に発生したバーストゲート
パルスのみを通過させる手段とを備えて構成されること
を特徴とするバーストゲートパルス生成回路を提供し、
(2)前記複合同期信号における前記水平同期信号の後
縁のみで立上がるエッジパルスを生成する手段と、前記
エッジパルスを基に前記水平同期信号の後にのみバース
トゲートパルスを生成する手段とを備えて構成されるこ
とを特徴とするバーストゲートパルス生成回路を提供
し、(3)入力される複合同期信号よりバーストゲート
パルスを生成する手段と、前記複合同期信号における等
化パルスの後縁と水平同期信号の後縁との間に前縁があ
り、前記水平同期信号の後縁より後に後縁がある第1の
パルスを生成する手段と、入力端子に前記複合同期信号
が入力されると共にトリガイネーブル端子に前記第1の
パルスが入力されることにより、前記水平同期信号の後
縁のみで立上がる前記バーストゲートパルスよりパルス
幅の広い第3のパルスを生成する手段と、前記バースト
ゲートパルスと前記第3のパルスとにより、前記水平同
期信号の後に発生したバーストゲートパルスのみを通過
させる手段とを備えて構成されることを特徴とするバー
ストゲートパルス生成回路を提供し、(4)前記複合同
期信号における等化パルスの後縁と水平同期信号の後縁
との間に前縁があり、前記水平同期信号の後縁より後に
後縁がある第1のパルスを生成する手段と、入力端子に
前記複合同期信号が入力されると共にトリガイネーブル
端子に前記第1のパルスが入力されることにより、前記
水平同期信号の後縁のみで立上がる第4のパルスを生成
する手段と、前記第4のパルスを基に前記水平同期信号
の後にのみバーストゲートパルスを生成する手段とを備
えて構成されることを特徴とするバーストゲートパルス
生成回路を提供するものである。
【0007】
【実施例】以下、本発明のバーストゲートパルス生成回
路について、添付図面を参照して説明する。図1は本発
明のバーストゲートパルス生成回路の第1実施例を示す
ブロック図、図2は本発明のバーストゲートパルス生成
回路の第2実施例を示すブロック図、図3は本発明のバ
ーストゲートパルス生成回路の動作を説明するための波
形図、図4は本発明のバーストゲートパルス生成回路の
他の実施例を示す部分ブロック図である。なお、図1及
び図2において、図5と同一部分には同一符号が付して
ある。
路について、添付図面を参照して説明する。図1は本発
明のバーストゲートパルス生成回路の第1実施例を示す
ブロック図、図2は本発明のバーストゲートパルス生成
回路の第2実施例を示すブロック図、図3は本発明のバ
ーストゲートパルス生成回路の動作を説明するための波
形図、図4は本発明のバーストゲートパルス生成回路の
他の実施例を示す部分ブロック図である。なお、図1及
び図2において、図5と同一部分には同一符号が付して
ある。
【0008】まず、図1に示す第1実施例の構成及び動
作について、図3に示す波形図と併せて説明する。図3
において、(A)〜(C)は複合同期信号であり、
(A)は水平同期信号、(B)は等化パルス、(C)は
垂直同期信号をそれぞれ正極性で示している。図1にお
いて、入力端子1には複合同期信号(正極性入力とす
る)が入力され、モノマルチ2,3は図5と同一の動作
によって図3(D)に示すバーストゲートパルスを出力
する。この場合、モノマルチ2は立上がりエッジ(前
縁)で動作し、モノマルチ3は入力されるパルスの後縁
で動作する。また、複合同期信号はモノマルチ5にも入
力されており、モノマルチ5による遅延量の設定、モノ
マルチ6によるパルス幅の設定により、モノマルチ6の
出力には図3(E)に示すゲートパルスが得られる。
作について、図3に示す波形図と併せて説明する。図3
において、(A)〜(C)は複合同期信号であり、
(A)は水平同期信号、(B)は等化パルス、(C)は
垂直同期信号をそれぞれ正極性で示している。図1にお
いて、入力端子1には複合同期信号(正極性入力とす
る)が入力され、モノマルチ2,3は図5と同一の動作
によって図3(D)に示すバーストゲートパルスを出力
する。この場合、モノマルチ2は立上がりエッジ(前
縁)で動作し、モノマルチ3は入力されるパルスの後縁
で動作する。また、複合同期信号はモノマルチ5にも入
力されており、モノマルチ5による遅延量の設定、モノ
マルチ6によるパルス幅の設定により、モノマルチ6の
出力には図3(E)に示すゲートパルスが得られる。
【0009】この図3(E)に示すゲートパルスは、そ
の前縁が、図3(B)に示す等化パルスの後縁と図3
(A)に示す水平同期信号の後縁との間にあり、さら
に、その後縁が水平同期信号の後縁より後にあるもので
ある。一方、モノマルチ7にも複合同期信号が入力され
ており、モノマルチ7は複合同期信号の立下がりエッジ
でトリガされ、十分幅の狭いパルスを出力する。即ち、
立下がりエッジパルス生成動作を行う。ANDゲート8
にはこのエッジパルスとモノマルチ6より出力されるゲ
ートパルスが入力される。
の前縁が、図3(B)に示す等化パルスの後縁と図3
(A)に示す水平同期信号の後縁との間にあり、さら
に、その後縁が水平同期信号の後縁より後にあるもので
ある。一方、モノマルチ7にも複合同期信号が入力され
ており、モノマルチ7は複合同期信号の立下がりエッジ
でトリガされ、十分幅の狭いパルスを出力する。即ち、
立下がりエッジパルス生成動作を行う。ANDゲート8
にはこのエッジパルスとモノマルチ6より出力されるゲ
ートパルスが入力される。
【0010】モノマルチ7より出力されるエッジパルス
は、ANDゲート8により水平同期信号より生じた図3
(F)に示すエッジパルスのみ通過し、モノマルチ9に
入力される。等化パルスあるいは垂直同期信号により生
じたエッジパルスは図3(E)に示すゲートパルスとタ
イミングが合致せず、ANDゲート8を通過しない。そ
して、モノマルチ9はエッジパルスにより図3(D)に
示すバーストゲートパルスを全て含む幅の、図3(G)
に示すパルスを発生する。ANDゲート10にはこの図
3(G)に示すパルスと図3(D)に示すバーストゲー
トパルスが入力され、その出力には水平同期信号の後の
みのバーストゲートパルスが発生し、出力端子11より
出力される。これにより、本発明のバーストゲートパル
ス生成回路によれば、等化パルスあるいは垂直同期信号
の後にはバーストゲートパルスは発生しない。
は、ANDゲート8により水平同期信号より生じた図3
(F)に示すエッジパルスのみ通過し、モノマルチ9に
入力される。等化パルスあるいは垂直同期信号により生
じたエッジパルスは図3(E)に示すゲートパルスとタ
イミングが合致せず、ANDゲート8を通過しない。そ
して、モノマルチ9はエッジパルスにより図3(D)に
示すバーストゲートパルスを全て含む幅の、図3(G)
に示すパルスを発生する。ANDゲート10にはこの図
3(G)に示すパルスと図3(D)に示すバーストゲー
トパルスが入力され、その出力には水平同期信号の後の
みのバーストゲートパルスが発生し、出力端子11より
出力される。これにより、本発明のバーストゲートパル
ス生成回路によれば、等化パルスあるいは垂直同期信号
の後にはバーストゲートパルスは発生しない。
【0011】次に、図2に示す第2実施例の構成及び動
作について説明する。第2実施例は、第1実施例と同様
のモノマルチ5〜7,ANDゲート8、及びモノマルチ
12,13より構成されている。入力端子1には複合同
期信号が入力され、モノマルチ5〜7,ANDゲート8
は第1実施例と同様の動作により、ANDゲート8から
は図3(F)に示すエッジパルスが出力される。このエ
ッジパルスはモノマルチ12に入力される。そして、モ
ノマルチ12による遅延量の設定により図3(H)に示
すパルスを出力し、モノマルチ13によるパルス幅の設
定によって、図3(D)に示すバーストゲートパルスが
発生し、出力端子11より出力される。これにより、水
平同期信号の後のみのバーストゲートパルスが発生し、
等化パルスあるいは垂直同期信号の後にはバーストゲー
トパルスは発生しない。
作について説明する。第2実施例は、第1実施例と同様
のモノマルチ5〜7,ANDゲート8、及びモノマルチ
12,13より構成されている。入力端子1には複合同
期信号が入力され、モノマルチ5〜7,ANDゲート8
は第1実施例と同様の動作により、ANDゲート8から
は図3(F)に示すエッジパルスが出力される。このエ
ッジパルスはモノマルチ12に入力される。そして、モ
ノマルチ12による遅延量の設定により図3(H)に示
すパルスを出力し、モノマルチ13によるパルス幅の設
定によって、図3(D)に示すバーストゲートパルスが
発生し、出力端子11より出力される。これにより、水
平同期信号の後のみのバーストゲートパルスが発生し、
等化パルスあるいは垂直同期信号の後にはバーストゲー
トパルスは発生しない。
【0012】さらに、他の実施例として、図1に示す第
1実施例におけるモノマルチ5〜モノマルチ9の構成、
図2に示す第2実施例におけるモノマルチ5〜モノマル
チ12の構成を、図4に示すように構成してもよい。即
ち、トリガイネーブル端子を備え、このトリガイネーブ
ル端子がハイの時にトリガ動作をするモノマルチ15を
用い、トリガイネーブル端子にモノマルチ6より出力さ
れる図3(E)に示すゲートパルスを入力する。そし
て、モノマルチ15に複合同期信号をインバータ14で
反転して入力する。なお、モノマルチ15が立下がりで
動作するものとすれば、インバータ14は必要ない。こ
のような構成を図1のモノマルチ5〜モノマルチ9の代
わりに用いるのであれば、モノマルチ15によって図3
(G)に示すパルスを発生させ、図2のモノマルチ5〜
モノマルチ12の代わりに用いるのであれば、モノマル
チ15によって図3(H)に示すパルスを発生させれば
よい。なお、モノマルチ15として、例えば、C−MO
S,4500シリーズの4528の集積回路を用いるこ
とにより、本実施例を容易に構成できる。
1実施例におけるモノマルチ5〜モノマルチ9の構成、
図2に示す第2実施例におけるモノマルチ5〜モノマル
チ12の構成を、図4に示すように構成してもよい。即
ち、トリガイネーブル端子を備え、このトリガイネーブ
ル端子がハイの時にトリガ動作をするモノマルチ15を
用い、トリガイネーブル端子にモノマルチ6より出力さ
れる図3(E)に示すゲートパルスを入力する。そし
て、モノマルチ15に複合同期信号をインバータ14で
反転して入力する。なお、モノマルチ15が立下がりで
動作するものとすれば、インバータ14は必要ない。こ
のような構成を図1のモノマルチ5〜モノマルチ9の代
わりに用いるのであれば、モノマルチ15によって図3
(G)に示すパルスを発生させ、図2のモノマルチ5〜
モノマルチ12の代わりに用いるのであれば、モノマル
チ15によって図3(H)に示すパルスを発生させれば
よい。なお、モノマルチ15として、例えば、C−MO
S,4500シリーズの4528の集積回路を用いるこ
とにより、本実施例を容易に構成できる。
【0013】
【発明の効果】以上詳細に説明したように、本発明のバ
ーストゲートパルス生成回路は上述の構成により、等化
パルスの後、垂直同期信号の後に発生するバーストゲー
トパルスが除去され、水平同期信号の後にのみバースト
ゲートパルスを発生させることができるので、バースト
信号期間に一致した正確なバーストゲートパルスが得ら
れる。従って、等化パルスの後、垂直同期信号の後に発
生するバーストゲートパルスによる悪影響を受けること
がない。また、本発明のバーストゲートパルス生成回路
は小規模の回路で構成可能である。さらに、外来ノイズ
が複合同期信号に混入している場合でも、そのノイズの
パルス幅が水平同期信号の幅に近い場合しかバーストゲ
ートパルスが生成されないため耐ノイズ性に優れている
という特長も有する。
ーストゲートパルス生成回路は上述の構成により、等化
パルスの後、垂直同期信号の後に発生するバーストゲー
トパルスが除去され、水平同期信号の後にのみバースト
ゲートパルスを発生させることができるので、バースト
信号期間に一致した正確なバーストゲートパルスが得ら
れる。従って、等化パルスの後、垂直同期信号の後に発
生するバーストゲートパルスによる悪影響を受けること
がない。また、本発明のバーストゲートパルス生成回路
は小規模の回路で構成可能である。さらに、外来ノイズ
が複合同期信号に混入している場合でも、そのノイズの
パルス幅が水平同期信号の幅に近い場合しかバーストゲ
ートパルスが生成されないため耐ノイズ性に優れている
という特長も有する。
【図1】本発明の第1実施例を示すブロック図である。
【図2】本発明の第2実施例を示すブロック図である。
【図3】本発明を説明するための波形図である。
【図4】本発明の他の実施例を示す部分ブロック図であ
る。
る。
【図5】従来例を示すブロック図である。
【図6】従来例を説明するための波形図である。
1 入力端子 2,3,5〜7,9,12,13,15 単安定マルチ
バイブレータ(モノマルチ) 4,11 出力端子 8,10 ANDゲート 14 インバータ
バイブレータ(モノマルチ) 4,11 出力端子 8,10 ANDゲート 14 インバータ
Claims (5)
- 【請求項1】テレビジョン信号における複合同期信号よ
りバーストゲートパルスを生成するバーストゲートパル
ス生成回路において、 入力される複合同期信号よりバーストゲートパルスを生
成する手段と、 前記複合同期信号における前記水平同期信号の後縁のみ
で立上がるエッジパルスを生成する手段と、 前記エッジパルスによりトリガされて前記バーストゲー
トパルスよりパルス幅の広い第3のパルスを生成する手
段と、 前記バーストゲートパルスと前記第3のパルスとによ
り、前記水平同期信号の後に発生したバーストゲートパ
ルスのみを通過させる手段とを備えて構成されることを
特徴とするバーストゲートパルス生成回路。 - 【請求項2】テレビジョン信号における複合同期信号よ
りバーストゲートパルスを生成するバーストゲートパル
ス生成回路において、 前記複合同期信号における前記水平同期信号の後縁のみ
で立上がるエッジパルスを生成する手段と、 前記エッジパルスを基に前記水平同期信号の後にのみバ
ーストゲートパルスを生成する手段とを備えて構成され
ることを特徴とするバーストゲートパルス生成回路。 - 【請求項3】前記エッジパルスを生成する手段は、 前記複合同期信号における等化パルスの後縁と水平同期
信号の後縁との間に前縁があり、前記水平同期信号の後
縁より後に後縁がある第1のパルスを生成する手段と、 前記複合同期信号の後縁で立上がる第2のパルスを生成
する手段と、 前記第1のパルスと第2のパルスとのANDをとるAN
Dゲートとより構成されることを特徴とする請求項1ま
たは2のいずれかに記載のバーストゲートパルス生成回
路。 - 【請求項4】テレビジョン信号における複合同期信号よ
りバーストゲートパルスを生成するバーストゲートパル
ス生成回路において、 入力される複合同期信号よりバーストゲートパルスを生
成する手段と、 前記複合同期信号における等化パルスの後縁と水平同期
信号の後縁との間に前縁があり、前記水平同期信号の後
縁より後に後縁がある第1のパルスを生成する手段と、 入力端子に前記複合同期信号が入力されると共にトリガ
イネーブル端子に前記第1のパルスが入力されることに
より、前記水平同期信号の後縁のみで立上がる前記バー
ストゲートパルスよりパルス幅の広い第3のパルスを生
成する手段と、 前記バーストゲートパルスと前記第3のパルスとによ
り、前記水平同期信号の後に発生したバーストゲートパ
ルスのみを通過させる手段とを備えて構成されることを
特徴とするバーストゲートパルス生成回路。 - 【請求項5】テレビジョン信号における複合同期信号よ
りバーストゲートパルスを生成するバーストゲートパル
ス生成回路において、 前記複合同期信号における等化パルスの後縁と水平同期
信号の後縁との間に前縁があり、前記水平同期信号の後
縁より後に後縁がある第1のパルスを生成する手段と、 入力端子に前記複合同期信号が入力されると共にトリガ
イネーブル端子に前記第1のパルスが入力されることに
より、前記水平同期信号の後縁のみで立上がる第4のパ
ルスを生成する手段と、 前記第4のパルスを基に前記水平同期信号の後にのみバ
ーストゲートパルスを生成する手段とを備えて構成され
ることを特徴とするバーストゲートパルス生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13298093A JPH06327023A (ja) | 1993-05-11 | 1993-05-11 | バーストゲートパルス生成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13298093A JPH06327023A (ja) | 1993-05-11 | 1993-05-11 | バーストゲートパルス生成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06327023A true JPH06327023A (ja) | 1994-11-25 |
Family
ID=15093982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13298093A Pending JPH06327023A (ja) | 1993-05-11 | 1993-05-11 | バーストゲートパルス生成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06327023A (ja) |
-
1993
- 1993-05-11 JP JP13298093A patent/JPH06327023A/ja active Pending
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