JP2723382B2 - 回路試験装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明はテスト信号（試験対象回
路中の素子を試験のために外部から駆動する信号）の勾
配、つまり時間変化率を制御することによって、試験対
象の回路中のＣＭＯＳデバイスのラッチアップを防止す
ることができる回路試験装置に関する。 【０００２】 【従来技術及びその問題点】回路構成にディジタル論理
の使用が増え且つこれらディジタル論理回路の複雑さが
増した結果、ディジタル・パターンを回路構成の入力に
加え回路構成の出力からの応答を予想値と比較するとい
う従来の「機能試験」法（ｆｕｎｃｔｉｏｎａｌ ｔｅ
ｓｔ ｍｅｔｈｏｄｓ）とは異なる試験技術が探し求め
られてきた。これら機能試験用入力信号は複雑でありま
た適切に仕様を与えることが困難なこともある。それと
言うのも機能試験においては試験用入力信号を被試験回
路の入力に与え、この試験用入力信号を各種ディジタル
素子を介して故障の可能性のある箇所に伝え、更に信号
を故障箇所から回路構成の出力まで伝達しなければなら
ないからである。他の技法として、「回路内」試験（ｉ
ｎ−ｃｉｒｃｕｉｔ ｔｅｓｔｉｎｇ）として知られて
いるものがある。この技法では、ディジタル・パターン
を被試験素子に直接加え、その素子からの出力を検出し
て正しく動作しているか否かを確認する。プローブを使
用してこのような技法を初期に実行したものについて
は、ヒューレット・パッカード・ジャーナル１９７２年
９月号の「論理パルサとプローブ：新しい故障診断チー
ム」（著者はＲｏｂｉｎ Ａｄｌｅｒ，Ｊａｎ Ｒ．Ｈ
ｏｌｌａｎｄ）と題された論文に記載されている。この
ような技法を具体化することを主題にしたアメリカ合衆
国特許としては第３，５４３，１５４号、第３，６４
１，５０９号、第３，６７０，２３５号、第３，７８
１，６８９号、および第３，９６５，４６８号等があ
る。 【０００３】この試験技法を利用する回路試験装置にい
ては更に発展がみられた。この発展はたとえば、一度に
複数のノードや素子にパルスを送る能力、もっと複雑な
素子を試験するために更に多くのパターンのパルスを送
る能力、トライステート状態のデータを処理する能力等
がある。このような装置はマサチューセッツ州コンコー
ドにあるＧｅｎ Ｒａｄ社が製造している。このような
装置の実例についてはアメリカ合衆国特許第３，８７
０，９５３号、第４，２３６，２４６号に述べられてい
る。 【０００４】回路内試験法を実行するには被試験素子に
直接パターンを加えその装置からの応答を測定しなけれ
ばならない。ディジタル論理回路中の素子は、回路の入
力点および出力点にあるものを除き、一般に他のディジ
タル論理素子に接続されているので、試験パターンを加
えるには、素子の正常動作中「上流の」論理素子によっ
て加えられるパターンを逆駆動して強制的に試験パター
ンに合わせねばならない。なお、上流の論理素子とはそ
の出力が試験されている素子の入力を駆動するうになっ
ている素子のことを言う。 【０００５】図２は先行技術による回路内試験の概念図
を示す。先行技術における試験パターンの印加にあたっ
ては、先ず特定の素子についての一般的試験パターン・
ファイル１２を読出し、これをその基板内の接続関係
（ｔｏｐｏｌｏｇｙ，以下トロポロジーと称する）の記
述と組み合わせ、これらのパターンを被試験基板上の被
試験素子１８毎にドライバ・モジュール１７を介して加
え、センサ・モジュール１９によりその応答を検出する
うになっている。なおここでトポロジーの記述はトポロ
ジー・ファイル１１からトポロジー解析部１４により読
み出される。また試験全体の流れの情報は試験プラン・
ファイル１０から読み出され、試験制御部１６が統括管
理する。この方式では個々の素子を試験するのに充分な
長さの適当な時間だけ被試験素子１８に一連の試験パタ
ーンを印加することができる。それぞれの試験と試験と
の間には自動試験器のオーバーヘッドに起因する遅延時
間が入る。この遅延時間は素子の保護のためにも使用さ
れる。この一定時間の遅延期間、すなわち待ち時間によ
って、上流の素子を冷却することができる。しかしなが
ら、幾つかの問題が明らかに存在する。第１に、試験と
試験との間の一定の遅延期間は、上流の素子を冷却する
ために必要な実際の時間とは無関係であるから、試験処
理速度が減少する。第２に、或る複雑な論理素子を試験
するためには、この素子の試験を始める前に先ず素子を
既知の状態に設定しなければならない。「ホーミング」
（ｈｏｍｉｎｇ）として知られるこの過程は、素子から
の応答が或る所定パターンになるまで一つの入力パター
ンあるいは短い一連の入力パターンを素子へ印加するこ
とにより行われる。この所定応答パターンが検知された
時点でこの素子は既知の状態、すなわちホーム状態、に
なっている。しかし、素子の故障のためホーミングしそ
こなうと、回路試験器のフェール・セーフ・タイマがハ
ードウェアを遮断するまでホーミング・パターンが連続
的に加えられることになる。フエール・セーフタイマは
回路試験装置がパターン・セットを無限に加えることが
ないようになっており、普通は全試験シーケンスを加え
るために必要と思われる最大の試験時間に設定されてい
る。しかし、フエール・セーフ・タイマによる遮断がな
されるのは上流の素子が既に損傷してしまってからかな
り後になることがあり得る。第３に、先行技術で使用し
ている駆動部にはＣＭＯＳのラッチアップの危険を増大
させるオーバーシュートを制御する対策がなされていな
い。 【０００６】回路内試験技法では上流の素子に損傷が起
こるか否かが主要関心事の一つである。パターンは被試
験素子に直接加えられるから、第３図からわかる様に、
上流の素子の出力段が必ず逆駆動されて過大電流が流れ
ることになる。このため以下に示す特定の３つの損傷機
構を含む各種の機構により素子が損傷されることにな
る。３つの損傷機構とはＣＭＯＳラッチアップ、ホンデ
ング・ワイヤの溶断、およびチップの過熱による素子の
損傷である。本発明ではこの３つ目のＣＭＯＳラッチア
ップの問題を解決するためのものであるので、以下では
この点に焦点を絞って説明を進める。 【０００７】ＣＭＯＳラッチアップはＣＭＯＳ論理素子
が自己破壊する現象を言う。この損傷は寄生ＳＣＲが出
来ることに起因する。一旦寄生ＳＣＲがターン・オンす
ると、電源電圧ＶｄｄとＶｓｓの間に大量の電流が流れ
て大電力を消費し、このため素子が破壊する。Ｖｄｄと
Ｖｓｓは電源レール（ｓｕｐｐｌｙ ｒａｉｌ）上に
（すなわち、電源供給線への接続部に）かかる電圧であ
る。一旦寄生ＳＣＲがターン・オンすると、電源を切る
まであるいは素子がこわれるまでオン状態であり続け
る。 【０００１０】 【発明の目的】本発明は被試験回路上のＣＭＯＳ素子が
試験のために破壊されることのない回路試験装置を提供
することを目的とする。 【００１１】 【発明の概要】上記目的を達成するため、本発明におい
ては、テスト信号の時間変化率を被試験回路上のテスト
信号の印加される素子の特性に適合したものになるよう
に制御する。これにより、ＣＭＯＳ素子のラッチアップ
が防止される。 【００１２】 【発明の実施例】以下、図面に基づいて本発明を詳細に
説明する。 【００１３】図１は本発明の一実施例がその上で実行さ
れる回路試験装置のブロック図である。試験の手順等の
情報は試験プラン・ファイル９０中に入っている。試験
パターン印加のプロセスは先ず３つの入力ファイル９
１，９２，９３を読み出すことから始まる。入力ファイ
ル９１には被試験基板のトポロジー情報が入っている。
入力ファイル９２には被試験基板の素子ごとの保護パラ
メータ・セットが入っている。また、入力ファイル９３
には被試験素子ごとに前以って作っておいた種族パター
ン（ｇｅｎｅｒｉｃ ｐａｔｔｅｒｎ）・セットが入っ
ている。これらのファイルはトポロジー解析部９４で解
析される。トポロジー解析部９４は、特に、種族パター
ンを分類してその中から素子を試験するに適当な試験パ
ターンを選択し、またこの素子に試験パターンを与える
ために使用するドライバ・モジュールを選択する。この
様な試験パターンはトポロジー・データおよび保護デー
タと共に損傷解析部９５に伝達される。 【００１４】損傷解析部９５の特に重要な機能は、試験
に必要な時間間隔を計算し、試験により上流の素子が損
傷する可能性があるか否かを判断し、各試験間での必要
な可変待ち時間を計算することである。ここで得られた
データは、保護パラメータと共に、試験制御部９６に伝
達される。 【００１５】試験制御部９６はドライバ・モジュール９
７を介して被試験素子９８に試験パターンを印加し、被
試験素子９８からの応答をセンサ・モジュール９９を介
して受け取る。そしてこの応答を予想応答と比較する。
試験制御部９６は上流素子が損傷しないようにするため
各試験間に可変待ち時間を挿入する。 【００１６】ドライバ・モジュール９７は上流素子の出
力段を逆駆動する能力が必要とされる。しかし、ドライ
バ・モジュール９７にはまたオーバーシュートを制御し
てＣＭＯＳのラッチアップを防止する能力も要求され
る。 【００１７】素子を逆駆動してもボンディング・ワイヤ
の溶断やチップの過熱による損傷を生じさせない様にす
るため、試験パターンの印加に対して二段階の解析を行
なわなければならない。第１に、各試験時間は過熱ある
いは損傷を起こすほど長くなることは許されない。第２
に、相次いで２つの素子を試験する場合、この２つの試
験は損傷を起こすほど時間的に近接していてはならな
い。第１のタイプの損傷を防止するため、最大許容試験
持続時間が決定される。試験の長さが最大許容試験持続
時間を超過する場合は試験を実行しないようフラグが立
てられる。最大許容試験持続時間を決めるため、損傷解
析部９５によりボンディング・ワイヤ溶断やチップ過熱
が起こらないか否かを調べる。第２のタイプの損傷を防
止するため、損傷解析部９５により最小許容冷却用待ち
時間を計算する。これを試験制御部９６が試験間隔とし
て使用することにより、個々の試験が組み合わさったと
き、何回試験を行っても当該素子の温度が最大許容温度
を超過しないことを保証する。この第２のタイプの損傷
防止の処理においてもボンディング・ワイヤの溶断及び
チップの過熱の両損傷についての解析が再度行われる。 【００１８】ボンディング・ワイヤの過熱により制約さ
れる最大逆駆動持続時間は主にパッケージ材料と電源線
を流れる逆駆動電流量との関数である。この持続時間の
上限は上流素子の各電源ピンについて損傷解析部９５に
よって計算される。次にこれら持続時間の最小値を損傷
解析部９５が使用して最大試験持続時間を決定する。 【００４１】図４にドライバ・モジュール９７に使用す
るドライバ回路１１０を示す。ドライバ・モジュール９
７はトポロジー解析部９４により被試験素子９８の出力
に割り振られている複数の同一構成のドライバ回路１１
０から構成されている。これらの回路は試験制御部９６
の試験シーケンスの真、偽およびトライステート状態の
信号を被試験素子が受け付ける物理的な電圧信号に変換
する役割を担っている。ドライバ回路１１０はまた試験
制御部９６と勾配制御部１１９の制御のもとに一対の可
変電流電源１２０，１２４を使用して電圧信号の勾配を
制御することができる。 【００４２】ドライバ回路１１０は直列接続されたトラ
ンジスタ１１２，１１１を使用したディジタル駆動信号
出力段を持っている。トランジスタ１１１のエミッタ１
１３はノード１１４でトランジスタ１１２のエミッタ１
１５に接続されている。トランジスタ１１１のコレクタ
１１６は電圧Ｖ（高パルス）の電源に接続されており、
他方トランジスタ１１２のコレクタ１１７は電圧Ｖ（低
パルス）の電圧源に接続されている。ドライバ出力１１
８はドライバ出力信号を供給するノード１１４に接続さ
れている。ここで、電圧Ｖ（高パルス）と電圧Ｖ（低パ
ルス）はそれぞれ、ノード１１４から出力されるパルス
電圧のレベルのうちの高電圧側と低電圧側のレベルを与
える直流電圧でありる。 【００４３】ＣＭＯＳラッチアップを防止するには、ド
ライバ出力信号の勾配をトランジスタ１１１のベース１
２２に接続されている可変電流源１２０と勾配制御部１
１９とを用いて制限する。勾配制御はまたトランジスタ
１１２のベース１２６に接続されている可変電流源１２
４と勾配制御部１１９とを用いて行うこともできる。試
験制御部９６が可変電流源１２０から供給される電流を
変化させた場合、ベース１２２に加えられる電圧の変化
率は勾配制御部１１９で制限される。好ましい実施例で
は、勾配制御部１１９は充分な容量のコンデンサを有
し、これによりドライバ出力信号の勾配をＣＭＯＳラッ
チアップ防止に充分な程度にまで制限する。同様に、勾
配制御部１１９と可変電流源１２４との組み合わせによ
りベース１２６への勾配が制限された信号が得られる。
ドライバ回路１１０の出力状態は可変電流源１２０，１
２４からの電流で決定される。なお、可変電流源１２０
と抵抗１２７の接続点に接続されているダイオード１２
５は、その他方の端子に直流電圧Ｖ（高パルス）が与え
られていることにより、ＮＰＮトランジスタ１１１のベ
ース電圧がそのコレクタ電圧（この電圧もＶ（高パル
ス）である）よりも高くなろうとした場合に導通するこ
とにより、このベース電圧の過度の上昇を抑え（つまり
電圧リミッタとして動作する）、オーバーシュートなど
を防止する機能を持っている。また、可変電流源１２４
と抵抗１２８の接続点に接続されているダイオード１２
６も同様にＰＮＰトランジスタ１１２のベース電圧の過
度の下降を抑える機能を持っている。 【００４４】トライステート状態のドライバ出力がほし
いときは両可変電流源１２０，１２４を切り、両者とも
無電流状態にする。高ドライバ出力を出したいときは試
験制御部９６が可変電流源１２０を所定レベルの電流を
出力する様に設定する。これによって可変電流源１２０
からトランジスタ１１１および勾配制御部１１９へ電流
が流れる。勾配制御部１１９内の勾配制御要素（たとえ
ばコンデンサ）が充電されるに従って、トランジスタ１
１１が導通しドライバ出力１１８が勾配制御部１１９の
電圧に追従して変化する。かくして、ドライバ出力電圧
は基準電圧Ｖ（高パルス）にほぼ等しくなるまで上昇す
る。勾配の傾度は電流の量及び勾配制御部１１９の選択
により制御される。試験制御部９６がドライバ出力を低
レベルに変化させようとするときは、可変電流源１２０
を切ってから可変電流源１２４に所定レベルの電流を出
力させる。これにより上部のトランジスタ１１１をオフ
にして下部のトランジスタ１１２を導通させる。このト
ランジスタ１１２が導通することによりドライバ出力を
低レベルの電位に接続する。これによりドライバ出力の
論理レベルは低レベル（すなわち正論理なら偽）の状態
になる。好ましい実施例では、可変電流源１２０，１２
４は零電流及び０でない二つの電流のいずれかを供給す
るように制御される。これら二つの０でない電流のうち
の大きい方を用いてＴＴＬ及び他の大電流回路の試験に
使用できる勾配のより急峻なドライバ出力を得る。また
二つの０でない電流の小さい方からはＣＭＯＳ回路を試
験するときに用いる、よりゆるやかなドライバ出力変化
を得る。これによりＣＭＯＳのラッチアップが起こらな
い様にする。好ましい実施例における勾配制御要素はコ
ンデンサである。 【０１２２】 【発明の効果】以上詳細に説明したように、本発明によ
れば、回路試験中のＣＭＯＳ素子のラッチアップによる
素子の破壊や寿命の短縮を防止することができる。

【図面の簡単な説明】 【図１】本発明の一実施例をその上で実行できる回路内
試験装置の概略ブロック図。 【図２】従来の回路内試験の概念図。 【図３】回路内試験における逆駆動現象を説明する図。 【図４】本発明の一実施例の主要部であるドライバ回路
の図。 【符号の説明】 ９０：試験プラン・ファイル ９１，９２，９３：入力ファイル ９４：トポロジー解析部 ９５：損傷解析部 ９６：試験制御部 ９７：ドライバ・モジュール ９８：被試験素子 ９９：センサ・モジュール１１０：ドライバ回路 １１９：勾配制御部 １２０，１２４：可変電流源

フロントページの続き (72)発明者 トーマス・アール・フエイ アメリカ合衆国コロラド州フオート・コ リンズ・ギヤラクシイ・コート 521 (72)発明者 エルトン・カーテイス・ビンガム アメリカ合衆国コロラド州ラブランド・ アリカリー・ドライブ 1405 (72)発明者 ミカエル・アンソニー・テスカ アメリカ合衆国コロラド州ラブランド・ アツシユ・アベニユー 4009 (56)参考文献 特開 昭57−113377（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．被試験回路中の素子に一連のディジタル駆動信号を
   印加し、前記ディジタル駆動信号に対する前記被試験回
   路の応答を検出する回路試験装置において、 前記一連のディジタル駆動信号の勾配を、前記ディジタ
   ル駆動信号が印加されたＣＭＯＳデバイスにラッチアッ
   プを起こさせない勾配の値に選択的に切替える手段を設
   け、 前記手段は、 前記ディジタル駆動信号を出力するディジタル駆動信号
   出力段と、 第１レベルと第２レベルを有するディジタル電流波形を
   発生する可変電流源と、 前記可変電流源の出力端に接続された容量手段とを設
   け、 前記出力端と前記容量手段の接続点に前記ディジタル駆
   動信号出力段の制御入力端が接続され、前記可変電流源の前記第１レベルと第２レベルの一方の
   電流レベルは大小二つの値の一方に切替えることがで
   き、前記一方の電流レベルを前記大小二つの値のうちの
   小さい方の値に切替える ことによって、前記被試験回路
   中で前記ディジタル駆動信号が印加されるデバイスがＣ
   ＭＯＳデバイスである際には前記ディジタル駆動信号の
   勾配を前記ラッチアップを起こさせない勾配の値に切替
   えることを特徴とする回路試験装置。 ２．前記接続点に、ダイオードを介して直流電圧を印加
   することによって構成される電圧リミッタを接続するこ
   とを特徴とする請求項１記載の回路試験装置。