JPS581890A - ダイナミツク半導体記憶装置の駆動方式 - Google Patents
ダイナミツク半導体記憶装置の駆動方式Info
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- JPS581890A JPS581890A JP56099754A JP9975481A JPS581890A JP S581890 A JPS581890 A JP S581890A JP 56099754 A JP56099754 A JP 56099754A JP 9975481 A JP9975481 A JP 9975481A JP S581890 A JPS581890 A JP S581890A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関し、特に、ダイナさ、りM
OS(広くは、Ml)RAMの駆動方式に関する。
OS(広くは、Ml)RAMの駆動方式に関する。
最近、メイナ電ツクMO8RAMは16 K(16,3
84)から64K(65,536)の時代に移ってきた
。
84)から64K(65,536)の時代に移ってきた
。
このように高集積化が進むと、読出し動作に用いられる
センスアンプに接続されるメモリセル数が増加して、セ
ンスアンプの負荷が増大する。このため、たとえば、6
4にメモリにおいては、センスアンプを2系列にし、各
系列の両側に16にメ毫すセルアレイ會設けているもの
がある。すなわチ、メ毫リセル、ローデコーメ勢は32
にメモリ単位として2系列のプロ、りに分割されている
。
センスアンプに接続されるメモリセル数が増加して、セ
ンスアンプの負荷が増大する。このため、たとえば、6
4にメモリにおいては、センスアンプを2系列にし、各
系列の両側に16にメ毫すセルアレイ會設けているもの
がある。すなわチ、メ毫リセル、ローデコーメ勢は32
にメモリ単位として2系列のプロ、りに分割されている
。
従来、このような64にメモリのロー選択を行う場合、
ローアドレスA・ 、X@ 、ムl+A11・・・。
ローアドレスA・ 、X@ 、ムl+A11・・・。
Ay+Nマのうち、ム・ 、I・ 、AI 、AI
、・・・。
、・・・。
ム@+X・を用いて各プロ、夕から1つのp−を選択し
、すなわち、2つのV−を選択し、出力側において、ロ
ーアドレスム?lN?により、これら2つのローのいず
れか一方が選択されるようにしである。tた、メイナミ
、タメ篭りにおいては、す7レツシ、動作が必要であや
、この場合、コラム系回路の動作は不要であり1従うて
、上述のローアドレメムマ 、iマによる出力側におけ
る選択動作往行われない・ しかしながら、上述の従来方式Kk−かては、口、−選
択を行う場合、複数個たとえは2個のプロ。
、すなわち、2つのV−を選択し、出力側において、ロ
ーアドレスム?lN?により、これら2つのローのいず
れか一方が選択されるようにしである。tた、メイナミ
、タメ篭りにおいては、す7レツシ、動作が必要であや
、この場合、コラム系回路の動作は不要であり1従うて
、上述のローアドレメムマ 、iマによる出力側におけ
る選択動作往行われない・ しかしながら、上述の従来方式Kk−かては、口、−選
択を行う場合、複数個たとえは2個のプロ。
りをすべて動作させているので、消費電力が大きいとい
う問題点がある・ 本発明の目的は、読出し/書込み等のアクセス動作時に
は所望のローが存在するプロ、りのみを動作させ、他方
、リフレッシ、動作時にはすべてのブロックを動作させ
るという構想にもとづき、消費電力を低減して、前述の
従来方式における問題点を解訣することにあ石。
う問題点がある・ 本発明の目的は、読出し/書込み等のアクセス動作時に
は所望のローが存在するプロ、りのみを動作させ、他方
、リフレッシ、動作時にはすべてのブロックを動作させ
るという構想にもとづき、消費電力を低減して、前述の
従来方式における問題点を解訣することにあ石。
以下、図面により本発明を従来方式と比較して説明する
・ 第1図は従来方式を実行するための半導体記憶装置のブ
四Vり回路図である0第1図において、たとえば64に
ビアトメ篭りセルを4つのメモリセルアレイ1−1.1
−2.1−3.1−4に分割し、メモリセルアレイ1−
1.1−2関にセンスアンプ部!−1を配列し、メモリ
セルアレイ1−3.1−4間にセンスアンプ部2−2を
配列しである。各ワードデコーダ部3−1.3−2゜3
−3.8−4はメ毫す奄ルアレイ1−1.1−2゜1−
3.1−4内のワード線を選択するためのものでありて
、アドレスl1l)ム・X・〜A、X、 の組合せ論理
に応じて動作し、且つワード線駆動信号WDKよりてト
リがされる。すなわち、メモリセルアレイ1−1.1−
2、センスアンプ部2−1およびワードデコーダ部3−
1 、B−2が第1のブg、夕IK、を構成し、また、
メモリセルアレイ1−3.1−4、センスアンプ部2−
2およびワードデコーダ部$−3,3−4が第2のプロ
、り11を構成する・ このように8つのfwx、り14 + IKg K分
割されたメモリセルアレイの四−選択は、ローアドレス
選択信号RAIIを受信する一一イネーデルパックァ4
Rr dyソファRからのローイネーブル信号RIC
とアドレス信号ム・〜A!とを受信して四−アドレス信
号ム・ 、X・〜ムマ IN、を発生するローアドレス
パ、77W5鼠、アドレスΔ、ファ5Rからの一一アド
レスター、り信号RACを受信するワード線ドライdi
)31.および、ワード線ドライ/4D凰からのワード
線駆動信号を受信してラッチイネーブル信1)LKを発
生するツ、チイネー □ブルパ、777によっ
て行われる。この場合、ローアドレスs、7.HRから
のローアドレス信号ム、x、〜ム、^−はワードデコー
ダ部3−1゜3−2に供給されると共に、ワードデコー
ダ部3−3.1−4に供給される。この結果、ワードデ
コーダ部3−1.3−2が!ロックBK、 内から1つ
のワード線を選択し、また同時に、ワードデコーダ部3
−3.3−4がプロ、りBK、内から1つのワード線を
選択する。このようK、2つのプロ、りBKI + I
KmK対して同時にロー選択が実行されると、ツ、チイ
ネーブル信号LEKよってセンスアンプ部2−1.2−
2が共に動作してピ。
・ 第1図は従来方式を実行するための半導体記憶装置のブ
四Vり回路図である0第1図において、たとえば64に
ビアトメ篭りセルを4つのメモリセルアレイ1−1.1
−2.1−3.1−4に分割し、メモリセルアレイ1−
1.1−2関にセンスアンプ部!−1を配列し、メモリ
セルアレイ1−3.1−4間にセンスアンプ部2−2を
配列しである。各ワードデコーダ部3−1.3−2゜3
−3.8−4はメ毫す奄ルアレイ1−1.1−2゜1−
3.1−4内のワード線を選択するためのものでありて
、アドレスl1l)ム・X・〜A、X、 の組合せ論理
に応じて動作し、且つワード線駆動信号WDKよりてト
リがされる。すなわち、メモリセルアレイ1−1.1−
2、センスアンプ部2−1およびワードデコーダ部3−
1 、B−2が第1のブg、夕IK、を構成し、また、
メモリセルアレイ1−3.1−4、センスアンプ部2−
2およびワードデコーダ部$−3,3−4が第2のプロ
、り11を構成する・ このように8つのfwx、り14 + IKg K分
割されたメモリセルアレイの四−選択は、ローアドレス
選択信号RAIIを受信する一一イネーデルパックァ4
Rr dyソファRからのローイネーブル信号RIC
とアドレス信号ム・〜A!とを受信して四−アドレス信
号ム・ 、X・〜ムマ IN、を発生するローアドレス
パ、77W5鼠、アドレスΔ、ファ5Rからの一一アド
レスター、り信号RACを受信するワード線ドライdi
)31.および、ワード線ドライ/4D凰からのワード
線駆動信号を受信してラッチイネーブル信1)LKを発
生するツ、チイネー □ブルパ、777によっ
て行われる。この場合、ローアドレスs、7.HRから
のローアドレス信号ム、x、〜ム、^−はワードデコー
ダ部3−1゜3−2に供給されると共に、ワードデコー
ダ部3−3.1−4に供給される。この結果、ワードデ
コーダ部3−1.3−2が!ロックBK、 内から1つ
のワード線を選択し、また同時に、ワードデコーダ部3
−3.3−4がプロ、りBK、内から1つのワード線を
選択する。このようK、2つのプロ、りBKI + I
KmK対して同時にロー選択が実行されると、ツ、チイ
ネーブル信号LEKよってセンスアンプ部2−1.2−
2が共に動作してピ。
ト綜対間の電位差をセンスする。
また、メモリセルアレイのコラム選択は、う。
チイネーブル信号LEとコラムアドレス選択信号己1と
を受信するコ2ムイネーブルパ、ファ4C。
を受信するコ2ムイネーブルパ、ファ4C。
/4.ファ4Cからのコラムイネーブル信号CTCとコ
ラムアドレス信号A・〜Aマとを受信してアドレス信号
A・ 、X・〜ム?lA?を発生するコラムアドレスバ
ッファ5C,およヒ、アドレスパ。
ラムアドレス信号A・〜Aマとを受信してアドレス信号
A・ 、X・〜ム?lA?を発生するコラムアドレスバ
ッファ5C,およヒ、アドレスパ。
ファ5Cからのコラムアドレスクロック信号CACとロ
ーアドレスバッフ75Rからのローアドレス信号ム71
AV とを受信するコラム線ドライ・々6Cによって行
われる。すなわち、この場合、各プロ、りmK、 、
mW、 においてコラム選択が行われ、従って、各プ
ロ、夕から1つの読出しデータ、合計2つのデー!が同
時に得られる。2つのデータの選択は、アドレス信号ム
、、XytC応じてコラム線ドライバ6Cによって行わ
れゐ、たとえば、ムマが111であれば、コラム駆動信
号CD1.■2をそれぞれ、’1’、 ’0’ KL、
これによ秒、プロ、りIK、からのデータ転送を阻止し
且つデ田ツク11に、からのデー−をRDIとしてデー
・タノ臂ツ7丁8に転送する。他方、ムTが10′であ
れば、コラム駆動信号CD、、00重をそれぞれ、#6
M、11#KL、これによ−、ブ璽、/[1からのデー
タ転送を阻止し且つデ” v I IKmからのデータ
をRD2としてデー!ΔツファIIK転送する。
ーアドレスバッフ75Rからのローアドレス信号ム71
AV とを受信するコラム線ドライ・々6Cによって行
われる。すなわち、この場合、各プロ、りmK、 、
mW、 においてコラム選択が行われ、従って、各プ
ロ、夕から1つの読出しデータ、合計2つのデー!が同
時に得られる。2つのデータの選択は、アドレス信号ム
、、XytC応じてコラム線ドライバ6Cによって行わ
れゐ、たとえば、ムマが111であれば、コラム駆動信
号CD1.■2をそれぞれ、’1’、 ’0’ KL、
これによ秒、プロ、りIK、からのデータ転送を阻止し
且つデ田ツク11に、からのデー−をRDIとしてデー
・タノ臂ツ7丁8に転送する。他方、ムTが10′であ
れば、コラム駆動信号CD、、00重をそれぞれ、#6
M、11#KL、これによ−、ブ璽、/[1からのデー
タ転送を阻止し且つデ” v I IKmからのデータ
をRD2としてデー!ΔツファIIK転送する。
また、第1図において、リフレッシ。動作を行うとIK
は、す7し、シュ信号■■1を受信してリフレッシ、制
御I賂9は信号111によりロー系回路4R,SR,6
1,7のみを動作可能にし、コラム系回路4C,ISO
,IC,5(7)動作を不mKする。従って、す7し、
シュ動作は、各fa、りIKB r BKI におい
て同時に且つ買−4!5に行われることになる。
は、す7し、シュ信号■■1を受信してリフレッシ、制
御I賂9は信号111によりロー系回路4R,SR,6
1,7のみを動作可能にし、コラム系回路4C,ISO
,IC,5(7)動作を不mKする。従って、す7し、
シュ動作は、各fa、りIKB r BKI におい
て同時に且つ買−4!5に行われることになる。
しかしながら、IIIEI図においては、たとえばプロ
、りBKlのメモリセルを選択する場合にも、プロ、り
BK、のワード線選択動作が行われるので、ワード線の
駆動およびセンスアンプの動作Kl!!する消費電力が
大きくなる。
、りBKlのメモリセルを選択する場合にも、プロ、り
BK、のワード線選択動作が行われるので、ワード線の
駆動およびセンスアンプの動作Kl!!する消費電力が
大きくなる。
本発明においては、たとえばブロックBK、のメモリセ
ルを選択する場合KFi、プロ、りBK、(7)’7−
ド綜選択動作を行わないようにしている。従って、消費
電力が小さくなる。
ルを選択する場合KFi、プロ、りBK、(7)’7−
ド綜選択動作を行わないようにしている。従って、消費
電力が小さくなる。
第3図は本発明の一実施例としての半導体記憶装置のf
*、り回路図である。第2図において、第1図の構成要
素と同一の要素については同一の参照番号を付しである
。すなわち、第2図においては、ローアドレス・ぐy
775 R’の後段K、ワード綜ドライノ4SR−1,
ツ、チイネーブル/ぐ、ファ7−1がプロ、りBKlの
四−選択専用に設けられ、ワード線ドライ46B−!l
ツッチイネーブルΔ、ファ7−2がf口、 I BK、
のロー選択専用に設けられている。従って、ブー、りB
Klのワードデコーダ部3−1.3−211ワード線ド
ライバ6R−1のワード線駆動信号WDIによってFす
fすh、他方、プロ、夕!に、のワード゛デコーダ部3
−3 、m−4はワード線ドライ/考6R−2のワード
線駆動信号WD2によってトリがされる−7/4ス動作
時にありては、アドレスi4 、yファS R’ a、
アドレス信号表1.Xγにもとづいて、胃−アドレスク
ロ、り信号RAC1、RAC2のいずれか一方のみを1
1′k、他方を10′にする。この結果、ワード線ドラ
イバ6R−1−ラ、チイネーブルパッファ7−1および
f口、りBK、あるいはワード線ドライ”6R−21う
、チイネーブルΔツ7ア7−2>よびブp、りIIK、
のいずれか一方のみが動作するととになる・なお、この
場合、コラム系回路4C,5C,6C,8はプロ、りm
K1 # IKIの選択に関係なく、同一の動作を行う
・また、リフレッシ。動作時にあっては、アドレ←・ 勺 ワード線ドライバ6ト」および6R−2,う。
*、り回路図である。第2図において、第1図の構成要
素と同一の要素については同一の参照番号を付しである
。すなわち、第2図においては、ローアドレス・ぐy
775 R’の後段K、ワード綜ドライノ4SR−1,
ツ、チイネーブル/ぐ、ファ7−1がプロ、りBKlの
四−選択専用に設けられ、ワード線ドライ46B−!l
ツッチイネーブルΔ、ファ7−2がf口、 I BK、
のロー選択専用に設けられている。従って、ブー、りB
Klのワードデコーダ部3−1.3−211ワード線ド
ライバ6R−1のワード線駆動信号WDIによってFす
fすh、他方、プロ、夕!に、のワード゛デコーダ部3
−3 、m−4はワード線ドライ/考6R−2のワード
線駆動信号WD2によってトリがされる−7/4ス動作
時にありては、アドレスi4 、yファS R’ a、
アドレス信号表1.Xγにもとづいて、胃−アドレスク
ロ、り信号RAC1、RAC2のいずれか一方のみを1
1′k、他方を10′にする。この結果、ワード線ドラ
イバ6R−1−ラ、チイネーブルパッファ7−1および
f口、りBK、あるいはワード線ドライ”6R−21う
、チイネーブルΔツ7ア7−2>よびブp、りIIK、
のいずれか一方のみが動作するととになる・なお、この
場合、コラム系回路4C,5C,6C,8はプロ、りm
K1 # IKIの選択に関係なく、同一の動作を行う
・また、リフレッシ。動作時にあっては、アドレ←・ 勺 ワード線ドライバ6ト」および6R−2,う。
チイネーブルパ、ファ7−1および7−2.プロ、りI
IKK、 BK、が共に動作する0なお、この場合には
、餉1図の場合と同様に、コラム糸回11i34C5C
,6C,ll動作不能にされる。すなわち、ブD、りB
Kl、BK、のメモリセルに対するリフレッシ、動作は
第1図の場合と−」−となる。
IKK、 BK、が共に動作する0なお、この場合には
、餉1図の場合と同様に、コラム糸回11i34C5C
,6C,ll動作不能にされる。すなわち、ブD、りB
Kl、BK、のメモリセルに対するリフレッシ、動作は
第1図の場合と−」−となる。
次に、ローアドレスクロック信号RAC1、RAC2ヲ
発生するローアドレス信号1丁5 R’について説明す
る。
発生するローアドレス信号1丁5 R’について説明す
る。
第3図は第2図のローアドレス・櫂、ファ5 R’の詳
細な部分回路図である11@3図にかい工L、p−アド
レスクロ、り信号RAC(@ 1図におい′C得られる
ものと同一)、ローイネーブルの逆相信号■、す7レツ
シ、信号RFおよびローアドレス信号A、を入力してロ
ーアドレスクロック信号RAC1を生成するための回路
CI と、ローアドレスクロック信号RAC、ローイネ
−!ルの逆相信号■。
細な部分回路図である11@3図にかい工L、p−アド
レスクロ、り信号RAC(@ 1図におい′C得られる
ものと同一)、ローイネーブルの逆相信号■、す7レツ
シ、信号RFおよびローアドレス信号A、を入力してロ
ーアドレスクロック信号RAC1を生成するための回路
CI と、ローアドレスクロック信号RAC、ローイネ
−!ルの逆相信号■。
リフレッシ、信号RFおよびローアドレス信号1丁を入
力して一一アドレスク四、り信号RAC2を生成するた
めの回路C,と、が示されている。
力して一一アドレスク四、り信号RAC2を生成するた
めの回路C,と、が示されている。
回路CIは10個のトランジスタQ1〜Q1゜からなり
、また、回II C*け10個のトランジスタQst〜
Qmsからなり5 これら2つの回路c、、c。
、また、回II C*け10個のトランジスタQst〜
Qmsからなり5 これら2つの回路c、、c。
は同一の構成をなしている・
たと又は、回路C!において、スタンノ々イ状態にあっ
ては、信号■は11′(ハイ)であるので、ノードNl
+ Nfl * NI r NI r NI
は充電される0次に、アクティブ状態になると、信号■
は′01 (四−)となり、トランジスタq4のケ9−
ト電位(ノードN1 の電位)がハイであるので、ノー
ドN、の電位は信号ムマのノ・イ、ローによりて決定さ
れる。たとえば、信号A譬が# 1 # (7%イ)の
と自には、ノードN、の電位は降下し、この結果、ノー
ドN4の電位も降下するO従って、信号RACはトラン
ジスタQ? を通過しない、逆に、信号ムTが50′(
ロー)のと@KFi、ノードN、の電位はハイに保持さ
れ、この結果、ノードN4の電位−ハイに保持される。
ては、信号■は11′(ハイ)であるので、ノードNl
+ Nfl * NI r NI r NI
は充電される0次に、アクティブ状態になると、信号■
は′01 (四−)となり、トランジスタq4のケ9−
ト電位(ノードN1 の電位)がハイであるので、ノー
ドN、の電位は信号ムマのノ・イ、ローによりて決定さ
れる。たとえば、信号A譬が# 1 # (7%イ)の
と自には、ノードN、の電位は降下し、この結果、ノー
ドN4の電位も降下するO従って、信号RACはトラン
ジスタQ? を通過しない、逆に、信号ムTが50′(
ロー)のと@KFi、ノードN、の電位はハイに保持さ
れ、この結果、ノードN4の電位−ハイに保持される。
従り℃信号RACはトランシスIQtを通過して信号R
AC1となる。
AC1となる。
また、リフレッシ、動作時にあっては、信号RFが11
′(ハイ)となる。この結果、ノードN1は放電され、
ノードN、の電位は、信号A7のレベルに関係なく、ハ
イに保持される。従って、信号RACはトランジスタq
マを通過し1傷号RAC1となる・ 回路C,においても同様であり、アクセス時のアクティ
ブ状態にあっては、信号λテに応じて信4RACはトラ
ンジスタQlvを通過して信号RAC2となり、tた、
リフレッシ、時にあっては、信号X、のレベルに関係な
く、信号RAはトランシスIQ*tを通過して信号RA
C2となる。
′(ハイ)となる。この結果、ノードN1は放電され、
ノードN、の電位は、信号A7のレベルに関係なく、ハ
イに保持される。従って、信号RACはトランジスタq
マを通過し1傷号RAC1となる・ 回路C,においても同様であり、アクセス時のアクティ
ブ状態にあっては、信号λテに応じて信4RACはトラ
ンジスタQlvを通過して信号RAC2となり、tた、
リフレッシ、時にあっては、信号X、のレベルに関係な
く、信号RAはトランシスIQ*tを通過して信号RA
C2となる。
以上説明したように本発明によれば、アクセス動作時に
は所望のローが存在するワードデコーメ部のみを動作さ
せるのでローデコーダの消費電力を低減することができ
、たとえば2ノロ、りに分割した場合には、ワード線ド
ライバ以降センスアンプの動作までの回路の消費電力を
ほぼ1/!に低分割した双方が動作するがす7レツシ、
時はコフム畢の回路は動作しない、従って、トータルの
消費電力を低減することができ、前述の従来方式におけ
る問題点の解決に役立つものである。
は所望のローが存在するワードデコーメ部のみを動作さ
せるのでローデコーダの消費電力を低減することができ
、たとえば2ノロ、りに分割した場合には、ワード線ド
ライバ以降センスアンプの動作までの回路の消費電力を
ほぼ1/!に低分割した双方が動作するがす7レツシ、
時はコフム畢の回路は動作しない、従って、トータルの
消費電力を低減することができ、前述の従来方式におけ
る問題点の解決に役立つものである。
なお、上述の実施例においては、64にビットメモリを
示し九が、これに限定されるものではなく、本発IjI
は、たとえば、メモリセルアレイ、センスアング部、ワ
ードデコーダ部、ワード線ドライバおよびう、チイネー
ブルパ、ファが1分割たとえば2分割されている半導体
配憶鋏llK適用される。
示し九が、これに限定されるものではなく、本発IjI
は、たとえば、メモリセルアレイ、センスアング部、ワ
ードデコーダ部、ワード線ドライバおよびう、チイネー
ブルパ、ファが1分割たとえば2分割されている半導体
配憶鋏llK適用される。
第1図は従来方式を実行するための半導体記憶装置のブ
ロック回路図、第2図は本発明の一実施例としての牛導
体記憶装置のfief/回路図、第3図は第2図のアド
レス/母ツ7ア5 R’の詳細な部分回路図である・ 1−1.1−2.1−3.1−4・・・メモリセルアレ
イ、2−1.雪−2・・・センスアンプ部、3−1.3
−2.$−3,3−4・・・ワードデコー/frill
、4R・・・ロー4ネ−fルAデファ、4C−jラムイ
ネーブルパ、フ7.5RISIL’・−・ローアドレス
バッファ、5C・・・コラム7fレス/4ツフア、88
.6m1−1.81t−2−・・ワード線ドライバ、6
C・−コラ五線ドライバ、7.7−1.7−2・・・ラ
ッチイネ−デルd、ファ、8−・デーp−+ツ7ア、9
・・・リフレ、シュ制御回路・ 特許出願人 富士通株式金社 特許出願代理人 弁理士 青 木 朗 弁理士 画 舘 和 之 弁理士 内 1) 幸 男 弁理士 山 口 昭 之
ロック回路図、第2図は本発明の一実施例としての牛導
体記憶装置のfief/回路図、第3図は第2図のアド
レス/母ツ7ア5 R’の詳細な部分回路図である・ 1−1.1−2.1−3.1−4・・・メモリセルアレ
イ、2−1.雪−2・・・センスアンプ部、3−1.3
−2.$−3,3−4・・・ワードデコー/frill
、4R・・・ロー4ネ−fルAデファ、4C−jラムイ
ネーブルパ、フ7.5RISIL’・−・ローアドレス
バッファ、5C・・・コラム7fレス/4ツフア、88
.6m1−1.81t−2−・・ワード線ドライバ、6
C・−コラ五線ドライバ、7.7−1.7−2・・・ラ
ッチイネ−デルd、ファ、8−・デーp−+ツ7ア、9
・・・リフレ、シュ制御回路・ 特許出願人 富士通株式金社 特許出願代理人 弁理士 青 木 朗 弁理士 画 舘 和 之 弁理士 内 1) 幸 男 弁理士 山 口 昭 之
Claims (1)
- 1、複数個のプロ、りにより分割されたメイナ建、り半
導体記憶装置において、アクセス動作時には前記複数個
のプロ、りのうち1つのみを駆動させ、リンレッジ、動
作時には前記複数個のブロックの全部を駆動させるよう
にしたことを特徴とするメイナオック半導体記憶装置の
駆動方式。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56099754A JPH0632217B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体記憶装置 |
US06/392,518 US4486860A (en) | 1981-06-29 | 1982-06-28 | System for driving a dynamic random access memory device |
EP82303413A EP0068893B1 (en) | 1981-06-29 | 1982-06-29 | System for driving a dynamic random access memory device |
DE8282303413T DE3280054D1 (de) | 1981-06-29 | 1982-06-29 | Steuerungssystem fuer einem direktzugriffspeicher. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56099754A JPH0632217B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS581890A true JPS581890A (ja) | 1983-01-07 |
JPH0632217B2 JPH0632217B2 (ja) | 1994-04-27 |
Family
ID=14255767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56099754A Expired - Lifetime JPH0632217B2 (ja) | 1981-06-29 | 1981-06-29 | 半導体記憶装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4486860A (ja) |
EP (1) | EP0068893B1 (ja) |
JP (1) | JPH0632217B2 (ja) |
DE (1) | DE3280054D1 (ja) |
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- 1981-06-29 JP JP56099754A patent/JPH0632217B2/ja not_active Expired - Lifetime
-
1982
- 1982-06-28 US US06/392,518 patent/US4486860A/en not_active Expired - Lifetime
- 1982-06-29 DE DE8282303413T patent/DE3280054D1/de not_active Expired - Lifetime
- 1982-06-29 EP EP82303413A patent/EP0068893B1/en not_active Expired
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Also Published As
Publication number | Publication date |
---|---|
EP0068893A2 (en) | 1983-01-05 |
JPH0632217B2 (ja) | 1994-04-27 |
DE3280054D1 (de) | 1990-01-11 |
EP0068893A3 (en) | 1986-02-26 |
EP0068893B1 (en) | 1989-12-06 |
US4486860A (en) | 1984-12-04 |
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