JPH06318708A - 高出力mosfet - Google Patents
高出力mosfetInfo
- Publication number
- JPH06318708A JPH06318708A JP5163306A JP16330693A JPH06318708A JP H06318708 A JPH06318708 A JP H06318708A JP 5163306 A JP5163306 A JP 5163306A JP 16330693 A JP16330693 A JP 16330693A JP H06318708 A JPH06318708 A JP H06318708A
- Authority
- JP
- Japan
- Prior art keywords
- region
- pad
- source
- base region
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 230000002093 peripheral effect Effects 0.000 claims abstract description 18
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 abstract description 10
- 238000009413 insulation Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 65
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 239000000969 carrier Substances 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 238000000034 method Methods 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000005476 soldering Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 高出力MOSFETがダイオードモード動作
時に、少数キャリアにより、電極パッドを取囲むセル素
子に過電流を生じて、デバイスが故障することを回避す
る。 【構成】 半導体ウエハ15,16に、ソース領域3
1,32をもつベース領域18,19の設け、ベース領
域18,19の端部をチヤンネル領域とする多数のセル
領域を設ける。各セル領域間の間隔Aよりもはるかに大
きい幅Cの大面積ソース電極パツド11と大面積ベース
領域20とを設ける。大面積ソース電極パツド11の周
辺部を単一の導電性突起82で絶縁層41,42を貫通
して大面積ベース領域20と電気的に接続する。大面積
ベース領域20の周辺部とベース領域19との間の間隔
Bを各セル領域間の間隔Aと同程度の狭い間隔にする。
大面積ベース領域20下側に生じた少数キャリアがチャ
ンネル領域に向かわず、大面積ベース領域20に収集さ
れて、セル素子に過電流が生じない。
時に、少数キャリアにより、電極パッドを取囲むセル素
子に過電流を生じて、デバイスが故障することを回避す
る。 【構成】 半導体ウエハ15,16に、ソース領域3
1,32をもつベース領域18,19の設け、ベース領
域18,19の端部をチヤンネル領域とする多数のセル
領域を設ける。各セル領域間の間隔Aよりもはるかに大
きい幅Cの大面積ソース電極パツド11と大面積ベース
領域20とを設ける。大面積ソース電極パツド11の周
辺部を単一の導電性突起82で絶縁層41,42を貫通
して大面積ベース領域20と電気的に接続する。大面積
ベース領域20の周辺部とベース領域19との間の間隔
Bを各セル領域間の間隔Aと同程度の狭い間隔にする。
大面積ベース領域20下側に生じた少数キャリアがチャ
ンネル領域に向かわず、大面積ベース領域20に収集さ
れて、セル素子に過電流が生じない。
Description
【0001】
【産業上の利用分野】本発明は高出力MOSFETに関
し、特にダイオード動作モードにおけるデバイスの故障
防止を目的とした電極パッド周囲部とその下地シリコン
層の直接接続に関する。
し、特にダイオード動作モードにおけるデバイスの故障
防止を目的とした電極パッド周囲部とその下地シリコン
層の直接接続に関する。
【0002】
【従来の技術】高出力MOSFETとしては、通常縦方
向導電性デバイスが良く知られている。一般に、このよ
うなデバイスは、5000個を越える非常に多くのセル
を単一の小さなチップ領域上に形成することにより構成
され、デバイスは全て並列に接続される。通常、各セル
は、主となるウエハ又はチップの一表面に拡散されるベ
ース領域から構成される。ソース領域は各ベース領域の
内部に形成され、従来のMOSFETチャネルを規定す
る。各MOSFETチャネルは、多結晶シリコンから形
成される従来のMOSFETゲートの下方に位置する。
ゲート素子は共通して接続され、チップの一表面にあっ
て外部との接続が可能な共通のゲート電極パッドに接続
することができる。このようなゲート電極パッドを使用
すると、接続に好都合である。ソース領域は、それぞれ
従来のように、チップの表面全体を被覆し且つデバイス
のソース電極への接続を容易にするソース電極パッドに
至る単一のシート電極に接続される。電極バッドは、通
常パッド表面とその下方のシリコンウエハ又はチップ表
面とその間に設けられる酸化物層の上面に支持される。
従来、パッド領域の下方のシリコンはセルのベース領域
と同じ導電型を有する。
向導電性デバイスが良く知られている。一般に、このよ
うなデバイスは、5000個を越える非常に多くのセル
を単一の小さなチップ領域上に形成することにより構成
され、デバイスは全て並列に接続される。通常、各セル
は、主となるウエハ又はチップの一表面に拡散されるベ
ース領域から構成される。ソース領域は各ベース領域の
内部に形成され、従来のMOSFETチャネルを規定す
る。各MOSFETチャネルは、多結晶シリコンから形
成される従来のMOSFETゲートの下方に位置する。
ゲート素子は共通して接続され、チップの一表面にあっ
て外部との接続が可能な共通のゲート電極パッドに接続
することができる。このようなゲート電極パッドを使用
すると、接続に好都合である。ソース領域は、それぞれ
従来のように、チップの表面全体を被覆し且つデバイス
のソース電極への接続を容易にするソース電極パッドに
至る単一のシート電極に接続される。電極バッドは、通
常パッド表面とその下方のシリコンウエハ又はチップ表
面とその間に設けられる酸化物層の上面に支持される。
従来、パッド領域の下方のシリコンはセルのベース領域
と同じ導電型を有する。
【0003】各ベース領域内のソースとそれぞれ接触す
るソース電極は、セルのベース領域の中心部とも接触す
る。従って、デバイス全体はソース電極が一方の極性で
ある時に単一接合デバイス、すなわちダイオードとして
動作するが、ソース電極が他方の極性である時にはMO
SFETとして動作する。特定の回路条件下で、上述の
ような構造のMOSFETデバイスはダイオードモード
での動作中に故障が生じることが判明している。検査に
よれば故障は電極パッドの周囲のセル素子で生じた。
るソース電極は、セルのベース領域の中心部とも接触す
る。従って、デバイス全体はソース電極が一方の極性で
ある時に単一接合デバイス、すなわちダイオードとして
動作するが、ソース電極が他方の極性である時にはMO
SFETとして動作する。特定の回路条件下で、上述の
ような構造のMOSFETデバイスはダイオードモード
での動作中に故障が生じることが判明している。検査に
よれば故障は電極パッドの周囲のセル素子で生じた。
【0004】
【発明が解決しようとする課題】上述の問題を分析して
みると、デバイスはMOSFETとして動作する時に多
数キャリアデバイスとして動作するため、互いに並列に
接続されるそれぞれのセルは負荷電流の適切な割当て分
のみを搬送することがわかる。これに対し、デバイスが
ダイオードとして動作される時には、デバイスは少数キ
ャリアデバイスとして動作するので、より多くの電流を
流すダイオードは局部的に加熱される。すなわち、その
ようなダイオードはさらに多くの電流が流れる傾向にあ
るので、いくつかのセルがデバイスを破壊するほど大き
な電流を流すようになるまで続く。この電流「取込み」
の傾向は、デバイスの接続用パッドの縁部に隣接して配
置されるセル素子ではさらに顕著である。これは、パッ
ドの下地領域がデバイスの動作中に下地領域内へわずか
しかキャリアを注入しないためである。その後、デバイ
スがダイオードとして動作されると、パッドの周囲の下
地領域に注入されたキャリアは、ソース電極に確実に接
続されて独立した並列ダイオードとして動作する隣接す
るセル素子によりきわめて急速に収集される。しかしな
がら、パッドの下地領域は、ソース電極に堅固に接続さ
れていないために、キャリア収集ができない。その結
果、パッドの縁部にすぐ隣接するダイオードは直ちにパ
ッドの周囲から離れた位置にあるセルより高い導電レベ
ルを有するようになり、デバイス全体の許容電流以上の
電流が流れるので、デバイスは故障する。
みると、デバイスはMOSFETとして動作する時に多
数キャリアデバイスとして動作するため、互いに並列に
接続されるそれぞれのセルは負荷電流の適切な割当て分
のみを搬送することがわかる。これに対し、デバイスが
ダイオードとして動作される時には、デバイスは少数キ
ャリアデバイスとして動作するので、より多くの電流を
流すダイオードは局部的に加熱される。すなわち、その
ようなダイオードはさらに多くの電流が流れる傾向にあ
るので、いくつかのセルがデバイスを破壊するほど大き
な電流を流すようになるまで続く。この電流「取込み」
の傾向は、デバイスの接続用パッドの縁部に隣接して配
置されるセル素子ではさらに顕著である。これは、パッ
ドの下地領域がデバイスの動作中に下地領域内へわずか
しかキャリアを注入しないためである。その後、デバイ
スがダイオードとして動作されると、パッドの周囲の下
地領域に注入されたキャリアは、ソース電極に確実に接
続されて独立した並列ダイオードとして動作する隣接す
るセル素子によりきわめて急速に収集される。しかしな
がら、パッドの下地領域は、ソース電極に堅固に接続さ
れていないために、キャリア収集ができない。その結
果、パッドの縁部にすぐ隣接するダイオードは直ちにパ
ッドの周囲から離れた位置にあるセルより高い導電レベ
ルを有するようになり、デバイス全体の許容電流以上の
電流が流れるので、デバイスは故障する。
【0005】
【課題を解決するための手段】パッドを取囲むセル素子
の故障により、ダイオードモードでの動作中にデバイス
の故障が早期に生ずるという上述の問題を解決するた
め、ソース電極と、ソースパッド及びゲートパッドのそ
れぞれの周囲を完全に取囲む下地のシリコン表面とを接
続する複数の直接接続手段を設けた。この直接接続を行
なうことにより、パッドの下地のベース材料は、デバイ
ス全体がダイオードとして動作する間にあらかじめパッ
ドの下方に注入されていた少数キャリアを非常に効率良
く収集する。その結果、それらのキャリアは隣接するセ
ル素子ではなく、パッドの下地領域により直ちに排除さ
れるので、隣接するセル素子が他のセル素子より効率の
高いダイオードであって、ダイオードモードでの動作中
に最終的に故障することになり得るものになることはな
い。
の故障により、ダイオードモードでの動作中にデバイス
の故障が早期に生ずるという上述の問題を解決するた
め、ソース電極と、ソースパッド及びゲートパッドのそ
れぞれの周囲を完全に取囲む下地のシリコン表面とを接
続する複数の直接接続手段を設けた。この直接接続を行
なうことにより、パッドの下地のベース材料は、デバイ
ス全体がダイオードとして動作する間にあらかじめパッ
ドの下方に注入されていた少数キャリアを非常に効率良
く収集する。その結果、それらのキャリアは隣接するセ
ル素子ではなく、パッドの下地領域により直ちに排除さ
れるので、隣接するセル素子が他のセル素子より効率の
高いダイオードであって、ダイオードモードでの動作中
に最終的に故障することになり得るものになることはな
い。
【0006】
【実施例】以下、添付の図面を参照して本発明の実施例
を説明する。まず、図1に関して説明する。図1には半
導体チップ10が示されている。図1に示されるチップ
は、通常長さ約100mil 、幅約100mil であり、そ
の中に含まれるMOSFETセルの数は6000個を越
える。それらのMOSFETセルは後述するように並列
に接続される。
を説明する。まず、図1に関して説明する。図1には半
導体チップ10が示されている。図1に示されるチップ
は、通常長さ約100mil 、幅約100mil であり、そ
の中に含まれるMOSFETセルの数は6000個を越
える。それらのMOSFETセルは後述するように並列
に接続される。
【0007】チップの表面は、ソースワイヤリードに接
続することができる広い露出金属表面を有するソースパ
ッド11を含む。また、ゲートパッド12も同様に広い
露出金属表面を有し、ゲートリードをこの表面に接続す
ることができる。デバイスの底面にはドレイン電極13
(図3及び図4)が設けられている。
続することができる広い露出金属表面を有するソースパ
ッド11を含む。また、ゲートパッド12も同様に広い
露出金属表面を有し、ゲートリードをこの表面に接続す
ることができる。デバイスの底面にはドレイン電極13
(図3及び図4)が設けられている。
【0008】図2、図3及び図4は、図1のウエハ又は
チップの上面に形成される個々のMOSFETセルが六
角形状である場合のセルの構成を示す。ただし、個々の
セルについては長方形又は正方形などの他の閉鎖セル形
状を使用しても良い。図2、図3及び図4に示されるデ
バイスはNチャンネル型デバイスであるが、本発明に従
ってPチャンネル型デバイスも形成し得ることは明らか
であろう。
チップの上面に形成される個々のMOSFETセルが六
角形状である場合のセルの構成を示す。ただし、個々の
セルについては長方形又は正方形などの他の閉鎖セル形
状を使用しても良い。図2、図3及び図4に示されるデ
バイスはNチャンネル型デバイスであるが、本発明に従
ってPチャンネル型デバイスも形成し得ることは明らか
であろう。
【0009】図示される実施例において半導体チップは
N+ 型シリコン基板15と、その上に形成されるN- 型
エピタキシャル層16とから構成される。N- 型エピタ
キシャル層16は、図示されるように六角形の形状を有
するP+ 型ベース拡散セル17,18及び19などの複
数のベース拡散セルを含むが、その他の形状を採用して
も良い。N- 型エピタキシャル層16は、ベースと同時
に形成されるP+ 型拡散領域20をさらに有する。この
P+ 型拡散領域20は図1のソースパッド11の領域全
体の下方に形成される。図1のゲートパッド12の領域
全体の下方にも同様のP+ 型拡散領域(図示せず)が形
成される。
N+ 型シリコン基板15と、その上に形成されるN- 型
エピタキシャル層16とから構成される。N- 型エピタ
キシャル層16は、図示されるように六角形の形状を有
するP+ 型ベース拡散セル17,18及び19などの複
数のベース拡散セルを含むが、その他の形状を採用して
も良い。N- 型エピタキシャル層16は、ベースと同時
に形成されるP+ 型拡散領域20をさらに有する。この
P+ 型拡散領域20は図1のソースパッド11の領域全
体の下方に形成される。図1のゲートパッド12の領域
全体の下方にも同様のP+ 型拡散領域(図示せず)が形
成される。
【0010】P+ 型ベース拡散セル17,18及び19
などのP+ 型セルは、それぞれソース拡散領域30,3
1及び32として示される六角形のソース拡散領域を含
む。図4にも同様のセル配置が示されているが、この場
合、六角形のP+ 型ベース拡散セル21,22及び23
はソース拡散領域24,25及び26をそれぞれ含む。
ソース拡散領域24,25,26,30,31及び32
の外縁部とP+ 型ベース拡散セル21,22,23,1
7,18及び19との間の環状領域は、それぞれ六角形
のチャンネルを規定する。それらのチャンネルは対応す
るゲート電極によりそれぞれ被覆される。図3及び図4
において、ゲート電極は、各チャンネルの上方に位置す
る格子部を有する多結晶シリコンゲート格子40として
示されている。多結晶シリコンゲート格子40は半導体
チップ10の表面上で支持され、実際には格子の形状を
有する酸化シリコン層41の内部に形成されている。こ
の酸化シリコン層41は、シリコンの表面に延在し、ソ
ースパッド11の領域全体の下面に形成される酸化物の
延長領域42を有する。同様にこの延長領域42は、ゲ
ートパッド12の導電性材料の下面に形成される。
などのP+ 型セルは、それぞれソース拡散領域30,3
1及び32として示される六角形のソース拡散領域を含
む。図4にも同様のセル配置が示されているが、この場
合、六角形のP+ 型ベース拡散セル21,22及び23
はソース拡散領域24,25及び26をそれぞれ含む。
ソース拡散領域24,25,26,30,31及び32
の外縁部とP+ 型ベース拡散セル21,22,23,1
7,18及び19との間の環状領域は、それぞれ六角形
のチャンネルを規定する。それらのチャンネルは対応す
るゲート電極によりそれぞれ被覆される。図3及び図4
において、ゲート電極は、各チャンネルの上方に位置す
る格子部を有する多結晶シリコンゲート格子40として
示されている。多結晶シリコンゲート格子40は半導体
チップ10の表面上で支持され、実際には格子の形状を
有する酸化シリコン層41の内部に形成されている。こ
の酸化シリコン層41は、シリコンの表面に延在し、ソ
ースパッド11の領域全体の下面に形成される酸化物の
延長領域42を有する。同様にこの延長領域42は、ゲ
ートパッド12の導電性材料の下面に形成される。
【0011】酸化シリコン層41はいくつかの絶縁層か
ら構成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子40のすぐ下に1000
オングストローム程度の非常に薄い二酸化シリコン層を
含むことができる。ゲート格子を内部に含む絶縁性酸化
シリコン層41の上方の層として、多結晶シリコンゲー
ト格子40をソース電極から確実に絶縁するために、ゲ
ート格子40の上方と周囲に形成される再溶融シロック
スを使用することができる。酸化シリコン層41は、ソ
ース拡散領域31及び32(図3)並びに24,25及
び26(図4)の外側の周辺部のみを被覆し、もって、
これらのソース拡散領域との電気的な接触が可能にな
る。
ら構成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子40のすぐ下に1000
オングストローム程度の非常に薄い二酸化シリコン層を
含むことができる。ゲート格子を内部に含む絶縁性酸化
シリコン層41の上方の層として、多結晶シリコンゲー
ト格子40をソース電極から確実に絶縁するために、ゲ
ート格子40の上方と周囲に形成される再溶融シロック
スを使用することができる。酸化シリコン層41は、ソ
ース拡散領域31及び32(図3)並びに24,25及
び26(図4)の外側の周辺部のみを被覆し、もって、
これらのソース拡散領域との電気的な接触が可能にな
る。
【0012】次に、図3及び図4に示されるアルミニウ
ムシート電極60は、半導体チップの表面全体を被覆
し、各ソース拡散領域の内周部及び対応するP+ 型ベー
ス拡散セルの中心に露出するP+ 型領域と接触する。ア
ルミニウムシート電極60は、小さなゲートパッド12
と、それより大きくソースパッド11に至るソース電極
とに分割される。多結晶シリコンゲート格子40は、前
述同時係属出願に示されるようにゲートパッド12に適
切に接続される。ソース電極は、延長領域42と同じ広
がりをもって延在する。また、図4に示されるように、
半導体チップの縁部においては、アルミニウムシート電
極60のソースパッド11の縁部61はチップの縁部に
達していない。次に、チャンネルストッパ電極62が通
常の方法により形成され、下方に位置するN- 型材料
と、ドレイン電極13とに接続される。
ムシート電極60は、半導体チップの表面全体を被覆
し、各ソース拡散領域の内周部及び対応するP+ 型ベー
ス拡散セルの中心に露出するP+ 型領域と接触する。ア
ルミニウムシート電極60は、小さなゲートパッド12
と、それより大きくソースパッド11に至るソース電極
とに分割される。多結晶シリコンゲート格子40は、前
述同時係属出願に示されるようにゲートパッド12に適
切に接続される。ソース電極は、延長領域42と同じ広
がりをもって延在する。また、図4に示されるように、
半導体チップの縁部においては、アルミニウムシート電
極60のソースパッド11の縁部61はチップの縁部に
達していない。次に、チャンネルストッパ電極62が通
常の方法により形成され、下方に位置するN- 型材料
と、ドレイン電極13とに接続される。
【0013】ソースパッドとゲートパッドを除くデバイ
スの上面全体は、デバイスの上面保護のために、酸化物
層又はその他の適切な絶縁層70により被覆される。図
1、図3及び図4に示されるように、この絶縁層70は
ソースパッド11の領域とゲートパッド12の領域にお
いては取除かれる。
スの上面全体は、デバイスの上面保護のために、酸化物
層又はその他の適切な絶縁層70により被覆される。図
1、図3及び図4に示されるように、この絶縁層70は
ソースパッド11の領域とゲートパッド12の領域にお
いては取除かれる。
【0014】この種の従来のデバイス、特に複数の並列
接続セルを使用する従来の縦方向導電性高出力MOSF
ETデバイスにおいては、デバイスがダイオードモード
で動作された時に、セルがソースパッド11又はゲート
パッド12の境界に隣接する領域で故障してしまうこと
が時折見られた。すなわち、図3及び図4に示されるデ
バイスは、アルミニウムシート電極60のソース電極及
びドレイン電極13の電位に応じてMOSFETモード
又はダイオードモードで動作することができる。ドレイ
ン電極13が正であり、ソース電極が負である時、デバ
イスの導電はMOSFETモードで制御される。そこ
で、多結晶シリコンゲート格子40に適切な電位が印加
されると、各ソース拡散領域の外周部と各ベース拡散セ
ルの外周部との間のチャンネル領域は反転されるので、
ゲート電位が印加された時、ドレイン電極13からアル
ミニウムシート電極60のソース電極まで導電路が形成
される。しかしながら、ソース電極の電位とドレイン電
極の電位が逆転され、ソース電極が正になると、デバイ
ス全体は、P+ 型ベース拡散領域とN- 型エピタキシャ
ル層との間にダイオード接合が形成された順方向バイア
スダイオードとして動作する。
接続セルを使用する従来の縦方向導電性高出力MOSF
ETデバイスにおいては、デバイスがダイオードモード
で動作された時に、セルがソースパッド11又はゲート
パッド12の境界に隣接する領域で故障してしまうこと
が時折見られた。すなわち、図3及び図4に示されるデ
バイスは、アルミニウムシート電極60のソース電極及
びドレイン電極13の電位に応じてMOSFETモード
又はダイオードモードで動作することができる。ドレイ
ン電極13が正であり、ソース電極が負である時、デバ
イスの導電はMOSFETモードで制御される。そこ
で、多結晶シリコンゲート格子40に適切な電位が印加
されると、各ソース拡散領域の外周部と各ベース拡散セ
ルの外周部との間のチャンネル領域は反転されるので、
ゲート電位が印加された時、ドレイン電極13からアル
ミニウムシート電極60のソース電極まで導電路が形成
される。しかしながら、ソース電極の電位とドレイン電
極の電位が逆転され、ソース電極が正になると、デバイ
ス全体は、P+ 型ベース拡散領域とN- 型エピタキシャ
ル層との間にダイオード接合が形成された順方向バイア
スダイオードとして動作する。
【0015】デバイスがダイオードとして動作している
時、デバイスの6000個を越えるセルはそれぞれ電流
を並列に流す。接続用パッドの周囲のダイオード素子の
故障は、ソースパッド11にごく弱く接続されているP
+ 型拡散領域20が、デバイスがMOSFETトランジ
スタとして動作する間に、N- 型エピタキシャル層の内
部に少数キャリアをごくわずかに注入しているというこ
とが認識されるまで解明されなかった。ソース電極とド
レイン電極13との間の電位が逆転されると、P+ 型拡
散領域20により形成される接合はそれらの注入キャリ
アを効率良く収集することができなくなるので、キャリ
アは図3及び図4のソース拡散領域32及び26を含む
セルのようなパッドを取囲む個々のセルの内部へ優先的
に流入する。セルがソース電極に確実に接続されている
ので、P+ 型拡散領域からあらかじめ注入されているキ
ャリアを容易に収集することができる。その結果、それ
らのセルはソースパッド11からさらに離間している他
のセルより効率の高いダイオードとなる。デバイスがダ
イオードとして動作する時、少数キャリアデバイスとし
て動作するので、それらのセルは過度に導通しデバイス
に許容電流以上の電流を流そうとするため、デバイスに
故障が生じる。
時、デバイスの6000個を越えるセルはそれぞれ電流
を並列に流す。接続用パッドの周囲のダイオード素子の
故障は、ソースパッド11にごく弱く接続されているP
+ 型拡散領域20が、デバイスがMOSFETトランジ
スタとして動作する間に、N- 型エピタキシャル層の内
部に少数キャリアをごくわずかに注入しているというこ
とが認識されるまで解明されなかった。ソース電極とド
レイン電極13との間の電位が逆転されると、P+ 型拡
散領域20により形成される接合はそれらの注入キャリ
アを効率良く収集することができなくなるので、キャリ
アは図3及び図4のソース拡散領域32及び26を含む
セルのようなパッドを取囲む個々のセルの内部へ優先的
に流入する。セルがソース電極に確実に接続されている
ので、P+ 型拡散領域からあらかじめ注入されているキ
ャリアを容易に収集することができる。その結果、それ
らのセルはソースパッド11からさらに離間している他
のセルより効率の高いダイオードとなる。デバイスがダ
イオードとして動作する時、少数キャリアデバイスとし
て動作するので、それらのセルは過度に導通しデバイス
に許容電流以上の電流を流そうとするため、デバイスに
故障が生じる。
【0016】本発明によれば、デバイスがダイオードモ
ードで動作する時にさらに効率良く少数キャリアを収集
するために、ソースパッド11の周辺部においてアルミ
ニウムシート60のソース電極から下方に位置するP+
型拡散領域20の周辺部まで直接の電気的接続が形成さ
れる。同様に、ゲートパッド12の周辺部においてソー
ス電極60から下方に位置するP+ 型拡散領域までの接
続が成立する。
ードで動作する時にさらに効率良く少数キャリアを収集
するために、ソースパッド11の周辺部においてアルミ
ニウムシート60のソース電極から下方に位置するP+
型拡散領域20の周辺部まで直接の電気的接続が形成さ
れる。同様に、ゲートパッド12の周辺部においてソー
ス電極60から下方に位置するP+ 型拡散領域までの接
続が成立する。
【0017】たとえば、図2、図3及び図4、特に図2
においては80,81及び82により示されるように、
複数の開口がパッドの周辺部に形成される。すなわち、
アルミニウムシート電極60がデバイスの表面にかぶせ
られる間、図3の接続点86により示されるように、P
+ 型拡散領域20への接続は開口82を介してなされ
る。図4には、ソースパッド11の領域に形成される同
様の開口90を断面図で示す。ソース電極から下方に位
置するP+ 型拡散領域20への接続は接続点91におい
て行なわれる。
においては80,81及び82により示されるように、
複数の開口がパッドの周辺部に形成される。すなわち、
アルミニウムシート電極60がデバイスの表面にかぶせ
られる間、図3の接続点86により示されるように、P
+ 型拡散領域20への接続は開口82を介してなされ
る。図4には、ソースパッド11の領域に形成される同
様の開口90を断面図で示す。ソース電極から下方に位
置するP+ 型拡散領域20への接続は接続点91におい
て行なわれる。
【0018】接続点の数又は間隔は重要ではないが、1
つおきのセル素子に隣接する点で1つの接続点を設けれ
ば十分であることがわかっている。ゲートパッド12の
外周部を取囲むソース電極からゲートパッドの下方に位
置するP+ 型拡散領域までの延長領域を介する接続のた
めの接続点も同様に配置される(図示せず)。
つおきのセル素子に隣接する点で1つの接続点を設けれ
ば十分であることがわかっている。ゲートパッド12の
外周部を取囲むソース電極からゲートパッドの下方に位
置するP+ 型拡散領域までの延長領域を介する接続のた
めの接続点も同様に配置される(図示せず)。
【0019】この実施例のデバイスの場合、ソースパッ
ド11は30mil ×25mil の大きさであった。ソース
パッドの周辺部には約40の接続点が設けられ、各接続
点の間の間隔は約3mil であった。接続点は、パッドの
有効縁部から内方へ、セルの幅にほぼ等しい約1mil の
距離だけ離間させることができる。
ド11は30mil ×25mil の大きさであった。ソース
パッドの周辺部には約40の接続点が設けられ、各接続
点の間の間隔は約3mil であった。接続点は、パッドの
有効縁部から内方へ、セルの幅にほぼ等しい約1mil の
距離だけ離間させることができる。
【0020】
【発明の効果】この構成は、上述のダニエル・M・キン
ザー(Daniel M Kinzer)の米国特許出願第451795
号(出願日:1982年12月21日),名称「Struct
ureand Method of Manufacture of High Power MOSFET
Device 」に記載されるようなデバイスに採用される既
存の製造方法に容易に適用され、ダイオードモードで動
作するデバイスの故障をほぼ回避した。本発明を好まし
い実施例に関して説明したが、種々の変形及び変更は当
業者には明白であろう。従って、本発明は特定の開示内
容により限定されるのではなく、添付の特許請求の範囲
によってのみ限定されるものとする。
ザー(Daniel M Kinzer)の米国特許出願第451795
号(出願日:1982年12月21日),名称「Struct
ureand Method of Manufacture of High Power MOSFET
Device 」に記載されるようなデバイスに採用される既
存の製造方法に容易に適用され、ダイオードモードで動
作するデバイスの故障をほぼ回避した。本発明を好まし
い実施例に関して説明したが、種々の変形及び変更は当
業者には明白であろう。従って、本発明は特定の開示内
容により限定されるのではなく、添付の特許請求の範囲
によってのみ限定されるものとする。
【図1】 ソースリード及びゲートリードに接続される
べきソースパッドとゲートパッドをデバイスの上面に有
する代表的なMOSFETの拡大平面図である。
べきソースパッドとゲートパッドをデバイスの上面に有
する代表的なMOSFETの拡大平面図である。
【図2】 図1のシリコンチップのシリコン表面の
「A」で示される円の内部の領域の接合パターンの拡大
図である。
「A」で示される円の内部の領域の接合パターンの拡大
図である。
【図3】 図2のシリコン表面に配置される電極を示
す、図2の線3−3に沿った図2のチップの横断面図で
ある。
す、図2の線3−3に沿った図2のチップの横断面図で
ある。
【図4】 チップの上面及び縁部のパッドを示す図3と
同様の横断面図である。
同様の横断面図である。
10 半導体チップ 11 ソースパッド 12 ゲートパッド 13 ドレイン電極 15 N+ 型シリコン基板 16 N- 型エピタキシャル層 17,18,19 P+ 型ベース拡散セル 20 P+ 型拡散領域 21,22,23 P+ 型ベース拡散セル 24,25,26 ソース拡散領域 30,31,32 ソース拡散領域 40 多結晶シリコンゲート格子 41 酸化シリコン層 42 延長領域 60 アルミニウムシート電極 70 絶縁層 80,81,82 開口 90 開口
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年7月7日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 高出力MOSFET
【特許請求の範囲】
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は高出力MOSFETに関
し、特にダイオード動作モードにおけるデバイスの故障
防止を目的とした電極パッド周囲部とその下地シリコン
層の直接接続に関する。
し、特にダイオード動作モードにおけるデバイスの故障
防止を目的とした電極パッド周囲部とその下地シリコン
層の直接接続に関する。
【0002】
【従来の技術】高出力MOSFETとしては、通常縦方
向導電性デバイスが良く知られている。一般に、このよ
うなデバイスは、5000個を越える非常に多くのセル
を単一の小さなチップ領域上に形成することにより構成
され、デバイスは全て並列に接続される。
向導電性デバイスが良く知られている。一般に、このよ
うなデバイスは、5000個を越える非常に多くのセル
を単一の小さなチップ領域上に形成することにより構成
され、デバイスは全て並列に接続される。
【0003】通常、各セルは、主となるウエハ又はチッ
プの一表面に拡散されるベース領域から構成される。ソ
ース領域は各ベース領域の内部に形成され、従来のMO
SFETチャネルを規定する。各MOSFETチャネル
は、多結晶シリコンから形成される従来のMOSFET
ゲートの下方に位置する。
プの一表面に拡散されるベース領域から構成される。ソ
ース領域は各ベース領域の内部に形成され、従来のMO
SFETチャネルを規定する。各MOSFETチャネル
は、多結晶シリコンから形成される従来のMOSFET
ゲートの下方に位置する。
【0004】ゲート素子は共通して接続され、チップの
一表面にあって外部との接続が可能な共通のゲート電極
パッドに接続することができる。このようなゲート電極
パッドを使用すると、接続に好都合である。ソース領域
は、それぞれ従来のように、チップの表面全体を被覆し
且つデバイスのソース電極への接続を容易にするソース
電極パッドに至る単一のシート電極に接続される。
一表面にあって外部との接続が可能な共通のゲート電極
パッドに接続することができる。このようなゲート電極
パッドを使用すると、接続に好都合である。ソース領域
は、それぞれ従来のように、チップの表面全体を被覆し
且つデバイスのソース電極への接続を容易にするソース
電極パッドに至る単一のシート電極に接続される。
【0005】電極パッドは、通常パッド表面とその下方
のシリコンウエハ又はチップ表面との間に設けられる酸
化物層の上面に支持される。従来、パッド領域の下方の
シリコンはセルのベース領域と同じ導電型を有する。各
ベース領域内のソースとそれぞれ接触するソース電極
は、セルのベース領域の中心部とも接触する。
のシリコンウエハ又はチップ表面との間に設けられる酸
化物層の上面に支持される。従来、パッド領域の下方の
シリコンはセルのベース領域と同じ導電型を有する。各
ベース領域内のソースとそれぞれ接触するソース電極
は、セルのベース領域の中心部とも接触する。
【0006】したがって、デバイス全体はソース電極が
一方の極性であるときに単一接合デバイス、すなわちダ
イオードとして動作するが、ソース電極が他方の極性で
あるときにはMOSFETとして動作する。
一方の極性であるときに単一接合デバイス、すなわちダ
イオードとして動作するが、ソース電極が他方の極性で
あるときにはMOSFETとして動作する。
【0007】特定の回路条件下で、上述のような構造の
MOSFETデバイスはダイオードモードでの動作中に
故障が生じることが判明している。検査によれば故障は
電極パッドの周囲のセル素子で生じた。
MOSFETデバイスはダイオードモードでの動作中に
故障が生じることが判明している。検査によれば故障は
電極パッドの周囲のセル素子で生じた。
【0008】
【発明が解決しようとする課題】上述の問題を分析して
みると、デバイスはMOSFETとして動作するときに
多数キャリアデバイスとして動作するため、互いに並列
に接続されるそれぞれのセルは負荷電流の適切な割当て
分のみを搬送することがわかる。
みると、デバイスはMOSFETとして動作するときに
多数キャリアデバイスとして動作するため、互いに並列
に接続されるそれぞれのセルは負荷電流の適切な割当て
分のみを搬送することがわかる。
【0009】これに対し、デバイスがダイオードとして
動作されるときには、デバイスは少数キャリアデバイス
として動作するので、より多くの電流を流すダイオード
は局部的に加熱される。
動作されるときには、デバイスは少数キャリアデバイス
として動作するので、より多くの電流を流すダイオード
は局部的に加熱される。
【0010】すなわち、そのようなダイオードはさらに
多くの電流が流れる傾向にあるので、いくつかのセルが
デバイスを破壊するほど大きな電流を流すようになるま
で続くことになる。この電流「取込み」の傾向は、デバ
イスの接続用パッドの縁部に隣接して配置されるセル素
子ではさらに顕著である。
多くの電流が流れる傾向にあるので、いくつかのセルが
デバイスを破壊するほど大きな電流を流すようになるま
で続くことになる。この電流「取込み」の傾向は、デバ
イスの接続用パッドの縁部に隣接して配置されるセル素
子ではさらに顕著である。
【0011】これは、パッドの下地領域がデバイスの動
作中に下地領域内へわずかしかキャリアを注入しないた
めである。その後、デバイスがダイオードとして動作さ
れると、パッドの周囲の下地領域に注入されたキャリア
は、ソース電極に確実に接続されて独立した並列ダイオ
ードとして動作する隣接するセル素子によりきわめて急
速に収集される。
作中に下地領域内へわずかしかキャリアを注入しないた
めである。その後、デバイスがダイオードとして動作さ
れると、パッドの周囲の下地領域に注入されたキャリア
は、ソース電極に確実に接続されて独立した並列ダイオ
ードとして動作する隣接するセル素子によりきわめて急
速に収集される。
【0012】しかしながら、パッドの下地領域は、ソー
ス電極に堅固に接続されていないために、キャリア収集
ができない。その結果、パッドの縁部にすぐ隣接するダ
イオードは直ちにパッドの周囲から離れた位置にあるセ
ルより高い導電レベルを有するようになり、デバイス全
体の許容電流以上の電流が流れるので、デバイスは故障
する。
ス電極に堅固に接続されていないために、キャリア収集
ができない。その結果、パッドの縁部にすぐ隣接するダ
イオードは直ちにパッドの周囲から離れた位置にあるセ
ルより高い導電レベルを有するようになり、デバイス全
体の許容電流以上の電流が流れるので、デバイスは故障
する。
【0013】
【課題を解決するための手段】パッドを取囲むセル素子
の故障により、ダイオードモードでの動作中にデバイス
の故障が早期に生ずるという上述の問題を解決するた
め、ソース電極と、ソースパッド及びゲートパッドのそ
れぞれの周囲を完全に取囲む下地のシリコン表面とを接
続する単一の直接接続手段を設けたものである。
の故障により、ダイオードモードでの動作中にデバイス
の故障が早期に生ずるという上述の問題を解決するた
め、ソース電極と、ソースパッド及びゲートパッドのそ
れぞれの周囲を完全に取囲む下地のシリコン表面とを接
続する単一の直接接続手段を設けたものである。
【0014】
【作用】上記の直接接続を行なうことにより、パッドの
下地のベース材料は、デバイス全体がダイオードとして
動作する間にあらかじめパッドの下方に注入されていた
少数キャリアを非常に効率良く収集する。その結果、そ
れらのキャリアは隣接するセル素子ではなく、パッドの
下地領域により直ちに排除されるので、隣接するセル素
子が他のセル素子より効率の高いダイオードであって、
ダイオードモードでの動作中に最終的に故障することに
なり得るものになることはない。
下地のベース材料は、デバイス全体がダイオードとして
動作する間にあらかじめパッドの下方に注入されていた
少数キャリアを非常に効率良く収集する。その結果、そ
れらのキャリアは隣接するセル素子ではなく、パッドの
下地領域により直ちに排除されるので、隣接するセル素
子が他のセル素子より効率の高いダイオードであって、
ダイオードモードでの動作中に最終的に故障することに
なり得るものになることはない。
【0015】
【実施例】以下、添付の図面を参照して本発明の実施例
を説明する。まず、図1に関して説明する。図1には半
導体チップ10が示されている。図1に示されるチップ
は、通常長さ約100mil、幅約100milであ
り、その中に含まれるMOSFETセルの数は6000
個を越える。それらのMOSFETセルは後述するよう
に並列に接続される。
を説明する。まず、図1に関して説明する。図1には半
導体チップ10が示されている。図1に示されるチップ
は、通常長さ約100mil、幅約100milであ
り、その中に含まれるMOSFETセルの数は6000
個を越える。それらのMOSFETセルは後述するよう
に並列に接続される。
【0016】チップの表面は、ソースワイヤリードに接
続することができる広い露出金属表面を有するソースパ
ッド11を含んでいる。また、ゲートパッド12も同様
に広い露出金属表面を有し、ゲートリードをこの表面に
接続することができる。デバイスの底面にはドレイン電
極13(図3及び図4)が設けられている。
続することができる広い露出金属表面を有するソースパ
ッド11を含んでいる。また、ゲートパッド12も同様
に広い露出金属表面を有し、ゲートリードをこの表面に
接続することができる。デバイスの底面にはドレイン電
極13(図3及び図4)が設けられている。
【0017】図2、図3及び図4は、図1のウエハ又は
チップの上面に形成される個々のMOSFETセルが六
角形状である場合のセルの構成を示す。ただし、個々の
セルについては長方形又は正方形などの他の閉鎖セル形
状を使用しても良い。図2、図3及び図4に示されるデ
バイスはNチャンネル型デバイスであるが、本発明に従
ってPチャンネル型デバイスも形成し得ることは明らか
であろう。
チップの上面に形成される個々のMOSFETセルが六
角形状である場合のセルの構成を示す。ただし、個々の
セルについては長方形又は正方形などの他の閉鎖セル形
状を使用しても良い。図2、図3及び図4に示されるデ
バイスはNチャンネル型デバイスであるが、本発明に従
ってPチャンネル型デバイスも形成し得ることは明らか
であろう。
【0018】図示される実施例において半導体チップは
N+型シリコン基板15と、その上に形成されるN−型
エピタキシャル層16とから構成される。N−型エピタ
キシャル層16は、図示されるように六角形の形状を有
するP+型ベース拡散セル17,18及び19などの複
数のベース拡散セルを含むが、その他の形状を採用して
も良い。
N+型シリコン基板15と、その上に形成されるN−型
エピタキシャル層16とから構成される。N−型エピタ
キシャル層16は、図示されるように六角形の形状を有
するP+型ベース拡散セル17,18及び19などの複
数のベース拡散セルを含むが、その他の形状を採用して
も良い。
【0019】N−型エピタキシャル層16は、ベースと
同時に形成されるP+型拡散領域20をさらに有する。
このP+型拡散領域20は図1のソースパッド11の領
域全体の下方に形成される。そして、P+型拡散領域2
0とソースパツド11とは、図3に示すように、大面積
に形成されている。
同時に形成されるP+型拡散領域20をさらに有する。
このP+型拡散領域20は図1のソースパッド11の領
域全体の下方に形成される。そして、P+型拡散領域2
0とソースパツド11とは、図3に示すように、大面積
に形成されている。
【0020】したがつて、P+型拡散領域20は大面積
ベース領域を形成し、また、ソースパツド11は大面積
ソース電極パツドを形成している。そして、この大面積
ベース領域20の周辺部は、図3に示すように、セル領
域の端部、つまり、ベース領域19の端部に対して、1
つの間隔Bのみを介して隣接するように配置されてい
る。
ベース領域を形成し、また、ソースパツド11は大面積
ソース電極パツドを形成している。そして、この大面積
ベース領域20の周辺部は、図3に示すように、セル領
域の端部、つまり、ベース領域19の端部に対して、1
つの間隔Bのみを介して隣接するように配置されてい
る。
【0021】さらに、図3に示すように、この1つの間
隔Bは、各セル領域間の間隔、つまり、ベース領域1
8,19間の間隔Aと同程度の間隔に設定されており、
大面積ベース領域20の横方向の幅Cは、各ベース領域
18,19間の間隔Aに比して、はるかに大きい幅に設
定されている。また、図1のゲートパッド12の領域全
体の下方にも同様のP+型拡散領域(図示せず)が形成
される。
隔Bは、各セル領域間の間隔、つまり、ベース領域1
8,19間の間隔Aと同程度の間隔に設定されており、
大面積ベース領域20の横方向の幅Cは、各ベース領域
18,19間の間隔Aに比して、はるかに大きい幅に設
定されている。また、図1のゲートパッド12の領域全
体の下方にも同様のP+型拡散領域(図示せず)が形成
される。
【0022】P+型ベース拡散セル17,18及び19
などのP+型セルは、それぞれソース拡散領域30,3
1及び32として示される六角形のソース拡散領域を含
んでいる。図4にも同様のセル配置が示されているが、
この場合、六角形のP+型ベース拡散セル21,22及
び23はソース拡散領域24,25及び26をそれぞれ
含んでいる。
などのP+型セルは、それぞれソース拡散領域30,3
1及び32として示される六角形のソース拡散領域を含
んでいる。図4にも同様のセル配置が示されているが、
この場合、六角形のP+型ベース拡散セル21,22及
び23はソース拡散領域24,25及び26をそれぞれ
含んでいる。
【0023】ソース拡散領域24,25,26,30,
31及び32の外縁部とP+型ベース拡散セル21,2
2,23,17,18及び19との間の環状領域は、そ
れぞれ六角形のチャンネルを規定する。それらのチャン
ネルは対応するゲート電極によりそれぞれ被覆される。
図3及び図4において、ゲート電極は、各チャンネルの
上方に位置する格子部を有する多結晶シリコンゲート格
子40として示されている。
31及び32の外縁部とP+型ベース拡散セル21,2
2,23,17,18及び19との間の環状領域は、そ
れぞれ六角形のチャンネルを規定する。それらのチャン
ネルは対応するゲート電極によりそれぞれ被覆される。
図3及び図4において、ゲート電極は、各チャンネルの
上方に位置する格子部を有する多結晶シリコンゲート格
子40として示されている。
【0024】多結晶シリコンゲート格子40は半導体チ
ップ10の表面上で支持され、実際には格子の形状を有
する酸化シリコン層41の内部に形成されている。この
酸化シリコン層41は、シリコンの表面に延在し、ソー
スパッド11の領域全体の下面に形成される酸化物の延
長領域42を有する。同様にこの延長領域42は、ゲー
トパッド12の導電性材料の下面に形成される。
ップ10の表面上で支持され、実際には格子の形状を有
する酸化シリコン層41の内部に形成されている。この
酸化シリコン層41は、シリコンの表面に延在し、ソー
スパッド11の領域全体の下面に形成される酸化物の延
長領域42を有する。同様にこの延長領域42は、ゲー
トパッド12の導電性材料の下面に形成される。
【0025】酸化シリコン層41はいくつかの絶縁層か
ら構成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子40のすぐ下に1000
オングストローム程度の非常に薄い二酸化シリコン層を
含むことができる。ゲート格子を内部に含む絶縁性酸化
シリコン層41の上方の層として、多結晶シリコンゲー
ト格子40をソース電極から確実に絶縁するために、ゲ
ート格子40の上方と周囲に形成される再溶融シロック
スを使用することができる。
ら構成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子40のすぐ下に1000
オングストローム程度の非常に薄い二酸化シリコン層を
含むことができる。ゲート格子を内部に含む絶縁性酸化
シリコン層41の上方の層として、多結晶シリコンゲー
ト格子40をソース電極から確実に絶縁するために、ゲ
ート格子40の上方と周囲に形成される再溶融シロック
スを使用することができる。
【0026】酸化シリコン層41は、ソース拡散領域3
1及び32(図3)並びに24,25及び26(図4)
の外側の周辺部のみを被覆し、もって、これらのソース
拡散領域との電気的な接触が可能になる。
1及び32(図3)並びに24,25及び26(図4)
の外側の周辺部のみを被覆し、もって、これらのソース
拡散領域との電気的な接触が可能になる。
【0027】次に、図3及び図4に示されるアルミニウ
ムシート電極60は、半導体チップの表面全体を被覆
し、各ソース拡散領域の内周部及び対応するP+型ベー
ス拡散セルの中心に露出するP+型領域と接触する。ア
ルミニウムシート電極60は、小さなゲートパッド12
と、それより大きくソースパッド11に至るソース電極
とに分割される。
ムシート電極60は、半導体チップの表面全体を被覆
し、各ソース拡散領域の内周部及び対応するP+型ベー
ス拡散セルの中心に露出するP+型領域と接触する。ア
ルミニウムシート電極60は、小さなゲートパッド12
と、それより大きくソースパッド11に至るソース電極
とに分割される。
【0028】多結晶シリコンゲート格子40は、後記の
同時係属出願に示されるようにゲートパッド12に適切
に接続される。ソース電極は、延長領域42と同じ広が
りをもって延在する。また、図4に示されるように、半
導体チップの縁部においては、アルミニウムシート電極
60のソースパッド11の縁部61はチップの縁部に達
していない。
同時係属出願に示されるようにゲートパッド12に適切
に接続される。ソース電極は、延長領域42と同じ広が
りをもって延在する。また、図4に示されるように、半
導体チップの縁部においては、アルミニウムシート電極
60のソースパッド11の縁部61はチップの縁部に達
していない。
【0029】次に、チャンネルストッパ電極62が通常
の方法により形成され、下方に位置するN−型材料と、
ドレイン電極13とに接続される。ソースパッドとゲー
トパッドを除くデバイスの上面全体は、デバイスの上面
保護のために、酸化物層又はその他の適切な絶縁層70
により被覆される。
の方法により形成され、下方に位置するN−型材料と、
ドレイン電極13とに接続される。ソースパッドとゲー
トパッドを除くデバイスの上面全体は、デバイスの上面
保護のために、酸化物層又はその他の適切な絶縁層70
により被覆される。
【0030】図1、図3及び図4に示されるように、こ
の絶縁層70はソースパッド11の領域とゲートパッド
12の領域においては取除かれる。
の絶縁層70はソースパッド11の領域とゲートパッド
12の領域においては取除かれる。
【0031】この種の従来のデバイス、特に複数の並列
接続セルを使用する従来の縦方向導電性高出力MOSF
ETデバイスにおいては、デバイスがダイオードモード
で動作されたときに、セルがソースパッド11又はゲー
トパッド12の境界に隣接する領域で故障してしまうこ
とが時折見られた。
接続セルを使用する従来の縦方向導電性高出力MOSF
ETデバイスにおいては、デバイスがダイオードモード
で動作されたときに、セルがソースパッド11又はゲー
トパッド12の境界に隣接する領域で故障してしまうこ
とが時折見られた。
【0032】すなわち、図3及び図4に示されるデバイ
スは、アルミニウムシート電極60のソース電極及びド
レイン電極13の電位に応じてMOSFETモード又は
ダイオードモードで動作することができる。ドレイン電
極13が正であり、ソース電極が負であるとき、デバイ
スの導電はMOSFETモードで制御される。
スは、アルミニウムシート電極60のソース電極及びド
レイン電極13の電位に応じてMOSFETモード又は
ダイオードモードで動作することができる。ドレイン電
極13が正であり、ソース電極が負であるとき、デバイ
スの導電はMOSFETモードで制御される。
【0033】そこで、多結晶シリコンゲート格子40に
適切な電位が印加されると、各ソース拡散領域の外周部
と各ベース拡散セルの外周部との間のチャンネル領域は
反転されるので、ゲート電位が印加されたとき、ドレイ
ン電極13からアルミニウムシート電極60のソース電
極まで導電路が形成される。
適切な電位が印加されると、各ソース拡散領域の外周部
と各ベース拡散セルの外周部との間のチャンネル領域は
反転されるので、ゲート電位が印加されたとき、ドレイ
ン電極13からアルミニウムシート電極60のソース電
極まで導電路が形成される。
【0034】しかしながら、ソース電極の電位とドレイ
ン電極の電位が逆転され、ソース電極が正になると、デ
バイス全体は、P+型ベース拡散領域とN−型エピタキ
シャル層との間にダイオード接合が形成された順方向バ
イアスダイオードとして動作する。
ン電極の電位が逆転され、ソース電極が正になると、デ
バイス全体は、P+型ベース拡散領域とN−型エピタキ
シャル層との間にダイオード接合が形成された順方向バ
イアスダイオードとして動作する。
【0035】デバイスがダイオードとして動作している
とき、デバイスの6000個を越えるセルはそれぞれ電
流を並列に流す。接続用パッドの周囲のダイオード素子
の故障は、ソースパッド11にごく弱く接続されている
P+型拡散領域20が、デバイスがMOSFETトラン
ジスタとして動作する間に、N−型エピタキシャル層の
内部に少数キャリアをごくわずかに注入しているという
ことが認識されるまで解明されなかった。
とき、デバイスの6000個を越えるセルはそれぞれ電
流を並列に流す。接続用パッドの周囲のダイオード素子
の故障は、ソースパッド11にごく弱く接続されている
P+型拡散領域20が、デバイスがMOSFETトラン
ジスタとして動作する間に、N−型エピタキシャル層の
内部に少数キャリアをごくわずかに注入しているという
ことが認識されるまで解明されなかった。
【0036】ソース電極とドレイン電極13との間の電
位が逆転されると、P+型拡散領域20により形成され
る接合はそれらの注入キャリアを効率良く収集すること
ができなくなるので、キャリアは図3及び図4のソース
拡散領域32及び26を含むセルのようなパッドを取囲
む個々のセルの内部へ優先的に流入する。セルがソース
電極に確実に接続されているので、P+型拡散領域から
あらかじめ注入されているキャリアを容易に収集するこ
とができる。
位が逆転されると、P+型拡散領域20により形成され
る接合はそれらの注入キャリアを効率良く収集すること
ができなくなるので、キャリアは図3及び図4のソース
拡散領域32及び26を含むセルのようなパッドを取囲
む個々のセルの内部へ優先的に流入する。セルがソース
電極に確実に接続されているので、P+型拡散領域から
あらかじめ注入されているキャリアを容易に収集するこ
とができる。
【0037】その結果、それらのセルはソースパッド1
1からさらに離間している他のセルより効率の高いダイ
オードとなる。デバイスがダイオードとして動作すると
き、少数キャリアデバイスとして動作するので、それら
のセルは過度に導通しデバイスに許容電流以上の電流を
流そうとするため、デバイスに故障が生じる。
1からさらに離間している他のセルより効率の高いダイ
オードとなる。デバイスがダイオードとして動作すると
き、少数キャリアデバイスとして動作するので、それら
のセルは過度に導通しデバイスに許容電流以上の電流を
流そうとするため、デバイスに故障が生じる。
【0038】本発明によれば、大面積ベース領域20の
周辺部と隣接するベース領域19との間の間隔Bが、各
セル領域間の間隔A、つまり、各ベース領域間の間隔A
と同程度の狭い間隔になつているので、デバイスがダイ
オードモードで動作するときにさらに効率良く少数キャ
リアを収集するために、ソースパッド11の周辺部にお
いてアルミニウムシート60のソース電極から下方に位
置するP+型拡散領域20の周辺部まで単一の直接の電
気的接続が形成される。
周辺部と隣接するベース領域19との間の間隔Bが、各
セル領域間の間隔A、つまり、各ベース領域間の間隔A
と同程度の狭い間隔になつているので、デバイスがダイ
オードモードで動作するときにさらに効率良く少数キャ
リアを収集するために、ソースパッド11の周辺部にお
いてアルミニウムシート60のソース電極から下方に位
置するP+型拡散領域20の周辺部まで単一の直接の電
気的接続が形成される。
【0039】同様に、ゲートパッド12の周辺部におい
てソース電極60から下方に位置するP+型拡散領域ま
での接続が成立する。
てソース電極60から下方に位置するP+型拡散領域ま
での接続が成立する。
【0040】たとえば、図2・図3及び図4、特に図2
に示されるように、開口82が大面積ソース電極パツド
11の周辺部に沿って配置されている。したがって、ア
ルミニウムシート電極、つまり、金属電極60をデバイ
スの表面にかぶせる間に、接続が行われ、図3に示す導
電性突起86が、開口82を介してP+型拡散領域20
に接続される。
に示されるように、開口82が大面積ソース電極パツド
11の周辺部に沿って配置されている。したがって、ア
ルミニウムシート電極、つまり、金属電極60をデバイ
スの表面にかぶせる間に、接続が行われ、図3に示す導
電性突起86が、開口82を介してP+型拡散領域20
に接続される。
【0041】図4には、ソースパッド11の領域に形成
される同様の開口90を断面図で示す。ソース電極から
下方に位置するP+型拡散領域20への接続は接続点9
1、つまり、導電性突起91によって行なわれる。ゲー
トパッド12の外周部を取囲むソース電極からゲートパ
ッドの下方に位置するP+型拡散領域までの延長領域を
介する接続のための接続点も同様に配置される(図示せ
ず)。
される同様の開口90を断面図で示す。ソース電極から
下方に位置するP+型拡散領域20への接続は接続点9
1、つまり、導電性突起91によって行なわれる。ゲー
トパッド12の外周部を取囲むソース電極からゲートパ
ッドの下方に位置するP+型拡散領域までの延長領域を
介する接続のための接続点も同様に配置される(図示せ
ず)。
【0042】この実施例のデバイスの場合、ソースパッ
ド11は30mi1×25milの大きさであった。ソ
ースパッドの周辺部には約40の接続点が設けられ、各
接続点の間の間隔は約3milであった。接続点は、パ
ッドの有効縁部から内方へ、セルの幅にほぼ等しい約1
milの距離だけ離間させることができる。
ド11は30mi1×25milの大きさであった。ソ
ースパッドの周辺部には約40の接続点が設けられ、各
接続点の間の間隔は約3milであった。接続点は、パ
ッドの有効縁部から内方へ、セルの幅にほぼ等しい約1
milの距離だけ離間させることができる。
【0043】上記の実施例の構成を要約すると、半導体
ウエハ15・16と、一方の導電型の複数のベース領域
18・19であって、半導体ウエハの一方の表面の少な
くとも一部に対照的且つ横方向に分布されているもの
と、各ベース領域18・19内に配設した他方の導電型
のソース領域31・32であって、それぞれのベース領
域18・19内で反転可能なそれぞれのチヤンネル領域
(18・19の端部)を画形すべく、それぞれのベース
領域18・19の周囲から横方向に離隔させられている
ものと、各チヤンネル領域の上に横たわり且つ接続用パ
ツド領域(11の下側に相当する領域)にまで延在する
絶縁層41・42と、各前記チヤンネル領域の上方の絶
縁層41の上に導電性ゲート40を配設する導電性ゲー
ト手段と、各ソース領域31・32と各ベース領域18
・19とに接触するソース電極60を配設するソース電
極手段と、半導体ウエハ15・16の他方の表面に接続
されるドレイン電極13と、ソース電極60に接続され
且つ接続用パツド領域(11の下側に相当する領域)内
の絶縁層41・42の上に横たわる大面積ソース電極パ
ッド11と、大面積ソース電極パツド11の下方に横た
わる一方の導電型の大面積ベース領域20とを有する高
出力MOSFETにおいて、
ウエハ15・16と、一方の導電型の複数のベース領域
18・19であって、半導体ウエハの一方の表面の少な
くとも一部に対照的且つ横方向に分布されているもの
と、各ベース領域18・19内に配設した他方の導電型
のソース領域31・32であって、それぞれのベース領
域18・19内で反転可能なそれぞれのチヤンネル領域
(18・19の端部)を画形すべく、それぞれのベース
領域18・19の周囲から横方向に離隔させられている
ものと、各チヤンネル領域の上に横たわり且つ接続用パ
ツド領域(11の下側に相当する領域)にまで延在する
絶縁層41・42と、各前記チヤンネル領域の上方の絶
縁層41の上に導電性ゲート40を配設する導電性ゲー
ト手段と、各ソース領域31・32と各ベース領域18
・19とに接触するソース電極60を配設するソース電
極手段と、半導体ウエハ15・16の他方の表面に接続
されるドレイン電極13と、ソース電極60に接続され
且つ接続用パツド領域(11の下側に相当する領域)内
の絶縁層41・42の上に横たわる大面積ソース電極パ
ッド11と、大面積ソース電極パツド11の下方に横た
わる一方の導電型の大面積ベース領域20とを有する高
出力MOSFETにおいて、
【0044】大面積ソース電極パツド11の周辺部から
突出した単一の導電性突起82からなる接続手段であつ
て、導電性突起82が絶縁層41・42を貫通して大面
積ソース電極パツド11の下方の大面積ベース領域20
と電気的に接続しているものと、大面積ベース領域20
の周辺部を、1つの間隔Bのみを介して、ベース領域1
9の端部に隣接して配置する隣接配置手段と、大面積ソ
ース電極パツド11と大面積ベース領域20との両方の
横方向の幅Cを、各ベース領域18・19間の間隔Aに
比して、はるかに大きい幅、つまり、図示のように、は
るかに広い幅にするとともに、1つの間隔Bを各前記ベ
ース領域18・19間の間隔Aと同程度の間隔にして配
置する幅間隔手段とを設けた構成になっているものであ
る。
突出した単一の導電性突起82からなる接続手段であつ
て、導電性突起82が絶縁層41・42を貫通して大面
積ソース電極パツド11の下方の大面積ベース領域20
と電気的に接続しているものと、大面積ベース領域20
の周辺部を、1つの間隔Bのみを介して、ベース領域1
9の端部に隣接して配置する隣接配置手段と、大面積ソ
ース電極パツド11と大面積ベース領域20との両方の
横方向の幅Cを、各ベース領域18・19間の間隔Aに
比して、はるかに大きい幅、つまり、図示のように、は
るかに広い幅にするとともに、1つの間隔Bを各前記ベ
ース領域18・19間の間隔Aと同程度の間隔にして配
置する幅間隔手段とを設けた構成になっているものであ
る。
【0045】以上に、本発明を好ましい実施例によって
説明したが、種々の変形及び変更は当業者には明白であ
ろう。したがって、本発明は上記の特定の開示内容によ
り限定されるのではなく、特許請求の範囲によって限定
される範囲のものが含まれるものである。
説明したが、種々の変形及び変更は当業者には明白であ
ろう。したがって、本発明は上記の特定の開示内容によ
り限定されるのではなく、特許請求の範囲によって限定
される範囲のものが含まれるものである。
【0046】
【発明の効果】上記の構成は、上述のダニエル・M・キ
ンザー(Danie1 M Kinzer)の米国特許
出願第451795号(出願日:1982年12月21
日),名称「Structure and Metho
d of Manufacture of High
Power MOSFET Device」に記載され
るようなデバイスに採用される既存の製造方法に容易に
適用され、ダイオードモードで動作するデバイスの故障
をほぼ回避し得た。
ンザー(Danie1 M Kinzer)の米国特許
出願第451795号(出願日:1982年12月21
日),名称「Structure and Metho
d of Manufacture of High
Power MOSFET Device」に記載され
るようなデバイスに採用される既存の製造方法に容易に
適用され、ダイオードモードで動作するデバイスの故障
をほぼ回避し得た。
【0047】また、本発明によれば、上記の構成、特
に、接続手段と隣接配置手段と幅間隔手段との構成によ
って、次のような効果を得ることができる。
に、接続手段と隣接配置手段と幅間隔手段との構成によ
って、次のような効果を得ることができる。
【0048】導線を半田付するための大面積ソース電極
パツドが非常に大きい幅をもち、かつ、ベース領域18
・19とソース領域31・32とを含むセル素子群から
外れた箇所に配置している。したがって、ハンダ付作業
している間の熱が、セル素子群に、直接的に到達しない
ので、ハンダ付熱破壊からセル素子を防御することがで
きる。
パツドが非常に大きい幅をもち、かつ、ベース領域18
・19とソース領域31・32とを含むセル素子群から
外れた箇所に配置している。したがって、ハンダ付作業
している間の熱が、セル素子群に、直接的に到達しない
ので、ハンダ付熱破壊からセル素子を防御することがで
きる。
【0049】大面積ソース電極パツド11の下方に大面
積ベース領域20を設けている。したがって、絶縁層4
1・42が、ドレイン電極13側からの電圧を直接的に
受けないので、絶縁層41・42の電圧破壊を防御する
ことができる。
積ベース領域20を設けている。したがって、絶縁層4
1・42が、ドレイン電極13側からの電圧を直接的に
受けないので、絶縁層41・42の電圧破壊を防御する
ことができる。
【0050】大面積ベース領域20の配置によって、上
記の利点が得られるが、反面、大面積ベース領域20に
隣接したセル領域(ベース領域19とソース領域32を
含む領域部分)に対して、大面積ベース領域20の下側
に生じた少数キャリアによる電流破壊が引き起される。
記の利点が得られるが、反面、大面積ベース領域20に
隣接したセル領域(ベース領域19とソース領域32を
含む領域部分)に対して、大面積ベース領域20の下側
に生じた少数キャリアによる電流破壊が引き起される。
【0051】しかしながら、本発明の構成によれば、大
面積ベース領域20が、導電性突起82によって、大面
積ソース電極パツド11に電気的に接続してあり、か
つ、大面積ベース領域20の端部が直接的に隣接するセ
ル領域、つまり、ベース領域19の端部に対して、ごく
接近している。このため、少数キャリアが、ごく接近し
た大面積ベース隣接20側に収集されるので、セル素子
を電流破壊から防御することができるなどの特長があ
る。
面積ベース領域20が、導電性突起82によって、大面
積ソース電極パツド11に電気的に接続してあり、か
つ、大面積ベース領域20の端部が直接的に隣接するセ
ル領域、つまり、ベース領域19の端部に対して、ごく
接近している。このため、少数キャリアが、ごく接近し
た大面積ベース隣接20側に収集されるので、セル素子
を電流破壊から防御することができるなどの特長があ
る。
【図面の簡単な説明】
【図1】ソースリード及びゲートリードに接続されるべ
きソースパッドとゲートパッドをデバイスの上面に有す
る代表的なMOSFETの拡大平面図である。
きソースパッドとゲートパッドをデバイスの上面に有す
る代表的なMOSFETの拡大平面図である。
【図2】図1のシリコンチップのシリコン表面の「A」
で示される円の内部の領域の接合パターンの拡大図であ
る。
で示される円の内部の領域の接合パターンの拡大図であ
る。
【図3】図2のシリコン表面に配置される電極を示す図
であって、図2の線3−3に沿った図2のチップの横断
面図である。
であって、図2の線3−3に沿った図2のチップの横断
面図である。
【図4】チップの上面及び縁部のパッドを示す図であっ
て、図3と同様の横断面図である。
て、図3と同様の横断面図である。
【符号の説明】 10 半導体チップ 11 ソースパッド 12 ゲートパッド 13 ドレイン電極 15 N+型シリコン基板 16 N−型エピタキシャル層 17,18,19 P+型ベース拡散セル 20 P+型拡散領域 21,22,23 P+型ベース拡散セル 24,25,26 ソース拡散領域 30,31,32 ソース拡散領域 40 多結晶シリコンゲート格子 41 酸化シリコン層 42 延長領域 60 アルミニウムシート電極 70 絶縁層 82 開口 86 導電性突起 90 開口 91 導電性突起
【手続補正2】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
【手続補正3】
【補正対象書類名】図面
【補正対象項目名】図3
【補正方法】変更
【補正内容】
【図3】
Claims (3)
- 【請求項1】 半導体ウエハと、 一方の導電型の複数のベース領域であって、該半導体ウ
エハの一方の表面の少なくとも一部に対称的且つ横方向
に分布させられているものと、 各該ベース領域内の、他方の導電型のそれぞれのソース
領域であって、それぞれの該ベース領域内で反転可能な
それぞれのチャンネル領域を画成すべく、該それぞれの
ベース領域の周囲から横方向に離隔させられているもの
と、 各該チャンネル領域の上に横たわり且つ接続用パッド領
域にまで延在する絶縁層と、 各該チャンネル領域の上方で該絶縁層の上に配設される
導電性ゲート手段と、 各該ソース領域及び各該ベース領域と接触するソース電
極手段と、 該半導体ウエハの他方の表面に接続されるドレイン電極
と、 該ソース電極手段に接続され且つ該接続用パッド領域内
の該絶縁層の上に横たわる大面積ソース電極パッドと、 該大面積ソース電極パッドの下方に横たわる、該一方の
導電型の大面積ベース領域と、を具備する高出力MOS
FETにおいて、 上記大面積ソース電極パッドの周辺部から突出する、ほ
ぼ等間隔に離隔させられている複数の導電性突起からな
る接続手段であって、該複数の導電性突起は上記絶縁層
を貫通して該大面積ソース電極パッド下方の上記大面積
ベース領域と電気的に接続している、ものを更に具備す
ることを特徴とする高出力MOSFET。 - 【請求項2】 前記ベース領域の外周及び前記それぞれ
のソース領域の外周が多角形である請求項1記載の高出
力MOSFET。 - 【請求項3】 前記一方の表面における、前記導電性ゲ
ート手段に接続される大面積ゲート電極パッド手段であ
って、前記絶縁層が当該大面積ゲート電極パッド手段の
下に横たわっている、ものと、 該大面積ゲート電極パッド手段の下方で該絶縁層の下に
横たわっている第2大面積ベース領域と、 該大面積ゲート電極パッド手段を囲む前記ソース電極手
段の周辺部の少なくとも一部を該第2の大面積ベース領
域に電気的に接続する第2の接続手段と、を更に具備す
る請求項1又は請求項2に記載の高出力MOSFET。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/477,012 US4789882A (en) | 1983-03-21 | 1983-03-21 | High power MOSFET with direct connection from connection pads to underlying silicon |
US477,012 | 1983-03-21 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59054137A Division JPS59214254A (ja) | 1983-03-21 | 1984-03-21 | 高出力mosfet |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06318708A true JPH06318708A (ja) | 1994-11-15 |
JP2760734B2 JP2760734B2 (ja) | 1998-06-04 |
Family
ID=23894146
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59054137A Granted JPS59214254A (ja) | 1983-03-21 | 1984-03-21 | 高出力mosfet |
JP5163306A Expired - Lifetime JP2760734B2 (ja) | 1983-03-21 | 1993-06-08 | 縦方向導電性高出力mosfet |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59054137A Granted JPS59214254A (ja) | 1983-03-21 | 1984-03-21 | 高出力mosfet |
Country Status (8)
Country | Link |
---|---|
US (1) | US4789882A (ja) |
JP (2) | JPS59214254A (ja) |
KR (1) | KR890004548B1 (ja) |
DE (1) | DE3410427A1 (ja) |
FR (1) | FR2543366B1 (ja) |
GB (1) | GB2137811B (ja) |
IT (1) | IT1173885B (ja) |
SE (1) | SE8401090L (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006310838A (ja) * | 2006-04-05 | 2006-11-09 | Hvvi Semiconductors Inc | パワー半導体装置およびそのための方法 |
Families Citing this family (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4789882A (en) * | 1983-03-21 | 1988-12-06 | International Rectifier Corporation | High power MOSFET with direct connection from connection pads to underlying silicon |
US4631564A (en) * | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
JP2572210B2 (ja) * | 1984-11-20 | 1997-01-16 | 三菱電機株式会社 | 縦型パワ−mos電界効果型半導体装置 |
US4798810A (en) * | 1986-03-10 | 1989-01-17 | Siliconix Incorporated | Method for manufacturing a power MOS transistor |
US4775879A (en) * | 1987-03-18 | 1988-10-04 | Motorola Inc. | FET structure arrangement having low on resistance |
GB2209433B (en) * | 1987-09-04 | 1990-06-13 | Plessey Co Plc | Semi-conductor devices |
JP2550702B2 (ja) * | 1989-04-26 | 1996-11-06 | 日本電装株式会社 | 電力用半導体素子 |
US5313088A (en) * | 1990-09-19 | 1994-05-17 | Nec Corporation | Vertical field effect transistor with diffused protection diode |
US5304831A (en) * | 1990-12-21 | 1994-04-19 | Siliconix Incorporated | Low on-resistance power MOS technology |
US5404040A (en) * | 1990-12-21 | 1995-04-04 | Siliconix Incorporated | Structure and fabrication of power MOSFETs, including termination structures |
US5430314A (en) * | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
DE69321966T2 (de) * | 1993-12-24 | 1999-06-02 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Leistungs-Halbleiterbauelement |
US5798287A (en) * | 1993-12-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Method for forming a power MOS device chip |
EP0660396B1 (en) * | 1993-12-24 | 1998-11-04 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Power MOS device chip and package assembly |
DE69418037T2 (de) * | 1994-08-02 | 1999-08-26 | Consorzio Per La Ricerca Sulla Microelettronica Ne | Leistungshalbleitervorrichtung aus MOS-Technology-Chips und Gehäuseaufbau |
US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
DE19740904B4 (de) * | 1997-09-17 | 2004-10-28 | Infineon Technologies Ag | Verfahren zum Beseitigen von Sauerstoff-Restverunreinigungen aus tiegelgezogenen Siliziumwafern |
US6707103B1 (en) * | 1998-03-05 | 2004-03-16 | International Rectifier Corporation | Low voltage rad hard MOSFET |
US6545316B1 (en) | 2000-06-23 | 2003-04-08 | Silicon Wireless Corporation | MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same |
US6476456B1 (en) * | 1999-06-10 | 2002-11-05 | International Rectifier Corporation | Integrated radiation hardened power mosgated device and schottky diode |
JP4122113B2 (ja) | 1999-06-24 | 2008-07-23 | 新電元工業株式会社 | 高破壊耐量電界効果型トランジスタ |
US6784486B2 (en) * | 2000-06-23 | 2004-08-31 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions therein |
US6781194B2 (en) * | 2001-04-11 | 2004-08-24 | Silicon Semiconductor Corporation | Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein |
US20030091556A1 (en) * | 2000-12-04 | 2003-05-15 | Ruoslahti Erkki I. | Methods of inhibiting tumor growth and angiogenesis with anastellin |
EP2383788B1 (en) * | 2001-04-04 | 2019-07-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with a main base region |
WO2002084745A2 (en) * | 2001-04-11 | 2002-10-24 | Silicon Wireless Corporation | Power semiconductor devices and methods of forming same |
US6852634B2 (en) * | 2002-06-27 | 2005-02-08 | Semiconductor Components Industries L.L.C. | Low cost method of providing a semiconductor device having a high channel density |
US6870221B2 (en) | 2002-12-09 | 2005-03-22 | Semiconductor Components Industries, Llc | Power switching transistor with low drain to gate capacitance |
US7385273B2 (en) * | 2005-06-10 | 2008-06-10 | International Rectifier Corporation | Power semiconductor device |
EP1906449A4 (en) * | 2005-07-08 | 2009-05-06 | Panasonic Corp | SEMICONDUCTOR EQUIPMENT AND ELECTRICAL EQUIPMENT |
US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
US8841718B2 (en) | 2012-01-16 | 2014-09-23 | Microsemi Corporation | Pseudo self aligned radhard MOSFET and process of manufacture |
US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
EP3183754A4 (en) | 2014-08-19 | 2018-05-02 | Vishay-Siliconix | Super-junction metal oxide semiconductor field effect transistor |
JP2019165182A (ja) * | 2018-03-20 | 2019-09-26 | 株式会社東芝 | 半導体装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578563A (en) * | 1978-12-08 | 1980-06-13 | Mitsubishi Electric Corp | Semiconductor device |
JPS5655066A (en) * | 1979-10-11 | 1981-05-15 | Nec Corp | Semiconductor device |
JPS57147281A (en) * | 1981-02-02 | 1982-09-11 | Siemens Ag | Mis field effect transistor |
JPS57206073A (en) * | 1981-06-12 | 1982-12-17 | Hitachi Ltd | Mis semiconductor device |
JPS59214254A (ja) * | 1983-03-21 | 1984-12-04 | インタ−ナシヨナル・レクチフアイヤ−・コ−ポレ−シヨン | 高出力mosfet |
JPS61102068A (ja) * | 1984-10-23 | 1986-05-20 | ア−ルシ−エ− コ−ポレ−ション | 縦型2重拡散mos装置 |
JPH01248564A (ja) * | 1988-03-30 | 1989-10-04 | Nissan Motor Co Ltd | パワートランジスタ |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3271201A (en) * | 1962-10-30 | 1966-09-06 | Itt | Planar semiconductor devices |
US3812521A (en) * | 1973-02-16 | 1974-05-21 | Motorola Inc | Bonding pad substructure for integrated circuits |
NL7606483A (nl) * | 1976-06-16 | 1977-12-20 | Philips Nv | Inrichting voor het mengen van signalen. |
JPS54112179A (en) * | 1978-02-23 | 1979-09-01 | Sony Corp | Semiconductor device |
EP0029350B1 (en) * | 1979-11-14 | 1987-08-05 | Fujitsu Limited | An output transistor of a ttl device with a means for discharging carriers |
US4593302B1 (en) * | 1980-08-18 | 1998-02-03 | Int Rectifier Corp | Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide |
JPS5825264A (ja) * | 1981-08-07 | 1983-02-15 | Hitachi Ltd | 絶縁ゲート型半導体装置 |
DE3346286A1 (de) * | 1982-12-21 | 1984-06-28 | International Rectifier Corp., Los Angeles, Calif. | Hochleistungs-metalloxid-feldeffekttransistor- halbleiterbauteil |
-
1983
- 1983-03-21 US US06/477,012 patent/US4789882A/en not_active Expired - Lifetime
-
1984
- 1984-02-28 SE SE8401090A patent/SE8401090L/xx not_active Application Discontinuation
- 1984-03-13 KR KR1019840001250A patent/KR890004548B1/ko not_active IP Right Cessation
- 1984-03-16 GB GB08406974A patent/GB2137811B/en not_active Expired
- 1984-03-19 IT IT20126/84A patent/IT1173885B/it active
- 1984-03-21 DE DE19843410427 patent/DE3410427A1/de active Granted
- 1984-03-21 JP JP59054137A patent/JPS59214254A/ja active Granted
- 1984-03-21 FR FR8404410A patent/FR2543366B1/fr not_active Expired
-
1993
- 1993-06-08 JP JP5163306A patent/JP2760734B2/ja not_active Expired - Lifetime
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5578563A (en) * | 1978-12-08 | 1980-06-13 | Mitsubishi Electric Corp | Semiconductor device |
JPS5655066A (en) * | 1979-10-11 | 1981-05-15 | Nec Corp | Semiconductor device |
JPS57147281A (en) * | 1981-02-02 | 1982-09-11 | Siemens Ag | Mis field effect transistor |
JPS57206073A (en) * | 1981-06-12 | 1982-12-17 | Hitachi Ltd | Mis semiconductor device |
JPS59214254A (ja) * | 1983-03-21 | 1984-12-04 | インタ−ナシヨナル・レクチフアイヤ−・コ−ポレ−シヨン | 高出力mosfet |
JPS61102068A (ja) * | 1984-10-23 | 1986-05-20 | ア−ルシ−エ− コ−ポレ−ション | 縦型2重拡散mos装置 |
JPH01248564A (ja) * | 1988-03-30 | 1989-10-04 | Nissan Motor Co Ltd | パワートランジスタ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006310838A (ja) * | 2006-04-05 | 2006-11-09 | Hvvi Semiconductors Inc | パワー半導体装置およびそのための方法 |
Also Published As
Publication number | Publication date |
---|---|
SE8401090D0 (sv) | 1984-02-28 |
GB2137811B (en) | 1987-01-07 |
IT8420126A0 (it) | 1984-03-19 |
GB2137811A (en) | 1984-10-10 |
JPH0414511B2 (ja) | 1992-03-13 |
KR890004548B1 (ko) | 1989-11-13 |
IT1173885B (it) | 1987-06-24 |
DE3410427A1 (de) | 1984-09-27 |
JPS59214254A (ja) | 1984-12-04 |
SE8401090L (sv) | 1984-09-22 |
KR840008222A (ko) | 1984-12-13 |
DE3410427C2 (ja) | 1990-02-01 |
GB8406974D0 (en) | 1984-04-18 |
JP2760734B2 (ja) | 1998-06-04 |
US4789882A (en) | 1988-12-06 |
FR2543366B1 (fr) | 1985-12-13 |
FR2543366A1 (fr) | 1984-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH06318708A (ja) | 高出力mosfet | |
US5510634A (en) | Insulated gate bipolar transistor | |
US5654225A (en) | Integrated structure active clamp for the protection of power devices against overvoltages, and manufacturing process thereof | |
JPS61182264A (ja) | 縦型mosトランジスタ | |
JP2950025B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JP2003023158A (ja) | 高耐圧半導体装置 | |
US5726472A (en) | Semiconductor device | |
US6476456B1 (en) | Integrated radiation hardened power mosgated device and schottky diode | |
JP3432708B2 (ja) | 半導体装置と半導体モジュール | |
JPS63311766A (ja) | Misパワートランジスタ | |
US5635734A (en) | Insulated gate type semiconductor device in which the reliability and characteristics thereof are not deteriorated due to pressing action and power inverter using the same | |
JP2001007322A (ja) | 高破壊耐量電界効果型トランジスタ | |
JPH05167070A (ja) | 半導体装置 | |
JP6630410B1 (ja) | SiC半導体装置 | |
JPH0563202A (ja) | 半導体装置 | |
JPS5987828A (ja) | 半導体装置 | |
US5814860A (en) | Semiconductor IC device having first and second pads on surface of semiconductor chip | |
US6452219B1 (en) | Insulated gate bipolar transistor and method of fabricating the same | |
JP3301271B2 (ja) | 横型パワーmosfet | |
WO1987001866A1 (en) | Semiconductor device | |
JPH07202202A (ja) | 電力用mosデバイスチップ及びパッケージアッセンブリ | |
JPH06120523A (ja) | 半導体装置 | |
JPS6327865B2 (ja) | ||
JPH0516196B2 (ja) | ||
JP2020036047A (ja) | SiC半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term | ||
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |