JPH06318708A - 高出力ｍｏｓｆｅｔ - Google Patents
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- JPH06318708A JPH06318708A JP5163306A JP16330693A JPH06318708A JP H06318708 A JPH06318708 A JP H06318708A JP 5163306 A JP5163306 A JP 5163306A JP 16330693 A JP16330693 A JP 16330693A JP H06318708 A JPH06318708 A JP H06318708A
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Abstract
(57)【要約】
【目的】 高出力ＭＯＳＦＥＴがダイオードモード動作
時に、少数キャリアにより、電極パッドを取囲むセル素
子に過電流を生じて、デバイスが故障することを回避す
る。 【構成】 半導体ウエハ１５，１６に、ソース領域３
１，３２をもつベース領域１８，１９の設け、ベース領
域１８，１９の端部をチヤンネル領域とする多数のセル
領域を設ける。各セル領域間の間隔Ａよりもはるかに大
きい幅Ｃの大面積ソース電極パツド１１と大面積ベース
領域２０とを設ける。大面積ソース電極パツド１１の周
辺部を単一の導電性突起８２で絶縁層４１，４２を貫通
して大面積ベース領域２０と電気的に接続する。大面積
ベース領域２０の周辺部とベース領域１９との間の間隔
Ｂを各セル領域間の間隔Ａと同程度の狭い間隔にする。
大面積ベース領域２０下側に生じた少数キャリアがチャ
ンネル領域に向かわず、大面積ベース領域２０に収集さ
れて、セル素子に過電流が生じない。
時に、少数キャリアにより、電極パッドを取囲むセル素
子に過電流を生じて、デバイスが故障することを回避す
る。 【構成】 半導体ウエハ１５，１６に、ソース領域３
１，３２をもつベース領域１８，１９の設け、ベース領
域１８，１９の端部をチヤンネル領域とする多数のセル
領域を設ける。各セル領域間の間隔Ａよりもはるかに大
きい幅Ｃの大面積ソース電極パツド１１と大面積ベース
領域２０とを設ける。大面積ソース電極パツド１１の周
辺部を単一の導電性突起８２で絶縁層４１，４２を貫通
して大面積ベース領域２０と電気的に接続する。大面積
ベース領域２０の周辺部とベース領域１９との間の間隔
Ｂを各セル領域間の間隔Ａと同程度の狭い間隔にする。
大面積ベース領域２０下側に生じた少数キャリアがチャ
ンネル領域に向かわず、大面積ベース領域２０に収集さ
れて、セル素子に過電流が生じない。
Description
【０００１】
【産業上の利用分野】本発明は高出力ＭＯＳＦＥＴに関
し、特にダイオード動作モードにおけるデバイスの故障
防止を目的とした電極パッド周囲部とその下地シリコン
層の直接接続に関する。
し、特にダイオード動作モードにおけるデバイスの故障
防止を目的とした電極パッド周囲部とその下地シリコン
層の直接接続に関する。
【０００２】
【従来の技術】高出力ＭＯＳＦＥＴとしては、通常縦方
向導電性デバイスが良く知られている。一般に、このよ
うなデバイスは、５０００個を越える非常に多くのセル
を単一の小さなチップ領域上に形成することにより構成
され、デバイスは全て並列に接続される。通常、各セル
は、主となるウエハ又はチップの一表面に拡散されるベ
ース領域から構成される。ソース領域は各ベース領域の
内部に形成され、従来のＭＯＳＦＥＴチャネルを規定す
る。各ＭＯＳＦＥＴチャネルは、多結晶シリコンから形
成される従来のＭＯＳＦＥＴゲートの下方に位置する。
ゲート素子は共通して接続され、チップの一表面にあっ
て外部との接続が可能な共通のゲート電極パッドに接続
することができる。このようなゲート電極パッドを使用
すると、接続に好都合である。ソース領域は、それぞれ
従来のように、チップの表面全体を被覆し且つデバイス
のソース電極への接続を容易にするソース電極パッドに
至る単一のシート電極に接続される。電極バッドは、通
常パッド表面とその下方のシリコンウエハ又はチップ表
面とその間に設けられる酸化物層の上面に支持される。
従来、パッド領域の下方のシリコンはセルのベース領域
と同じ導電型を有する。
向導電性デバイスが良く知られている。一般に、このよ
うなデバイスは、５０００個を越える非常に多くのセル
を単一の小さなチップ領域上に形成することにより構成
され、デバイスは全て並列に接続される。通常、各セル
は、主となるウエハ又はチップの一表面に拡散されるベ
ース領域から構成される。ソース領域は各ベース領域の
内部に形成され、従来のＭＯＳＦＥＴチャネルを規定す
る。各ＭＯＳＦＥＴチャネルは、多結晶シリコンから形
成される従来のＭＯＳＦＥＴゲートの下方に位置する。
ゲート素子は共通して接続され、チップの一表面にあっ
て外部との接続が可能な共通のゲート電極パッドに接続
することができる。このようなゲート電極パッドを使用
すると、接続に好都合である。ソース領域は、それぞれ
従来のように、チップの表面全体を被覆し且つデバイス
のソース電極への接続を容易にするソース電極パッドに
至る単一のシート電極に接続される。電極バッドは、通
常パッド表面とその下方のシリコンウエハ又はチップ表
面とその間に設けられる酸化物層の上面に支持される。
従来、パッド領域の下方のシリコンはセルのベース領域
と同じ導電型を有する。
【０００３】各ベース領域内のソースとそれぞれ接触す
るソース電極は、セルのベース領域の中心部とも接触す
る。従って、デバイス全体はソース電極が一方の極性で
ある時に単一接合デバイス、すなわちダイオードとして
動作するが、ソース電極が他方の極性である時にはＭＯ
ＳＦＥＴとして動作する。特定の回路条件下で、上述の
ような構造のＭＯＳＦＥＴデバイスはダイオードモード
での動作中に故障が生じることが判明している。検査に
よれば故障は電極パッドの周囲のセル素子で生じた。
るソース電極は、セルのベース領域の中心部とも接触す
る。従って、デバイス全体はソース電極が一方の極性で
ある時に単一接合デバイス、すなわちダイオードとして
動作するが、ソース電極が他方の極性である時にはＭＯ
ＳＦＥＴとして動作する。特定の回路条件下で、上述の
ような構造のＭＯＳＦＥＴデバイスはダイオードモード
での動作中に故障が生じることが判明している。検査に
よれば故障は電極パッドの周囲のセル素子で生じた。
【０００４】
【発明が解決しようとする課題】上述の問題を分析して
みると、デバイスはＭＯＳＦＥＴとして動作する時に多
数キャリアデバイスとして動作するため、互いに並列に
接続されるそれぞれのセルは負荷電流の適切な割当て分
のみを搬送することがわかる。これに対し、デバイスが
ダイオードとして動作される時には、デバイスは少数キ
ャリアデバイスとして動作するので、より多くの電流を
流すダイオードは局部的に加熱される。すなわち、その
ようなダイオードはさらに多くの電流が流れる傾向にあ
るので、いくつかのセルがデバイスを破壊するほど大き
な電流を流すようになるまで続く。この電流「取込み」
の傾向は、デバイスの接続用パッドの縁部に隣接して配
置されるセル素子ではさらに顕著である。これは、パッ
ドの下地領域がデバイスの動作中に下地領域内へわずか
しかキャリアを注入しないためである。その後、デバイ
スがダイオードとして動作されると、パッドの周囲の下
地領域に注入されたキャリアは、ソース電極に確実に接
続されて独立した並列ダイオードとして動作する隣接す
るセル素子によりきわめて急速に収集される。しかしな
がら、パッドの下地領域は、ソース電極に堅固に接続さ
れていないために、キャリア収集ができない。その結
果、パッドの縁部にすぐ隣接するダイオードは直ちにパ
ッドの周囲から離れた位置にあるセルより高い導電レベ
ルを有するようになり、デバイス全体の許容電流以上の
電流が流れるので、デバイスは故障する。
みると、デバイスはＭＯＳＦＥＴとして動作する時に多
数キャリアデバイスとして動作するため、互いに並列に
接続されるそれぞれのセルは負荷電流の適切な割当て分
のみを搬送することがわかる。これに対し、デバイスが
ダイオードとして動作される時には、デバイスは少数キ
ャリアデバイスとして動作するので、より多くの電流を
流すダイオードは局部的に加熱される。すなわち、その
ようなダイオードはさらに多くの電流が流れる傾向にあ
るので、いくつかのセルがデバイスを破壊するほど大き
な電流を流すようになるまで続く。この電流「取込み」
の傾向は、デバイスの接続用パッドの縁部に隣接して配
置されるセル素子ではさらに顕著である。これは、パッ
ドの下地領域がデバイスの動作中に下地領域内へわずか
しかキャリアを注入しないためである。その後、デバイ
スがダイオードとして動作されると、パッドの周囲の下
地領域に注入されたキャリアは、ソース電極に確実に接
続されて独立した並列ダイオードとして動作する隣接す
るセル素子によりきわめて急速に収集される。しかしな
がら、パッドの下地領域は、ソース電極に堅固に接続さ
れていないために、キャリア収集ができない。その結
果、パッドの縁部にすぐ隣接するダイオードは直ちにパ
ッドの周囲から離れた位置にあるセルより高い導電レベ
ルを有するようになり、デバイス全体の許容電流以上の
電流が流れるので、デバイスは故障する。
【０００５】
【課題を解決するための手段】パッドを取囲むセル素子
の故障により、ダイオードモードでの動作中にデバイス
の故障が早期に生ずるという上述の問題を解決するた
め、ソース電極と、ソースパッド及びゲートパッドのそ
れぞれの周囲を完全に取囲む下地のシリコン表面とを接
続する複数の直接接続手段を設けた。この直接接続を行
なうことにより、パッドの下地のベース材料は、デバイ
ス全体がダイオードとして動作する間にあらかじめパッ
ドの下方に注入されていた少数キャリアを非常に効率良
く収集する。その結果、それらのキャリアは隣接するセ
ル素子ではなく、パッドの下地領域により直ちに排除さ
れるので、隣接するセル素子が他のセル素子より効率の
高いダイオードであって、ダイオードモードでの動作中
に最終的に故障することになり得るものになることはな
い。
の故障により、ダイオードモードでの動作中にデバイス
の故障が早期に生ずるという上述の問題を解決するた
め、ソース電極と、ソースパッド及びゲートパッドのそ
れぞれの周囲を完全に取囲む下地のシリコン表面とを接
続する複数の直接接続手段を設けた。この直接接続を行
なうことにより、パッドの下地のベース材料は、デバイ
ス全体がダイオードとして動作する間にあらかじめパッ
ドの下方に注入されていた少数キャリアを非常に効率良
く収集する。その結果、それらのキャリアは隣接するセ
ル素子ではなく、パッドの下地領域により直ちに排除さ
れるので、隣接するセル素子が他のセル素子より効率の
高いダイオードであって、ダイオードモードでの動作中
に最終的に故障することになり得るものになることはな
い。
【０００６】
【実施例】以下、添付の図面を参照して本発明の実施例
を説明する。まず、図１に関して説明する。図１には半
導体チップ１０が示されている。図１に示されるチップ
は、通常長さ約１００mil 、幅約１００mil であり、そ
の中に含まれるＭＯＳＦＥＴセルの数は６０００個を越
える。それらのＭＯＳＦＥＴセルは後述するように並列
に接続される。
を説明する。まず、図１に関して説明する。図１には半
導体チップ１０が示されている。図１に示されるチップ
は、通常長さ約１００mil 、幅約１００mil であり、そ
の中に含まれるＭＯＳＦＥＴセルの数は６０００個を越
える。それらのＭＯＳＦＥＴセルは後述するように並列
に接続される。
【０００７】チップの表面は、ソースワイヤリードに接
続することができる広い露出金属表面を有するソースパ
ッド１１を含む。また、ゲートパッド１２も同様に広い
露出金属表面を有し、ゲートリードをこの表面に接続す
ることができる。デバイスの底面にはドレイン電極１３
（図３及び図４）が設けられている。
続することができる広い露出金属表面を有するソースパ
ッド１１を含む。また、ゲートパッド１２も同様に広い
露出金属表面を有し、ゲートリードをこの表面に接続す
ることができる。デバイスの底面にはドレイン電極１３
（図３及び図４）が設けられている。
【０００８】図２、図３及び図４は、図１のウエハ又は
チップの上面に形成される個々のＭＯＳＦＥＴセルが六
角形状である場合のセルの構成を示す。ただし、個々の
セルについては長方形又は正方形などの他の閉鎖セル形
状を使用しても良い。図２、図３及び図４に示されるデ
バイスはＮチャンネル型デバイスであるが、本発明に従
ってＰチャンネル型デバイスも形成し得ることは明らか
であろう。
チップの上面に形成される個々のＭＯＳＦＥＴセルが六
角形状である場合のセルの構成を示す。ただし、個々の
セルについては長方形又は正方形などの他の閉鎖セル形
状を使用しても良い。図２、図３及び図４に示されるデ
バイスはＮチャンネル型デバイスであるが、本発明に従
ってＰチャンネル型デバイスも形成し得ることは明らか
であろう。
【０００９】図示される実施例において半導体チップは
Ｎ+ 型シリコン基板１５と、その上に形成されるＮ- 型
エピタキシャル層１６とから構成される。Ｎ- 型エピタ
キシャル層１６は、図示されるように六角形の形状を有
するＰ+ 型ベース拡散セル１７，１８及び１９などの複
数のベース拡散セルを含むが、その他の形状を採用して
も良い。Ｎ- 型エピタキシャル層１６は、ベースと同時
に形成されるＰ+ 型拡散領域２０をさらに有する。この
Ｐ+ 型拡散領域２０は図１のソースパッド１１の領域全
体の下方に形成される。図１のゲートパッド１２の領域
全体の下方にも同様のＰ+ 型拡散領域（図示せず）が形
成される。
Ｎ+ 型シリコン基板１５と、その上に形成されるＮ- 型
エピタキシャル層１６とから構成される。Ｎ- 型エピタ
キシャル層１６は、図示されるように六角形の形状を有
するＰ+ 型ベース拡散セル１７，１８及び１９などの複
数のベース拡散セルを含むが、その他の形状を採用して
も良い。Ｎ- 型エピタキシャル層１６は、ベースと同時
に形成されるＰ+ 型拡散領域２０をさらに有する。この
Ｐ+ 型拡散領域２０は図１のソースパッド１１の領域全
体の下方に形成される。図１のゲートパッド１２の領域
全体の下方にも同様のＰ+ 型拡散領域（図示せず）が形
成される。
【００１０】Ｐ+ 型ベース拡散セル１７，１８及び１９
などのＰ+ 型セルは、それぞれソース拡散領域３０，３
１及び３２として示される六角形のソース拡散領域を含
む。図４にも同様のセル配置が示されているが、この場
合、六角形のＰ+ 型ベース拡散セル２１，２２及び２３
はソース拡散領域２４，２５及び２６をそれぞれ含む。
ソース拡散領域２４，２５，２６，３０，３１及び３２
の外縁部とＰ+ 型ベース拡散セル２１，２２，２３，１
７，１８及び１９との間の環状領域は、それぞれ六角形
のチャンネルを規定する。それらのチャンネルは対応す
るゲート電極によりそれぞれ被覆される。図３及び図４
において、ゲート電極は、各チャンネルの上方に位置す
る格子部を有する多結晶シリコンゲート格子４０として
示されている。多結晶シリコンゲート格子４０は半導体
チップ１０の表面上で支持され、実際には格子の形状を
有する酸化シリコン層４１の内部に形成されている。こ
の酸化シリコン層４１は、シリコンの表面に延在し、ソ
ースパッド１１の領域全体の下面に形成される酸化物の
延長領域４２を有する。同様にこの延長領域４２は、ゲ
ートパッド１２の導電性材料の下面に形成される。
などのＰ+ 型セルは、それぞれソース拡散領域３０，３
１及び３２として示される六角形のソース拡散領域を含
む。図４にも同様のセル配置が示されているが、この場
合、六角形のＰ+ 型ベース拡散セル２１，２２及び２３
はソース拡散領域２４，２５及び２６をそれぞれ含む。
ソース拡散領域２４，２５，２６，３０，３１及び３２
の外縁部とＰ+ 型ベース拡散セル２１，２２，２３，１
７，１８及び１９との間の環状領域は、それぞれ六角形
のチャンネルを規定する。それらのチャンネルは対応す
るゲート電極によりそれぞれ被覆される。図３及び図４
において、ゲート電極は、各チャンネルの上方に位置す
る格子部を有する多結晶シリコンゲート格子４０として
示されている。多結晶シリコンゲート格子４０は半導体
チップ１０の表面上で支持され、実際には格子の形状を
有する酸化シリコン層４１の内部に形成されている。こ
の酸化シリコン層４１は、シリコンの表面に延在し、ソ
ースパッド１１の領域全体の下面に形成される酸化物の
延長領域４２を有する。同様にこの延長領域４２は、ゲ
ートパッド１２の導電性材料の下面に形成される。
【００１１】酸化シリコン層４１はいくつかの絶縁層か
ら構成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子４０のすぐ下に１０００
オングストローム程度の非常に薄い二酸化シリコン層を
含むことができる。ゲート格子を内部に含む絶縁性酸化
シリコン層４１の上方の層として、多結晶シリコンゲー
ト格子４０をソース電極から確実に絶縁するために、ゲ
ート格子４０の上方と周囲に形成される再溶融シロック
スを使用することができる。酸化シリコン層４１は、ソ
ース拡散領域３１及び３２（図３）並びに２４，２５及
び２６（図４）の外側の周辺部のみを被覆し、もって、
これらのソース拡散領域との電気的な接触が可能にな
る。
ら構成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子４０のすぐ下に１０００
オングストローム程度の非常に薄い二酸化シリコン層を
含むことができる。ゲート格子を内部に含む絶縁性酸化
シリコン層４１の上方の層として、多結晶シリコンゲー
ト格子４０をソース電極から確実に絶縁するために、ゲ
ート格子４０の上方と周囲に形成される再溶融シロック
スを使用することができる。酸化シリコン層４１は、ソ
ース拡散領域３１及び３２（図３）並びに２４，２５及
び２６（図４）の外側の周辺部のみを被覆し、もって、
これらのソース拡散領域との電気的な接触が可能にな
る。
【００１２】次に、図３及び図４に示されるアルミニウ
ムシート電極６０は、半導体チップの表面全体を被覆
し、各ソース拡散領域の内周部及び対応するＰ+ 型ベー
ス拡散セルの中心に露出するＰ+ 型領域と接触する。ア
ルミニウムシート電極６０は、小さなゲートパッド１２
と、それより大きくソースパッド１１に至るソース電極
とに分割される。多結晶シリコンゲート格子４０は、前
述同時係属出願に示されるようにゲートパッド１２に適
切に接続される。ソース電極は、延長領域４２と同じ広
がりをもって延在する。また、図４に示されるように、
半導体チップの縁部においては、アルミニウムシート電
極６０のソースパッド１１の縁部６１はチップの縁部に
達していない。次に、チャンネルストッパ電極６２が通
常の方法により形成され、下方に位置するＮ- 型材料
と、ドレイン電極１３とに接続される。
ムシート電極６０は、半導体チップの表面全体を被覆
し、各ソース拡散領域の内周部及び対応するＰ+ 型ベー
ス拡散セルの中心に露出するＰ+ 型領域と接触する。ア
ルミニウムシート電極６０は、小さなゲートパッド１２
と、それより大きくソースパッド１１に至るソース電極
とに分割される。多結晶シリコンゲート格子４０は、前
述同時係属出願に示されるようにゲートパッド１２に適
切に接続される。ソース電極は、延長領域４２と同じ広
がりをもって延在する。また、図４に示されるように、
半導体チップの縁部においては、アルミニウムシート電
極６０のソースパッド１１の縁部６１はチップの縁部に
達していない。次に、チャンネルストッパ電極６２が通
常の方法により形成され、下方に位置するＮ- 型材料
と、ドレイン電極１３とに接続される。
【００１３】ソースパッドとゲートパッドを除くデバイ
スの上面全体は、デバイスの上面保護のために、酸化物
層又はその他の適切な絶縁層７０により被覆される。図
１、図３及び図４に示されるように、この絶縁層７０は
ソースパッド１１の領域とゲートパッド１２の領域にお
いては取除かれる。
スの上面全体は、デバイスの上面保護のために、酸化物
層又はその他の適切な絶縁層７０により被覆される。図
１、図３及び図４に示されるように、この絶縁層７０は
ソースパッド１１の領域とゲートパッド１２の領域にお
いては取除かれる。
【００１４】この種の従来のデバイス、特に複数の並列
接続セルを使用する従来の縦方向導電性高出力ＭＯＳＦ
ＥＴデバイスにおいては、デバイスがダイオードモード
で動作された時に、セルがソースパッド１１又はゲート
パッド１２の境界に隣接する領域で故障してしまうこと
が時折見られた。すなわち、図３及び図４に示されるデ
バイスは、アルミニウムシート電極６０のソース電極及
びドレイン電極１３の電位に応じてＭＯＳＦＥＴモード
又はダイオードモードで動作することができる。ドレイ
ン電極１３が正であり、ソース電極が負である時、デバ
イスの導電はＭＯＳＦＥＴモードで制御される。そこ
で、多結晶シリコンゲート格子４０に適切な電位が印加
されると、各ソース拡散領域の外周部と各ベース拡散セ
ルの外周部との間のチャンネル領域は反転されるので、
ゲート電位が印加された時、ドレイン電極１３からアル
ミニウムシート電極６０のソース電極まで導電路が形成
される。しかしながら、ソース電極の電位とドレイン電
極の電位が逆転され、ソース電極が正になると、デバイ
ス全体は、Ｐ+ 型ベース拡散領域とＮ- 型エピタキシャ
ル層との間にダイオード接合が形成された順方向バイア
スダイオードとして動作する。
接続セルを使用する従来の縦方向導電性高出力ＭＯＳＦ
ＥＴデバイスにおいては、デバイスがダイオードモード
で動作された時に、セルがソースパッド１１又はゲート
パッド１２の境界に隣接する領域で故障してしまうこと
が時折見られた。すなわち、図３及び図４に示されるデ
バイスは、アルミニウムシート電極６０のソース電極及
びドレイン電極１３の電位に応じてＭＯＳＦＥＴモード
又はダイオードモードで動作することができる。ドレイ
ン電極１３が正であり、ソース電極が負である時、デバ
イスの導電はＭＯＳＦＥＴモードで制御される。そこ
で、多結晶シリコンゲート格子４０に適切な電位が印加
されると、各ソース拡散領域の外周部と各ベース拡散セ
ルの外周部との間のチャンネル領域は反転されるので、
ゲート電位が印加された時、ドレイン電極１３からアル
ミニウムシート電極６０のソース電極まで導電路が形成
される。しかしながら、ソース電極の電位とドレイン電
極の電位が逆転され、ソース電極が正になると、デバイ
ス全体は、Ｐ+ 型ベース拡散領域とＮ- 型エピタキシャ
ル層との間にダイオード接合が形成された順方向バイア
スダイオードとして動作する。
【００１５】デバイスがダイオードとして動作している
時、デバイスの６０００個を越えるセルはそれぞれ電流
を並列に流す。接続用パッドの周囲のダイオード素子の
故障は、ソースパッド１１にごく弱く接続されているＰ
+ 型拡散領域２０が、デバイスがＭＯＳＦＥＴトランジ
スタとして動作する間に、Ｎ- 型エピタキシャル層の内
部に少数キャリアをごくわずかに注入しているというこ
とが認識されるまで解明されなかった。ソース電極とド
レイン電極１３との間の電位が逆転されると、Ｐ+ 型拡
散領域２０により形成される接合はそれらの注入キャリ
アを効率良く収集することができなくなるので、キャリ
アは図３及び図４のソース拡散領域３２及び２６を含む
セルのようなパッドを取囲む個々のセルの内部へ優先的
に流入する。セルがソース電極に確実に接続されている
ので、Ｐ+ 型拡散領域からあらかじめ注入されているキ
ャリアを容易に収集することができる。その結果、それ
らのセルはソースパッド１１からさらに離間している他
のセルより効率の高いダイオードとなる。デバイスがダ
イオードとして動作する時、少数キャリアデバイスとし
て動作するので、それらのセルは過度に導通しデバイス
に許容電流以上の電流を流そうとするため、デバイスに
故障が生じる。
時、デバイスの６０００個を越えるセルはそれぞれ電流
を並列に流す。接続用パッドの周囲のダイオード素子の
故障は、ソースパッド１１にごく弱く接続されているＰ
+ 型拡散領域２０が、デバイスがＭＯＳＦＥＴトランジ
スタとして動作する間に、Ｎ- 型エピタキシャル層の内
部に少数キャリアをごくわずかに注入しているというこ
とが認識されるまで解明されなかった。ソース電極とド
レイン電極１３との間の電位が逆転されると、Ｐ+ 型拡
散領域２０により形成される接合はそれらの注入キャリ
アを効率良く収集することができなくなるので、キャリ
アは図３及び図４のソース拡散領域３２及び２６を含む
セルのようなパッドを取囲む個々のセルの内部へ優先的
に流入する。セルがソース電極に確実に接続されている
ので、Ｐ+ 型拡散領域からあらかじめ注入されているキ
ャリアを容易に収集することができる。その結果、それ
らのセルはソースパッド１１からさらに離間している他
のセルより効率の高いダイオードとなる。デバイスがダ
イオードとして動作する時、少数キャリアデバイスとし
て動作するので、それらのセルは過度に導通しデバイス
に許容電流以上の電流を流そうとするため、デバイスに
故障が生じる。
【００１６】本発明によれば、デバイスがダイオードモ
ードで動作する時にさらに効率良く少数キャリアを収集
するために、ソースパッド１１の周辺部においてアルミ
ニウムシート６０のソース電極から下方に位置するＰ+
型拡散領域２０の周辺部まで直接の電気的接続が形成さ
れる。同様に、ゲートパッド１２の周辺部においてソー
ス電極６０から下方に位置するＰ+ 型拡散領域までの接
続が成立する。
ードで動作する時にさらに効率良く少数キャリアを収集
するために、ソースパッド１１の周辺部においてアルミ
ニウムシート６０のソース電極から下方に位置するＰ+
型拡散領域２０の周辺部まで直接の電気的接続が形成さ
れる。同様に、ゲートパッド１２の周辺部においてソー
ス電極６０から下方に位置するＰ+ 型拡散領域までの接
続が成立する。
【００１７】たとえば、図２、図３及び図４、特に図２
においては８０，８１及び８２により示されるように、
複数の開口がパッドの周辺部に形成される。すなわち、
アルミニウムシート電極６０がデバイスの表面にかぶせ
られる間、図３の接続点８６により示されるように、Ｐ
+ 型拡散領域２０への接続は開口８２を介してなされ
る。図４には、ソースパッド１１の領域に形成される同
様の開口９０を断面図で示す。ソース電極から下方に位
置するＰ+ 型拡散領域２０への接続は接続点９１におい
て行なわれる。
においては８０，８１及び８２により示されるように、
複数の開口がパッドの周辺部に形成される。すなわち、
アルミニウムシート電極６０がデバイスの表面にかぶせ
られる間、図３の接続点８６により示されるように、Ｐ
+ 型拡散領域２０への接続は開口８２を介してなされ
る。図４には、ソースパッド１１の領域に形成される同
様の開口９０を断面図で示す。ソース電極から下方に位
置するＰ+ 型拡散領域２０への接続は接続点９１におい
て行なわれる。
【００１８】接続点の数又は間隔は重要ではないが、１
つおきのセル素子に隣接する点で１つの接続点を設けれ
ば十分であることがわかっている。ゲートパッド１２の
外周部を取囲むソース電極からゲートパッドの下方に位
置するＰ+ 型拡散領域までの延長領域を介する接続のた
めの接続点も同様に配置される（図示せず）。
つおきのセル素子に隣接する点で１つの接続点を設けれ
ば十分であることがわかっている。ゲートパッド１２の
外周部を取囲むソース電極からゲートパッドの下方に位
置するＰ+ 型拡散領域までの延長領域を介する接続のた
めの接続点も同様に配置される（図示せず）。
【００１９】この実施例のデバイスの場合、ソースパッ
ド１１は３０mil ×２５mil の大きさであった。ソース
パッドの周辺部には約４０の接続点が設けられ、各接続
点の間の間隔は約３mil であった。接続点は、パッドの
有効縁部から内方へ、セルの幅にほぼ等しい約１mil の
距離だけ離間させることができる。
ド１１は３０mil ×２５mil の大きさであった。ソース
パッドの周辺部には約４０の接続点が設けられ、各接続
点の間の間隔は約３mil であった。接続点は、パッドの
有効縁部から内方へ、セルの幅にほぼ等しい約１mil の
距離だけ離間させることができる。
【００２０】
【発明の効果】この構成は、上述のダニエル・Ｍ・キン
ザー（Daniel M Kinzer)の米国特許出願第４５１７９５
号（出願日：１９８２年１２月２１日），名称「Struct
ureand Method of Manufacture of High Power MOSFET
Device 」に記載されるようなデバイスに採用される既
存の製造方法に容易に適用され、ダイオードモードで動
作するデバイスの故障をほぼ回避した。本発明を好まし
い実施例に関して説明したが、種々の変形及び変更は当
業者には明白であろう。従って、本発明は特定の開示内
容により限定されるのではなく、添付の特許請求の範囲
によってのみ限定されるものとする。
ザー（Daniel M Kinzer)の米国特許出願第４５１７９５
号（出願日：１９８２年１２月２１日），名称「Struct
ureand Method of Manufacture of High Power MOSFET
Device 」に記載されるようなデバイスに採用される既
存の製造方法に容易に適用され、ダイオードモードで動
作するデバイスの故障をほぼ回避した。本発明を好まし
い実施例に関して説明したが、種々の変形及び変更は当
業者には明白であろう。従って、本発明は特定の開示内
容により限定されるのではなく、添付の特許請求の範囲
によってのみ限定されるものとする。
【図１】 ソースリード及びゲートリードに接続される
べきソースパッドとゲートパッドをデバイスの上面に有
する代表的なＭＯＳＦＥＴの拡大平面図である。
べきソースパッドとゲートパッドをデバイスの上面に有
する代表的なＭＯＳＦＥＴの拡大平面図である。
【図２】 図１のシリコンチップのシリコン表面の
「Ａ」で示される円の内部の領域の接合パターンの拡大
図である。
「Ａ」で示される円の内部の領域の接合パターンの拡大
図である。
【図３】 図２のシリコン表面に配置される電極を示
す、図２の線３−３に沿った図２のチップの横断面図で
ある。
す、図２の線３−３に沿った図２のチップの横断面図で
ある。
【図４】 チップの上面及び縁部のパッドを示す図３と
同様の横断面図である。
同様の横断面図である。
１０ 半導体チップ １１ ソースパッド １２ ゲートパッド １３ ドレイン電極 １５ Ｎ+ 型シリコン基板 １６ Ｎ- 型エピタキシャル層 １７，１８，１９ Ｐ+ 型ベース拡散セル ２０ Ｐ+ 型拡散領域 ２１，２２，２３ Ｐ+ 型ベース拡散セル ２４，２５，２６ ソース拡散領域 ３０，３１，３２ ソース拡散領域 ４０ 多結晶シリコンゲート格子 ４１ 酸化シリコン層 ４２ 延長領域 ６０ アルミニウムシート電極 ７０ 絶縁層 ８０，８１，８２ 開口 ９０ 開口
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 高出力ＭＯＳＦＥＴ
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高出力ＭＯＳＦＥＴに関
し、特にダイオード動作モードにおけるデバイスの故障
防止を目的とした電極パッド周囲部とその下地シリコン
層の直接接続に関する。
し、特にダイオード動作モードにおけるデバイスの故障
防止を目的とした電極パッド周囲部とその下地シリコン
層の直接接続に関する。
【０００２】
【従来の技術】高出力ＭＯＳＦＥＴとしては、通常縦方
向導電性デバイスが良く知られている。一般に、このよ
うなデバイスは、５０００個を越える非常に多くのセル
を単一の小さなチップ領域上に形成することにより構成
され、デバイスは全て並列に接続される。
向導電性デバイスが良く知られている。一般に、このよ
うなデバイスは、５０００個を越える非常に多くのセル
を単一の小さなチップ領域上に形成することにより構成
され、デバイスは全て並列に接続される。
【０００３】通常、各セルは、主となるウエハ又はチッ
プの一表面に拡散されるベース領域から構成される。ソ
ース領域は各ベース領域の内部に形成され、従来のＭＯ
ＳＦＥＴチャネルを規定する。各ＭＯＳＦＥＴチャネル
は、多結晶シリコンから形成される従来のＭＯＳＦＥＴ
ゲートの下方に位置する。
プの一表面に拡散されるベース領域から構成される。ソ
ース領域は各ベース領域の内部に形成され、従来のＭＯ
ＳＦＥＴチャネルを規定する。各ＭＯＳＦＥＴチャネル
は、多結晶シリコンから形成される従来のＭＯＳＦＥＴ
ゲートの下方に位置する。
【０００４】ゲート素子は共通して接続され、チップの
一表面にあって外部との接続が可能な共通のゲート電極
パッドに接続することができる。このようなゲート電極
パッドを使用すると、接続に好都合である。ソース領域
は、それぞれ従来のように、チップの表面全体を被覆し
且つデバイスのソース電極への接続を容易にするソース
電極パッドに至る単一のシート電極に接続される。
一表面にあって外部との接続が可能な共通のゲート電極
パッドに接続することができる。このようなゲート電極
パッドを使用すると、接続に好都合である。ソース領域
は、それぞれ従来のように、チップの表面全体を被覆し
且つデバイスのソース電極への接続を容易にするソース
電極パッドに至る単一のシート電極に接続される。
【０００５】電極パッドは、通常パッド表面とその下方
のシリコンウエハ又はチップ表面との間に設けられる酸
化物層の上面に支持される。従来、パッド領域の下方の
シリコンはセルのベース領域と同じ導電型を有する。各
ベース領域内のソースとそれぞれ接触するソース電極
は、セルのベース領域の中心部とも接触する。
のシリコンウエハ又はチップ表面との間に設けられる酸
化物層の上面に支持される。従来、パッド領域の下方の
シリコンはセルのベース領域と同じ導電型を有する。各
ベース領域内のソースとそれぞれ接触するソース電極
は、セルのベース領域の中心部とも接触する。
【０００６】したがって、デバイス全体はソース電極が
一方の極性であるときに単一接合デバイス、すなわちダ
イオードとして動作するが、ソース電極が他方の極性で
あるときにはＭＯＳＦＥＴとして動作する。
一方の極性であるときに単一接合デバイス、すなわちダ
イオードとして動作するが、ソース電極が他方の極性で
あるときにはＭＯＳＦＥＴとして動作する。
【０００７】特定の回路条件下で、上述のような構造の
ＭＯＳＦＥＴデバイスはダイオードモードでの動作中に
故障が生じることが判明している。検査によれば故障は
電極パッドの周囲のセル素子で生じた。
ＭＯＳＦＥＴデバイスはダイオードモードでの動作中に
故障が生じることが判明している。検査によれば故障は
電極パッドの周囲のセル素子で生じた。
【０００８】
【発明が解決しようとする課題】上述の問題を分析して
みると、デバイスはＭＯＳＦＥＴとして動作するときに
多数キャリアデバイスとして動作するため、互いに並列
に接続されるそれぞれのセルは負荷電流の適切な割当て
分のみを搬送することがわかる。
みると、デバイスはＭＯＳＦＥＴとして動作するときに
多数キャリアデバイスとして動作するため、互いに並列
に接続されるそれぞれのセルは負荷電流の適切な割当て
分のみを搬送することがわかる。
【０００９】これに対し、デバイスがダイオードとして
動作されるときには、デバイスは少数キャリアデバイス
として動作するので、より多くの電流を流すダイオード
は局部的に加熱される。
動作されるときには、デバイスは少数キャリアデバイス
として動作するので、より多くの電流を流すダイオード
は局部的に加熱される。
【００１０】すなわち、そのようなダイオードはさらに
多くの電流が流れる傾向にあるので、いくつかのセルが
デバイスを破壊するほど大きな電流を流すようになるま
で続くことになる。この電流「取込み」の傾向は、デバ
イスの接続用パッドの縁部に隣接して配置されるセル素
子ではさらに顕著である。
多くの電流が流れる傾向にあるので、いくつかのセルが
デバイスを破壊するほど大きな電流を流すようになるま
で続くことになる。この電流「取込み」の傾向は、デバ
イスの接続用パッドの縁部に隣接して配置されるセル素
子ではさらに顕著である。
【００１１】これは、パッドの下地領域がデバイスの動
作中に下地領域内へわずかしかキャリアを注入しないた
めである。その後、デバイスがダイオードとして動作さ
れると、パッドの周囲の下地領域に注入されたキャリア
は、ソース電極に確実に接続されて独立した並列ダイオ
ードとして動作する隣接するセル素子によりきわめて急
速に収集される。
作中に下地領域内へわずかしかキャリアを注入しないた
めである。その後、デバイスがダイオードとして動作さ
れると、パッドの周囲の下地領域に注入されたキャリア
は、ソース電極に確実に接続されて独立した並列ダイオ
ードとして動作する隣接するセル素子によりきわめて急
速に収集される。
【００１２】しかしながら、パッドの下地領域は、ソー
ス電極に堅固に接続されていないために、キャリア収集
ができない。その結果、パッドの縁部にすぐ隣接するダ
イオードは直ちにパッドの周囲から離れた位置にあるセ
ルより高い導電レベルを有するようになり、デバイス全
体の許容電流以上の電流が流れるので、デバイスは故障
する。
ス電極に堅固に接続されていないために、キャリア収集
ができない。その結果、パッドの縁部にすぐ隣接するダ
イオードは直ちにパッドの周囲から離れた位置にあるセ
ルより高い導電レベルを有するようになり、デバイス全
体の許容電流以上の電流が流れるので、デバイスは故障
する。
【００１３】
【課題を解決するための手段】パッドを取囲むセル素子
の故障により、ダイオードモードでの動作中にデバイス
の故障が早期に生ずるという上述の問題を解決するた
め、ソース電極と、ソースパッド及びゲートパッドのそ
れぞれの周囲を完全に取囲む下地のシリコン表面とを接
続する単一の直接接続手段を設けたものである。
の故障により、ダイオードモードでの動作中にデバイス
の故障が早期に生ずるという上述の問題を解決するた
め、ソース電極と、ソースパッド及びゲートパッドのそ
れぞれの周囲を完全に取囲む下地のシリコン表面とを接
続する単一の直接接続手段を設けたものである。
【００１４】
【作用】上記の直接接続を行なうことにより、パッドの
下地のベース材料は、デバイス全体がダイオードとして
動作する間にあらかじめパッドの下方に注入されていた
少数キャリアを非常に効率良く収集する。その結果、そ
れらのキャリアは隣接するセル素子ではなく、パッドの
下地領域により直ちに排除されるので、隣接するセル素
子が他のセル素子より効率の高いダイオードであって、
ダイオードモードでの動作中に最終的に故障することに
なり得るものになることはない。
下地のベース材料は、デバイス全体がダイオードとして
動作する間にあらかじめパッドの下方に注入されていた
少数キャリアを非常に効率良く収集する。その結果、そ
れらのキャリアは隣接するセル素子ではなく、パッドの
下地領域により直ちに排除されるので、隣接するセル素
子が他のセル素子より効率の高いダイオードであって、
ダイオードモードでの動作中に最終的に故障することに
なり得るものになることはない。
【００１５】
【実施例】以下、添付の図面を参照して本発明の実施例
を説明する。まず、図１に関して説明する。図１には半
導体チップ１０が示されている。図１に示されるチップ
は、通常長さ約１００ｍｉｌ、幅約１００ｍｉｌであ
り、その中に含まれるＭＯＳＦＥＴセルの数は６０００
個を越える。それらのＭＯＳＦＥＴセルは後述するよう
に並列に接続される。
を説明する。まず、図１に関して説明する。図１には半
導体チップ１０が示されている。図１に示されるチップ
は、通常長さ約１００ｍｉｌ、幅約１００ｍｉｌであ
り、その中に含まれるＭＯＳＦＥＴセルの数は６０００
個を越える。それらのＭＯＳＦＥＴセルは後述するよう
に並列に接続される。
【００１６】チップの表面は、ソースワイヤリードに接
続することができる広い露出金属表面を有するソースパ
ッド１１を含んでいる。また、ゲートパッド１２も同様
に広い露出金属表面を有し、ゲートリードをこの表面に
接続することができる。デバイスの底面にはドレイン電
極１３（図３及び図４）が設けられている。
続することができる広い露出金属表面を有するソースパ
ッド１１を含んでいる。また、ゲートパッド１２も同様
に広い露出金属表面を有し、ゲートリードをこの表面に
接続することができる。デバイスの底面にはドレイン電
極１３（図３及び図４）が設けられている。
【００１７】図２、図３及び図４は、図１のウエハ又は
チップの上面に形成される個々のＭＯＳＦＥＴセルが六
角形状である場合のセルの構成を示す。ただし、個々の
セルについては長方形又は正方形などの他の閉鎖セル形
状を使用しても良い。図２、図３及び図４に示されるデ
バイスはＮチャンネル型デバイスであるが、本発明に従
ってＰチャンネル型デバイスも形成し得ることは明らか
であろう。
チップの上面に形成される個々のＭＯＳＦＥＴセルが六
角形状である場合のセルの構成を示す。ただし、個々の
セルについては長方形又は正方形などの他の閉鎖セル形
状を使用しても良い。図２、図３及び図４に示されるデ
バイスはＮチャンネル型デバイスであるが、本発明に従
ってＰチャンネル型デバイスも形成し得ることは明らか
であろう。
【００１８】図示される実施例において半導体チップは
Ｎ＋型シリコン基板１５と、その上に形成されるＮ−型
エピタキシャル層１６とから構成される。Ｎ−型エピタ
キシャル層１６は、図示されるように六角形の形状を有
するＰ＋型ベース拡散セル１７，１８及び１９などの複
数のベース拡散セルを含むが、その他の形状を採用して
も良い。
Ｎ＋型シリコン基板１５と、その上に形成されるＮ−型
エピタキシャル層１６とから構成される。Ｎ−型エピタ
キシャル層１６は、図示されるように六角形の形状を有
するＰ＋型ベース拡散セル１７，１８及び１９などの複
数のベース拡散セルを含むが、その他の形状を採用して
も良い。
【００１９】Ｎ−型エピタキシャル層１６は、ベースと
同時に形成されるＰ＋型拡散領域２０をさらに有する。
このＰ＋型拡散領域２０は図１のソースパッド１１の領
域全体の下方に形成される。そして、Ｐ＋型拡散領域２
０とソースパツド１１とは、図３に示すように、大面積
に形成されている。
同時に形成されるＰ＋型拡散領域２０をさらに有する。
このＰ＋型拡散領域２０は図１のソースパッド１１の領
域全体の下方に形成される。そして、Ｐ＋型拡散領域２
０とソースパツド１１とは、図３に示すように、大面積
に形成されている。
【００２０】したがつて、Ｐ＋型拡散領域２０は大面積
ベース領域を形成し、また、ソースパツド１１は大面積
ソース電極パツドを形成している。そして、この大面積
ベース領域２０の周辺部は、図３に示すように、セル領
域の端部、つまり、ベース領域１９の端部に対して、１
つの間隔Ｂのみを介して隣接するように配置されてい
る。
ベース領域を形成し、また、ソースパツド１１は大面積
ソース電極パツドを形成している。そして、この大面積
ベース領域２０の周辺部は、図３に示すように、セル領
域の端部、つまり、ベース領域１９の端部に対して、１
つの間隔Ｂのみを介して隣接するように配置されてい
る。
【００２１】さらに、図３に示すように、この１つの間
隔Ｂは、各セル領域間の間隔、つまり、ベース領域１
８，１９間の間隔Ａと同程度の間隔に設定されており、
大面積ベース領域２０の横方向の幅Ｃは、各ベース領域
１８，１９間の間隔Ａに比して、はるかに大きい幅に設
定されている。また、図１のゲートパッド１２の領域全
体の下方にも同様のＰ＋型拡散領域（図示せず）が形成
される。
隔Ｂは、各セル領域間の間隔、つまり、ベース領域１
８，１９間の間隔Ａと同程度の間隔に設定されており、
大面積ベース領域２０の横方向の幅Ｃは、各ベース領域
１８，１９間の間隔Ａに比して、はるかに大きい幅に設
定されている。また、図１のゲートパッド１２の領域全
体の下方にも同様のＰ＋型拡散領域（図示せず）が形成
される。
【００２２】Ｐ＋型ベース拡散セル１７，１８及び１９
などのＰ＋型セルは、それぞれソース拡散領域３０，３
１及び３２として示される六角形のソース拡散領域を含
んでいる。図４にも同様のセル配置が示されているが、
この場合、六角形のＰ＋型ベース拡散セル２１，２２及
び２３はソース拡散領域２４，２５及び２６をそれぞれ
含んでいる。
などのＰ＋型セルは、それぞれソース拡散領域３０，３
１及び３２として示される六角形のソース拡散領域を含
んでいる。図４にも同様のセル配置が示されているが、
この場合、六角形のＰ＋型ベース拡散セル２１，２２及
び２３はソース拡散領域２４，２５及び２６をそれぞれ
含んでいる。
【００２３】ソース拡散領域２４，２５，２６，３０，
３１及び３２の外縁部とＰ＋型ベース拡散セル２１，２
２，２３，１７，１８及び１９との間の環状領域は、そ
れぞれ六角形のチャンネルを規定する。それらのチャン
ネルは対応するゲート電極によりそれぞれ被覆される。
図３及び図４において、ゲート電極は、各チャンネルの
上方に位置する格子部を有する多結晶シリコンゲート格
子４０として示されている。
３１及び３２の外縁部とＰ＋型ベース拡散セル２１，２
２，２３，１７，１８及び１９との間の環状領域は、そ
れぞれ六角形のチャンネルを規定する。それらのチャン
ネルは対応するゲート電極によりそれぞれ被覆される。
図３及び図４において、ゲート電極は、各チャンネルの
上方に位置する格子部を有する多結晶シリコンゲート格
子４０として示されている。
【００２４】多結晶シリコンゲート格子４０は半導体チ
ップ１０の表面上で支持され、実際には格子の形状を有
する酸化シリコン層４１の内部に形成されている。この
酸化シリコン層４１は、シリコンの表面に延在し、ソー
スパッド１１の領域全体の下面に形成される酸化物の延
長領域４２を有する。同様にこの延長領域４２は、ゲー
トパッド１２の導電性材料の下面に形成される。
ップ１０の表面上で支持され、実際には格子の形状を有
する酸化シリコン層４１の内部に形成されている。この
酸化シリコン層４１は、シリコンの表面に延在し、ソー
スパッド１１の領域全体の下面に形成される酸化物の延
長領域４２を有する。同様にこの延長領域４２は、ゲー
トパッド１２の導電性材料の下面に形成される。
【００２５】酸化シリコン層４１はいくつかの絶縁層か
ら構成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子４０のすぐ下に１０００
オングストローム程度の非常に薄い二酸化シリコン層を
含むことができる。ゲート格子を内部に含む絶縁性酸化
シリコン層４１の上方の層として、多結晶シリコンゲー
ト格子４０をソース電極から確実に絶縁するために、ゲ
ート格子４０の上方と周囲に形成される再溶融シロック
スを使用することができる。
ら構成されていても良い。たとえば、酸化シリコン層
は、多結晶シリコンゲート格子４０のすぐ下に１０００
オングストローム程度の非常に薄い二酸化シリコン層を
含むことができる。ゲート格子を内部に含む絶縁性酸化
シリコン層４１の上方の層として、多結晶シリコンゲー
ト格子４０をソース電極から確実に絶縁するために、ゲ
ート格子４０の上方と周囲に形成される再溶融シロック
スを使用することができる。
【００２６】酸化シリコン層４１は、ソース拡散領域３
１及び３２（図３）並びに２４，２５及び２６（図４）
の外側の周辺部のみを被覆し、もって、これらのソース
拡散領域との電気的な接触が可能になる。
１及び３２（図３）並びに２４，２５及び２６（図４）
の外側の周辺部のみを被覆し、もって、これらのソース
拡散領域との電気的な接触が可能になる。
【００２７】次に、図３及び図４に示されるアルミニウ
ムシート電極６０は、半導体チップの表面全体を被覆
し、各ソース拡散領域の内周部及び対応するＰ＋型ベー
ス拡散セルの中心に露出するＰ＋型領域と接触する。ア
ルミニウムシート電極６０は、小さなゲートパッド１２
と、それより大きくソースパッド１１に至るソース電極
とに分割される。
ムシート電極６０は、半導体チップの表面全体を被覆
し、各ソース拡散領域の内周部及び対応するＰ＋型ベー
ス拡散セルの中心に露出するＰ＋型領域と接触する。ア
ルミニウムシート電極６０は、小さなゲートパッド１２
と、それより大きくソースパッド１１に至るソース電極
とに分割される。
【００２８】多結晶シリコンゲート格子４０は、後記の
同時係属出願に示されるようにゲートパッド１２に適切
に接続される。ソース電極は、延長領域４２と同じ広が
りをもって延在する。また、図４に示されるように、半
導体チップの縁部においては、アルミニウムシート電極
６０のソースパッド１１の縁部６１はチップの縁部に達
していない。
同時係属出願に示されるようにゲートパッド１２に適切
に接続される。ソース電極は、延長領域４２と同じ広が
りをもって延在する。また、図４に示されるように、半
導体チップの縁部においては、アルミニウムシート電極
６０のソースパッド１１の縁部６１はチップの縁部に達
していない。
【００２９】次に、チャンネルストッパ電極６２が通常
の方法により形成され、下方に位置するＮ−型材料と、
ドレイン電極１３とに接続される。ソースパッドとゲー
トパッドを除くデバイスの上面全体は、デバイスの上面
保護のために、酸化物層又はその他の適切な絶縁層７０
により被覆される。
の方法により形成され、下方に位置するＮ−型材料と、
ドレイン電極１３とに接続される。ソースパッドとゲー
トパッドを除くデバイスの上面全体は、デバイスの上面
保護のために、酸化物層又はその他の適切な絶縁層７０
により被覆される。
【００３０】図１、図３及び図４に示されるように、こ
の絶縁層７０はソースパッド１１の領域とゲートパッド
１２の領域においては取除かれる。
の絶縁層７０はソースパッド１１の領域とゲートパッド
１２の領域においては取除かれる。
【００３１】この種の従来のデバイス、特に複数の並列
接続セルを使用する従来の縦方向導電性高出力ＭＯＳＦ
ＥＴデバイスにおいては、デバイスがダイオードモード
で動作されたときに、セルがソースパッド１１又はゲー
トパッド１２の境界に隣接する領域で故障してしまうこ
とが時折見られた。
接続セルを使用する従来の縦方向導電性高出力ＭＯＳＦ
ＥＴデバイスにおいては、デバイスがダイオードモード
で動作されたときに、セルがソースパッド１１又はゲー
トパッド１２の境界に隣接する領域で故障してしまうこ
とが時折見られた。
【００３２】すなわち、図３及び図４に示されるデバイ
スは、アルミニウムシート電極６０のソース電極及びド
レイン電極１３の電位に応じてＭＯＳＦＥＴモード又は
ダイオードモードで動作することができる。ドレイン電
極１３が正であり、ソース電極が負であるとき、デバイ
スの導電はＭＯＳＦＥＴモードで制御される。
スは、アルミニウムシート電極６０のソース電極及びド
レイン電極１３の電位に応じてＭＯＳＦＥＴモード又は
ダイオードモードで動作することができる。ドレイン電
極１３が正であり、ソース電極が負であるとき、デバイ
スの導電はＭＯＳＦＥＴモードで制御される。
【００３３】そこで、多結晶シリコンゲート格子４０に
適切な電位が印加されると、各ソース拡散領域の外周部
と各ベース拡散セルの外周部との間のチャンネル領域は
反転されるので、ゲート電位が印加されたとき、ドレイ
ン電極１３からアルミニウムシート電極６０のソース電
極まで導電路が形成される。
適切な電位が印加されると、各ソース拡散領域の外周部
と各ベース拡散セルの外周部との間のチャンネル領域は
反転されるので、ゲート電位が印加されたとき、ドレイ
ン電極１３からアルミニウムシート電極６０のソース電
極まで導電路が形成される。
【００３４】しかしながら、ソース電極の電位とドレイ
ン電極の電位が逆転され、ソース電極が正になると、デ
バイス全体は、Ｐ＋型ベース拡散領域とＮ−型エピタキ
シャル層との間にダイオード接合が形成された順方向バ
イアスダイオードとして動作する。
ン電極の電位が逆転され、ソース電極が正になると、デ
バイス全体は、Ｐ＋型ベース拡散領域とＮ−型エピタキ
シャル層との間にダイオード接合が形成された順方向バ
イアスダイオードとして動作する。
【００３５】デバイスがダイオードとして動作している
とき、デバイスの６０００個を越えるセルはそれぞれ電
流を並列に流す。接続用パッドの周囲のダイオード素子
の故障は、ソースパッド１１にごく弱く接続されている
Ｐ＋型拡散領域２０が、デバイスがＭＯＳＦＥＴトラン
ジスタとして動作する間に、Ｎ−型エピタキシャル層の
内部に少数キャリアをごくわずかに注入しているという
ことが認識されるまで解明されなかった。
とき、デバイスの６０００個を越えるセルはそれぞれ電
流を並列に流す。接続用パッドの周囲のダイオード素子
の故障は、ソースパッド１１にごく弱く接続されている
Ｐ＋型拡散領域２０が、デバイスがＭＯＳＦＥＴトラン
ジスタとして動作する間に、Ｎ−型エピタキシャル層の
内部に少数キャリアをごくわずかに注入しているという
ことが認識されるまで解明されなかった。
【００３６】ソース電極とドレイン電極１３との間の電
位が逆転されると、Ｐ＋型拡散領域２０により形成され
る接合はそれらの注入キャリアを効率良く収集すること
ができなくなるので、キャリアは図３及び図４のソース
拡散領域３２及び２６を含むセルのようなパッドを取囲
む個々のセルの内部へ優先的に流入する。セルがソース
電極に確実に接続されているので、Ｐ＋型拡散領域から
あらかじめ注入されているキャリアを容易に収集するこ
とができる。
位が逆転されると、Ｐ＋型拡散領域２０により形成され
る接合はそれらの注入キャリアを効率良く収集すること
ができなくなるので、キャリアは図３及び図４のソース
拡散領域３２及び２６を含むセルのようなパッドを取囲
む個々のセルの内部へ優先的に流入する。セルがソース
電極に確実に接続されているので、Ｐ＋型拡散領域から
あらかじめ注入されているキャリアを容易に収集するこ
とができる。
【００３７】その結果、それらのセルはソースパッド１
１からさらに離間している他のセルより効率の高いダイ
オードとなる。デバイスがダイオードとして動作すると
き、少数キャリアデバイスとして動作するので、それら
のセルは過度に導通しデバイスに許容電流以上の電流を
流そうとするため、デバイスに故障が生じる。
１からさらに離間している他のセルより効率の高いダイ
オードとなる。デバイスがダイオードとして動作すると
き、少数キャリアデバイスとして動作するので、それら
のセルは過度に導通しデバイスに許容電流以上の電流を
流そうとするため、デバイスに故障が生じる。
【００３８】本発明によれば、大面積ベース領域２０の
周辺部と隣接するベース領域１９との間の間隔Ｂが、各
セル領域間の間隔Ａ、つまり、各ベース領域間の間隔Ａ
と同程度の狭い間隔になつているので、デバイスがダイ
オードモードで動作するときにさらに効率良く少数キャ
リアを収集するために、ソースパッド１１の周辺部にお
いてアルミニウムシート６０のソース電極から下方に位
置するＰ＋型拡散領域２０の周辺部まで単一の直接の電
気的接続が形成される。
周辺部と隣接するベース領域１９との間の間隔Ｂが、各
セル領域間の間隔Ａ、つまり、各ベース領域間の間隔Ａ
と同程度の狭い間隔になつているので、デバイスがダイ
オードモードで動作するときにさらに効率良く少数キャ
リアを収集するために、ソースパッド１１の周辺部にお
いてアルミニウムシート６０のソース電極から下方に位
置するＰ＋型拡散領域２０の周辺部まで単一の直接の電
気的接続が形成される。
【００３９】同様に、ゲートパッド１２の周辺部におい
てソース電極６０から下方に位置するＰ＋型拡散領域ま
での接続が成立する。
てソース電極６０から下方に位置するＰ＋型拡散領域ま
での接続が成立する。
【００４０】たとえば、図２・図３及び図４、特に図２
に示されるように、開口８２が大面積ソース電極パツド
１１の周辺部に沿って配置されている。したがって、ア
ルミニウムシート電極、つまり、金属電極６０をデバイ
スの表面にかぶせる間に、接続が行われ、図３に示す導
電性突起８６が、開口８２を介してＰ＋型拡散領域２０
に接続される。
に示されるように、開口８２が大面積ソース電極パツド
１１の周辺部に沿って配置されている。したがって、ア
ルミニウムシート電極、つまり、金属電極６０をデバイ
スの表面にかぶせる間に、接続が行われ、図３に示す導
電性突起８６が、開口８２を介してＰ＋型拡散領域２０
に接続される。
【００４１】図４には、ソースパッド１１の領域に形成
される同様の開口９０を断面図で示す。ソース電極から
下方に位置するＰ＋型拡散領域２０への接続は接続点９
１、つまり、導電性突起９１によって行なわれる。ゲー
トパッド１２の外周部を取囲むソース電極からゲートパ
ッドの下方に位置するＰ＋型拡散領域までの延長領域を
介する接続のための接続点も同様に配置される（図示せ
ず）。
される同様の開口９０を断面図で示す。ソース電極から
下方に位置するＰ＋型拡散領域２０への接続は接続点９
１、つまり、導電性突起９１によって行なわれる。ゲー
トパッド１２の外周部を取囲むソース電極からゲートパ
ッドの下方に位置するＰ＋型拡散領域までの延長領域を
介する接続のための接続点も同様に配置される（図示せ
ず）。
【００４２】この実施例のデバイスの場合、ソースパッ
ド１１は３０ｍｉ１×２５ｍｉｌの大きさであった。ソ
ースパッドの周辺部には約４０の接続点が設けられ、各
接続点の間の間隔は約３ｍｉｌであった。接続点は、パ
ッドの有効縁部から内方へ、セルの幅にほぼ等しい約１
ｍｉｌの距離だけ離間させることができる。
ド１１は３０ｍｉ１×２５ｍｉｌの大きさであった。ソ
ースパッドの周辺部には約４０の接続点が設けられ、各
接続点の間の間隔は約３ｍｉｌであった。接続点は、パ
ッドの有効縁部から内方へ、セルの幅にほぼ等しい約１
ｍｉｌの距離だけ離間させることができる。
【００４３】上記の実施例の構成を要約すると、半導体
ウエハ１５・１６と、一方の導電型の複数のベース領域
１８・１９であって、半導体ウエハの一方の表面の少な
くとも一部に対照的且つ横方向に分布されているもの
と、各ベース領域１８・１９内に配設した他方の導電型
のソース領域３１・３２であって、それぞれのベース領
域１８・１９内で反転可能なそれぞれのチヤンネル領域
（１８・１９の端部）を画形すべく、それぞれのベース
領域１８・１９の周囲から横方向に離隔させられている
ものと、各チヤンネル領域の上に横たわり且つ接続用パ
ツド領域（１１の下側に相当する領域）にまで延在する
絶縁層４１・４２と、各前記チヤンネル領域の上方の絶
縁層４１の上に導電性ゲート４０を配設する導電性ゲー
ト手段と、各ソース領域３１・３２と各ベース領域１８
・１９とに接触するソース電極６０を配設するソース電
極手段と、半導体ウエハ１５・１６の他方の表面に接続
されるドレイン電極１３と、ソース電極６０に接続され
且つ接続用パツド領域（１１の下側に相当する領域）内
の絶縁層４１・４２の上に横たわる大面積ソース電極パ
ッド１１と、大面積ソース電極パツド１１の下方に横た
わる一方の導電型の大面積ベース領域２０とを有する高
出力ＭＯＳＦＥＴにおいて、
ウエハ１５・１６と、一方の導電型の複数のベース領域
１８・１９であって、半導体ウエハの一方の表面の少な
くとも一部に対照的且つ横方向に分布されているもの
と、各ベース領域１８・１９内に配設した他方の導電型
のソース領域３１・３２であって、それぞれのベース領
域１８・１９内で反転可能なそれぞれのチヤンネル領域
（１８・１９の端部）を画形すべく、それぞれのベース
領域１８・１９の周囲から横方向に離隔させられている
ものと、各チヤンネル領域の上に横たわり且つ接続用パ
ツド領域（１１の下側に相当する領域）にまで延在する
絶縁層４１・４２と、各前記チヤンネル領域の上方の絶
縁層４１の上に導電性ゲート４０を配設する導電性ゲー
ト手段と、各ソース領域３１・３２と各ベース領域１８
・１９とに接触するソース電極６０を配設するソース電
極手段と、半導体ウエハ１５・１６の他方の表面に接続
されるドレイン電極１３と、ソース電極６０に接続され
且つ接続用パツド領域（１１の下側に相当する領域）内
の絶縁層４１・４２の上に横たわる大面積ソース電極パ
ッド１１と、大面積ソース電極パツド１１の下方に横た
わる一方の導電型の大面積ベース領域２０とを有する高
出力ＭＯＳＦＥＴにおいて、
【００４４】大面積ソース電極パツド１１の周辺部から
突出した単一の導電性突起８２からなる接続手段であつ
て、導電性突起８２が絶縁層４１・４２を貫通して大面
積ソース電極パツド１１の下方の大面積ベース領域２０
と電気的に接続しているものと、大面積ベース領域２０
の周辺部を、１つの間隔Ｂのみを介して、ベース領域１
９の端部に隣接して配置する隣接配置手段と、大面積ソ
ース電極パツド１１と大面積ベース領域２０との両方の
横方向の幅Ｃを、各ベース領域１８・１９間の間隔Ａに
比して、はるかに大きい幅、つまり、図示のように、は
るかに広い幅にするとともに、１つの間隔Ｂを各前記ベ
ース領域１８・１９間の間隔Ａと同程度の間隔にして配
置する幅間隔手段とを設けた構成になっているものであ
る。
突出した単一の導電性突起８２からなる接続手段であつ
て、導電性突起８２が絶縁層４１・４２を貫通して大面
積ソース電極パツド１１の下方の大面積ベース領域２０
と電気的に接続しているものと、大面積ベース領域２０
の周辺部を、１つの間隔Ｂのみを介して、ベース領域１
９の端部に隣接して配置する隣接配置手段と、大面積ソ
ース電極パツド１１と大面積ベース領域２０との両方の
横方向の幅Ｃを、各ベース領域１８・１９間の間隔Ａに
比して、はるかに大きい幅、つまり、図示のように、は
るかに広い幅にするとともに、１つの間隔Ｂを各前記ベ
ース領域１８・１９間の間隔Ａと同程度の間隔にして配
置する幅間隔手段とを設けた構成になっているものであ
る。
【００４５】以上に、本発明を好ましい実施例によって
説明したが、種々の変形及び変更は当業者には明白であ
ろう。したがって、本発明は上記の特定の開示内容によ
り限定されるのではなく、特許請求の範囲によって限定
される範囲のものが含まれるものである。
説明したが、種々の変形及び変更は当業者には明白であ
ろう。したがって、本発明は上記の特定の開示内容によ
り限定されるのではなく、特許請求の範囲によって限定
される範囲のものが含まれるものである。
【００４６】
【発明の効果】上記の構成は、上述のダニエル・Ｍ・キ
ンザー（Ｄａｎｉｅ１ Ｍ Ｋｉｎｚｅｒ）の米国特許
出願第４５１７９５号（出願日：１９８２年１２月２１
日），名称「Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｍｅｔｈｏ
ｄ ｏｆ Ｍａｎｕｆａｃｔｕｒｅ ｏｆ Ｈｉｇｈ
Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｄｅｖｉｃｅ」に記載され
るようなデバイスに採用される既存の製造方法に容易に
適用され、ダイオードモードで動作するデバイスの故障
をほぼ回避し得た。
ンザー（Ｄａｎｉｅ１ Ｍ Ｋｉｎｚｅｒ）の米国特許
出願第４５１７９５号（出願日：１９８２年１２月２１
日），名称「Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｍｅｔｈｏ
ｄ ｏｆ Ｍａｎｕｆａｃｔｕｒｅ ｏｆ Ｈｉｇｈ
Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｄｅｖｉｃｅ」に記載され
るようなデバイスに採用される既存の製造方法に容易に
適用され、ダイオードモードで動作するデバイスの故障
をほぼ回避し得た。
【００４７】また、本発明によれば、上記の構成、特
に、接続手段と隣接配置手段と幅間隔手段との構成によ
って、次のような効果を得ることができる。
に、接続手段と隣接配置手段と幅間隔手段との構成によ
って、次のような効果を得ることができる。
【００４８】導線を半田付するための大面積ソース電極
パツドが非常に大きい幅をもち、かつ、ベース領域１８
・１９とソース領域３１・３２とを含むセル素子群から
外れた箇所に配置している。したがって、ハンダ付作業
している間の熱が、セル素子群に、直接的に到達しない
ので、ハンダ付熱破壊からセル素子を防御することがで
きる。
パツドが非常に大きい幅をもち、かつ、ベース領域１８
・１９とソース領域３１・３２とを含むセル素子群から
外れた箇所に配置している。したがって、ハンダ付作業
している間の熱が、セル素子群に、直接的に到達しない
ので、ハンダ付熱破壊からセル素子を防御することがで
きる。
【００４９】大面積ソース電極パツド１１の下方に大面
積ベース領域２０を設けている。したがって、絶縁層４
１・４２が、ドレイン電極１３側からの電圧を直接的に
受けないので、絶縁層４１・４２の電圧破壊を防御する
ことができる。
積ベース領域２０を設けている。したがって、絶縁層４
１・４２が、ドレイン電極１３側からの電圧を直接的に
受けないので、絶縁層４１・４２の電圧破壊を防御する
ことができる。
【００５０】大面積ベース領域２０の配置によって、上
記の利点が得られるが、反面、大面積ベース領域２０に
隣接したセル領域（ベース領域１９とソース領域３２を
含む領域部分）に対して、大面積ベース領域２０の下側
に生じた少数キャリアによる電流破壊が引き起される。
記の利点が得られるが、反面、大面積ベース領域２０に
隣接したセル領域（ベース領域１９とソース領域３２を
含む領域部分）に対して、大面積ベース領域２０の下側
に生じた少数キャリアによる電流破壊が引き起される。
【００５１】しかしながら、本発明の構成によれば、大
面積ベース領域２０が、導電性突起８２によって、大面
積ソース電極パツド１１に電気的に接続してあり、か
つ、大面積ベース領域２０の端部が直接的に隣接するセ
ル領域、つまり、ベース領域１９の端部に対して、ごく
接近している。このため、少数キャリアが、ごく接近し
た大面積ベース隣接２０側に収集されるので、セル素子
を電流破壊から防御することができるなどの特長があ
る。
面積ベース領域２０が、導電性突起８２によって、大面
積ソース電極パツド１１に電気的に接続してあり、か
つ、大面積ベース領域２０の端部が直接的に隣接するセ
ル領域、つまり、ベース領域１９の端部に対して、ごく
接近している。このため、少数キャリアが、ごく接近し
た大面積ベース隣接２０側に収集されるので、セル素子
を電流破壊から防御することができるなどの特長があ
る。
【図面の簡単な説明】
【図１】ソースリード及びゲートリードに接続されるべ
きソースパッドとゲートパッドをデバイスの上面に有す
る代表的なＭＯＳＦＥＴの拡大平面図である。
きソースパッドとゲートパッドをデバイスの上面に有す
る代表的なＭＯＳＦＥＴの拡大平面図である。
【図２】図１のシリコンチップのシリコン表面の「Ａ」
で示される円の内部の領域の接合パターンの拡大図であ
る。
で示される円の内部の領域の接合パターンの拡大図であ
る。
【図３】図２のシリコン表面に配置される電極を示す図
であって、図２の線３−３に沿った図２のチップの横断
面図である。
であって、図２の線３−３に沿った図２のチップの横断
面図である。
【図４】チップの上面及び縁部のパッドを示す図であっ
て、図３と同様の横断面図である。
て、図３と同様の横断面図である。
【符号の説明】 １０ 半導体チップ １１ ソースパッド １２ ゲートパッド １３ ドレイン電極 １５ Ｎ＋型シリコン基板 １６ Ｎ−型エピタキシャル層 １７，１８，１９ Ｐ＋型ベース拡散セル ２０ Ｐ＋型拡散領域 ２１，２２，２３ Ｐ＋型ベース拡散セル ２４，２５，２６ ソース拡散領域 ３０，３１，３２ ソース拡散領域 ４０ 多結晶シリコンゲート格子 ４１ 酸化シリコン層 ４２ 延長領域 ６０ アルミニウムシート電極 ７０ 絶縁層 ８２ 開口 ８６ 導電性突起 ９０ 開口 ９１ 導電性突起
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (3)
- 【請求項１】 半導体ウエハと、 一方の導電型の複数のベース領域であって、該半導体ウ
エハの一方の表面の少なくとも一部に対称的且つ横方向
に分布させられているものと、 各該ベース領域内の、他方の導電型のそれぞれのソース
領域であって、それぞれの該ベース領域内で反転可能な
それぞれのチャンネル領域を画成すべく、該それぞれの
ベース領域の周囲から横方向に離隔させられているもの
と、 各該チャンネル領域の上に横たわり且つ接続用パッド領
域にまで延在する絶縁層と、 各該チャンネル領域の上方で該絶縁層の上に配設される
導電性ゲート手段と、 各該ソース領域及び各該ベース領域と接触するソース電
極手段と、 該半導体ウエハの他方の表面に接続されるドレイン電極
と、 該ソース電極手段に接続され且つ該接続用パッド領域内
の該絶縁層の上に横たわる大面積ソース電極パッドと、 該大面積ソース電極パッドの下方に横たわる、該一方の
導電型の大面積ベース領域と、を具備する高出力ＭＯＳ
ＦＥＴにおいて、 上記大面積ソース電極パッドの周辺部から突出する、ほ
ぼ等間隔に離隔させられている複数の導電性突起からな
る接続手段であって、該複数の導電性突起は上記絶縁層
を貫通して該大面積ソース電極パッド下方の上記大面積
ベース領域と電気的に接続している、ものを更に具備す
ることを特徴とする高出力ＭＯＳＦＥＴ。 - 【請求項２】 前記ベース領域の外周及び前記それぞれ
のソース領域の外周が多角形である請求項１記載の高出
力ＭＯＳＦＥＴ。 - 【請求項３】 前記一方の表面における、前記導電性ゲ
ート手段に接続される大面積ゲート電極パッド手段であ
って、前記絶縁層が当該大面積ゲート電極パッド手段の
下に横たわっている、ものと、 該大面積ゲート電極パッド手段の下方で該絶縁層の下に
横たわっている第２大面積ベース領域と、 該大面積ゲート電極パッド手段を囲む前記ソース電極手
段の周辺部の少なくとも一部を該第２の大面積ベース領
域に電気的に接続する第２の接続手段と、を更に具備す
る請求項１又は請求項２に記載の高出力ＭＯＳＦＥＴ。
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