JPH06318678A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06318678A JPH06318678A JP5149940A JP14994093A JPH06318678A JP H06318678 A JPH06318678 A JP H06318678A JP 5149940 A JP5149940 A JP 5149940A JP 14994093 A JP14994093 A JP 14994093A JP H06318678 A JPH06318678 A JP H06318678A
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Abstract
やIGBTなどのスイッチング素子を有する半導体装置
において、スイッチング素子の帰還容量等による放電電
流がスイッチング制御用半導体集積回路をバイパスする
ように流し、制御部を構成する半導体の誤動作、破壊を
防止し、さらに、スイッチング制御用半導体集積回路の
消費電流を削減する。 【構成】 パワーMOSFET11の出力端子13から
制御信号が入力される制御端子12に向かってショット
キーバリアダイオード27を設けて電流バイパス経路を
形成する。ショットキーバリアダイオード27は順方向
の電圧降下が小さく、制御部20のトランジスタ23の
逆飽和電圧以下で放電電流をバイパスさせることが可能
であるので、トランジスタ23の誤動作、破壊を防止で
き、貫通電流を低減することにより消費電流を削減する
ことができる。
Description
ンバータ方式蛍光灯、モーター制御用インバータ等のス
イッチング方式によって交流を直流に変換したり、周波
数の変換を行う半導体装置に関し、特に、パワーの主ス
イッチング半導体素子とこれを導通・遮断制御する制御
用半導体集積回路とを有する半導体装置及びその製造方
法に関する。
は、スイッチングを行うパワーMOSFET、IGBT
(伝導度変調型トランジスタ又は絶縁ゲート型バイポー
ラトランジスタ)などのスイッチング半導体素子が用い
られており、このスイッチング半導体素子の入力保護、
あるいはスイッチング速度の調整のために制御入力たる
ゲート端子と、ソース端子などの接地側との間にツェナ
ーダイオードが挿入されていることが多い。これらの技
術については、特開平4−115715、特開昭60−
139018などに詳しい。
ッチング半導体素子をフライバック方式、あるいは電圧
共振方式でスイッチング制御する場合に、スイッチング
半導体素子に断続的に電流が流れたり、電流が急激に変
動すると、通常(小電流,低速スイッチング)のスイッ
チング半導体素子では問題とならないが、大電流と高速
スイッチングによってスイッチング半導体素子の出力端
子と制御端子との間の帰還容量(寄生容量,カップリン
グ容量)が顕在化し、これにおいて充放電が起こる。こ
の帰還容量による電流は、パワーMOS、IGBTなど
絶縁ゲート型半導体素子においては、ゲート電極を介し
て制御端子に現れ、また、バイポーラトランジスタにお
いてはベース端子に現れるので、その放電電流が主スイ
ッチング半導体素子の制御入力からこの制御入力に制御
信号を出力する制御用半導体集積回路(制御部)側の経
路を介して流れることがある。このため、放電電流が主
スイッチング半導体素子の前段の開閉制御回路を誤動作
させたり、又はそれを構成するトランジスタに保証電圧
以上の電圧を印加し、制御回路を破壊させる場合が起こ
る。
半導体素子の制御入力とソース端子等の間にツェナーダ
イオードを接続した入力保護回路においては、ツェナー
ダイオードの順方向の立ち上がり電圧が高く、放電電流
の一部はどうしても前段回路へ波及してしまうので、主
スイッチング半導体素子の保護はともかく制御部側(低
耐圧素子)の保護という面から見ると不完全である。
装置の概略を示してある。この半導体装置10は、トラ
ンス1(1次側のみ図示)と直列に接続された主スイッ
チング素子のパワーMOSFET11によってメイン電
源2のオン・オフを行うものである。パワーMOSFE
T11は、そのゲート電極11Gに繋がる制御端子12
から入力される制御信号によって開閉駆動され、その制
御信号は半導体装置10の制御部20の出力端子21か
ら出力される。そして、制御端子12と出力端子21と
は例えばディスクリート部品の制御抵抗(ゲート抵抗)
15を介して接続されている。また、制御部20は、不
図示の論理回路からの入力信号に基づき駆動されるNP
N型トランジスタ22とPNP型トランジスタ23のプ
ッシュプル回路から構成されており、NPN型トランジ
スタ22がオンでPNP型トランジスタ23がオフとな
るとパワーMOSFET11はオンとなり、PNP型ト
ランジスタ23がオンでNPN型トランジスタ22がオ
フとなるとパワーMOSFET11はバイアス0あるい
は逆バイアス状態となり、オフとなる。
ーMOSFET11がオフ状態でバイアス0あるいは逆
バイアス状態の場合(ドレイン電流ID が0の場合)、
図23に示すように出力電圧VDSが変化すると、特に領
域31に示すような高い電圧から低い電圧に移行する
と、例えばフライバック方式スイッチング電源において
負荷電流が小さくトランスの電流が流れない期間が発生
する場合などではパワーMOSFET11の出力端子
(ソース端子)から制御端子12の間に存在する容量
(帰還容量)14が放電され、放電電流16が流れる。
この放電電流16の経路は、破線矢印で示すように、メ
イン電源2から、制御部20のオフ状態のPNP型トラ
ンジスタ23の寄生ダイオードを介し、さらに、制御抵
抗15からパワーMOSFET11の制御端子12を介
して流れる。従って、このような放電電流がPNP型ト
ランジスタ23の順方向とは逆に流れることにより、制
御部20の動作が不安定になると同時に、逆バイアス電
圧が保証電圧を越える場合はトランジスタ23の破壊に
繋がることがある。また、放電電流16がPNP型トラ
ンジスタ23の動作方向と逆に流れることにより、その
後のPNP型トランジスタ23のオン動作に遅れが発生
する。その結果、NPN型トランジスタ22とPNP型
トランジスタ23とのプッシュプル動作に食い違いが生
じ、両トランジスタが共に一時的にオン状態となるので
貫通電流が流れることとなり、制御部20における消費
電流が増大するという問題も起こる。
あるが、制御部20の下流にバイアス電源25が追加さ
れているものの構成を示してある。このような半導体装
置10においても、上記と同様にパワーMOSFET1
1が図25(a)中領域31に示すように出力電圧VDS
が変化すると、放電電流16がバイアス電源25、制御
部20のオフ状態のPNPトランジスタ23の寄生ダイ
オード、制御抵抗15を介して流れる。この結果、パワ
ーMOSFET11の制御端子12と接地端子である出
力端子13との間に発生する逆バイアス電圧VGSは、以
下の式(1)で表され、その値は図25(b)に示すよ
うに急激に変化する。
Pトランジスタ23の保証電圧を越えやすく、制御部2
0のトランジスタ等の破壊がさらに起きやすいという問
題がある。
流が波及する原因としては、上記のパワーMOSFET
11の帰還容量の放電による場合だけでなく、次のよう
な場合もある。図26はインダクタンス負荷L1 を4つ
の主スイチング用IGBT(伝導度変調型トランジス
タ)T1 〜T4 で駆動するH型ブリッジのドライブ回路
を示す。この図において、D1 〜D4 は遮断時の逆起電
力吸収用ダイオード、IC1 〜IC4 はIGBTT1 〜
T4 の開閉制御用の半導体集積回路、R1 〜R4は制御
抵抗、2はIGBTTのメイン電源、Vccは半導体集積
回路の電源、C1〜C4 は電源Vccの変動吸収用コンデ
ンサである。今、IGBT(T2 ,T3 )がオフ状態で
IGBT(T1 ,T4 )がオン状態の場合においては、
負荷L1 に図示の破線矢印の電流経路で電流が流れる
が、IGBT(T2 )とIGBT(T4 )との間の接地
配線に寄生する配線インダクタンスL21にはその電流変
化−di/dtに比例した起電力が発生し、図示の実線
矢印の電流経路で電流を流す。
7に示す配線インダクタンスL11とL12とにより実線矢
印の電流経路と破線矢印の電流経路において電流が流れ
る。このとき、IGBT(T2 )はオフ状態で、半導体
集積回路IC2 のPNP型トランジスタ23はオン状態
であり、NPN型トランジスタ22はオフ状態である。
P型トランジスタ23に対しては順方向であるので特に
問題はないが、配線インダクタンスL11による電流はP
NP型トランジスタ23,NPNトランジスタ22を逆
バイアスし、これらの寄生ダイオードを介して流れるの
で、OUT端子(VCC端子)の電位がGND端子のそれ
に比して負電位となってしまい、半導体集積回路IC2
内の電源異常検出回路(比較回路)COMが作動し、ア
ラーム信号ALMが発生する場合がある。このような配
線インダクタンスによる逆起電力に起因するNPNトラ
ンジスタ22及びPNP型トランジスタ23に対する逆
バイアスは上述の問題(スイチング制御の誤動作,トラ
ンジスタの破壊,貫通電流による電力損失等)をもたら
す。特に、大電流の高速スイッチングを行う場合には、
−di/dtが非常に大きな値を持つので、ますます上
記の問題が顕著になる。
鑑みて、主スイッチング素子の導通・遮断に伴ない帰還
容量の放電や配線インダクタンスの逆起電力により前段
の制御部へ波及する逆バイアス電流の影響を無くすこと
により、制御部の誤動作,破壊を防止することが可能
で、さらに、制御部の消費電流を抑制することができる
半導体装置を実現することを目的としている。また本発
明は前記目的に合致した半導体装置の製造方法を提供す
ることにある。
めに、本発明においては、放電電流が制御部をバイパス
可能なように、ショットキーバリアダイオードを設ける
ようにしている。すなわち、制御信号に応じて電流を導
通・遮断するスイッチング半導体素子と、このスイッチ
ング半導体素子の制御入力に制御信号を供給する制御部
を含むスイッチング制御用半導体集積回路とを有する半
導体装置において、スイッチング半導体素子の開閉に伴
い前記制御部に生じる逆バイアスの素子を持つ放電経路
に対してショットキーバリアダイオードを以て電流バイ
パスする経路が形成されてなることを特徴とする。勿
論、スイッチング半導体素子の動作条件によって制御入
力に印加する過電流を制限するため、制御抵抗を設ける
ことが一般的であるが、かかる場合、バイパス経路には
その制御抵抗が含まれることもある。またバイパス経路
にスイッチング半導体素子の過電流検出抵抗が含まれて
いても良い。バイパス経路を形成するショットキーバリ
アダイオードはスイッチング半導体素子と同一基板に作
り込むこともできるし、またスイッチング制御用半導体
集積回路と同一基板に作り込むこともできる。
を採用することによりバイパス経路を整流ダイオードで
形成することができる。すなわち、制御信号に応じて電
流を導通・遮断するスイッチング半導体素子と、このス
イッチング半導体素子の制御入力に制御信号を供給する
制御部を含むスイッチング制御用半導体集積回路と、こ
の制御部の出力と制御入力との間に接続された制御抵抗
とを有する半導体装置において、スイチング半導体素子
の開閉に伴い制御部に生じる逆バイアスの素子を持つ放
電経路に対して整流ダイオードを以て電流バイパスする
経路を形成し、このバイパス経路は制御抵抗を含ませて
形成し、制御部の出力と制御抵抗との間には電圧降下手
段を接続してなることを特徴とする。かかる電圧降下手
段としては整流ダイオードであることが好ましい。また
抵抗をその電圧降下手段として用いることもできる。か
かる電圧降下手段が接続された構成においては、これに
対して並列接続され、上記逆バイアス時にその電圧降下
手段にかかる印加電圧とは逆方向を順方向とする整流ダ
イオードを設けることが好ましい。更に別の回路構成と
しては、放電経路への逆バイアス時の流入電流を阻止す
るダイオードを設けても良い。
アダイオードをスイッチング半導体素子と同一基板に作
り込む第1の製造方法としては、一部がスイッチング半
導体素子の制御電極層となるべき同一層の不純物ドープ
の多結晶シリコン層を形成する工程と、その多結晶シリ
コン層の一部をマスクして多結晶シリコン層の不純物濃
度を更に高濃度化する工程と、形成された不純物高濃度
の多結晶シリコン層上に絶縁層を形成してから上記マス
クした部位にコンタクト穴を形成する工程と、一部がス
イッチング半導体素子の出力電極層となるべき同一層の
金属層を絶縁層上に形成して上記マスクした部位の多結
晶シリコン層に接触させる工程とを有する方法を採用で
きる。
ッチング半導体素子の制御電極層となるべき同一層の不
純物高濃度の多結晶シリコン層を形成する工程と、多結
晶シリコン層の一部に開口部を形成する工程と、開口部
にエピタキシャル成長により周りの不純物濃度よりも低
い不純物濃度の単結晶シリコン層を形成する工程と、不
純物高濃度の多結晶シリコン層上に絶縁層を形成してか
ら不純物低濃度の単結晶シリコン層の部位にコンタクト
穴を形成する工程と、一部がスイッチング半導体素子の
出力電極層となるべき同一層の金属層を絶縁層上に形成
して不純物低濃度の単結晶シリコン層に接触させる工程
とを有する方法を採用することができる。
キーバリアダイオードの順方向の立ち上がり電圧が整流
ダイオード等に比して低いことにより、放電経路内の逆
バイアスの素子の逆飽和電圧より低い電圧で放電電流を
バイパス経路へバイパスすることが可能である。従っ
て、スイッチング半導体素子がオフ状態で電圧変動が発
生した場合であっても、スイッチング半導体素子の開閉
に伴う帰還容量の放電電流や配線インダクタンスの逆起
電力による電流は前段の制御部の放電経路を通過するこ
となくバイパス経路を介して流されることになる。従っ
て、制御部の制御素子の誤動作、破壊を防止できる。さ
らに、制御素子の動作の遅れを防止できるので、制御部
がプッシュプル回路(相補型回路)等で構成されている
ときは貫通電流が抑制され、消費電流の低減を図ること
も可能となる。
ダイオードでバイパス経路を構成した場合にも、上述の
効果を得ることができる。なぜなら、放電時においては
逆バイアスによる寄生ダイオードの電圧降下に電圧降下
手段の電圧降下が重畳されるので、整流ダイオードでバ
イパス経路を形成したといえども(勿論、ショットキー
バリアダイオードでバイパス経路を形成しても良
い。)、放電経路側の負荷がバイパス経路側のそれに比
して相対的に大きくなっているので、バイパス経路を介
して放電電流が流れることになる。電圧降下手段は整流
ダイオードでも抵抗でも良いが、スイッチング半導体素
子の帰還容量に蓄積された電荷は、通常、制御部のオン
素子を介して放電されることもあるので、電圧降下手段
によって却ってその常態時の放電経路を阻害しまうおそ
れがある。このために、電圧降下手段とは並列にダイオ
ードを設けることによって、そのオン素子を経由する放
電電流を支障なく通過させることができる。
流を阻止するダイオードを設けた場合には、この逆バイ
アス状態のオフ素子に放電電流は流入せず、バイパス経
路のみに放電電流が完全に流れることになる。
アダイオードをスイッチング半導体素子と同一基板に作
り込む第1の製造方法を採用した場合には、半導体基板
(バルク)の主面でなく、スイッチング半導体素子の制
御電極層にショットキーバリアダイオードを形成するこ
とができるので、ワンチップ化は勿論のこと、自由度の
高いレイアウトとすることができる。また、スイッチン
グ半導体素子の形成プロセスをそのまま援用してショッ
トキーバリアダイオードを構成できるので、工程数の増
加を招かないという利点もある。他方、第2の製造方法
を採用した場合には、半導体基板ではなく、制御電極層
と同層の単結晶上にショットキーバリアダイオードを形
成できるので、良好な特性のショットキーバリアダイオ
ードを得ることができる。
を説明する。
装置を用いたスイッチング回路(ドライブ回路)の構成
を示してある。本例の回路構成は、先に説明した従来の
回路構成と略同様に、トランス1(1次側のみ図示)と
直列に接続されたパワーMOSFET11によってメイ
ン電源2のオン・オフが行われるものであり、N型パワ
ーMOSFET11は、半導体集積回路の制御部20の
出力端子21から出力され、過電流防止の制御抵抗(ゲ
ート抵抗)15を介して制御端子12に入力される制御
信号によって開閉制御される。また、制御部20も同様
に、不図示の論理回路からの入力信号に基づき駆動され
るNPN型トランジスタ22とPNP型トランジスタ2
3のプッシュプル回路から構成され、NPN型トランジ
スタ22がオンでPNP型トランジスタ23がオフとな
ると、パワーMOSFET11はオンとなり、PNP型
のトランジスタ23がオンでNPN型トランジスタ22
がオフとなると、MOS11はバイアス0あるいは逆バ
イアス状態となり、オフとなる。なお、半導体装置10
は1つの樹脂ケースの中にパワーMOSFET11と制
御部20とを内蔵させてもよいし、別々のケースに収納
し、各端子間を接続した構成としてもよい。
点は、制御端子12と接地端子である出力端子13との
間にショットキーバリアダイオード(SBD)27から
なるバイパス経路が設けられていることである。このシ
ョットキーバリアダイオード27は、アノード側27A
が出力端子(ソース端子)13側に接続され、カソード
側27Kが制御端子12側に接続されており、接地側か
らショットキーバリアダイオード27を通って制御端子
12に電流が流れるようになっている。従って、図1の
破線矢印に示すように、パワーMOSFET11がバイ
アス0あるいは逆バイアス状態の場合で(ドレイン電流
ID が0の場合)、出力電圧VDSが変化すると、パワー
MOSFET11の出力端子13から制御端子12の間
に存在する容量(帰還容量)14が放電されることによ
って発生する放電電流16は、このショットキーバリア
ダイオード27を流れ、制御部20のオン状態のPNP
型トランジスタ23の寄生ダイオードを流れようとする
電流をバイパスさせることが可能となる。従って、従来
の半導体装置において問題となっていた放電電流16に
よる制御部20の逆バイアスによる誤動作、破壊の防
止、あるいは電流消費の低減を図ることが可能となる。
の破壊等を防止するためには、バイパス経路を構成する
ダイオード27の特性が以下の(2)式を満足する必要
がある。
護等のために設置されているツェナーダイオードやPN
接合ダイオードなどにおいては順方向電圧が高いので上
記の関係を満足するような特性を得ることができず、結
局、制御部20の保護までは手当てできなかった。しか
し、ショットキーバリアダイオード27は多数キャリア
ーが動作を支配する多数キャリアーデバイスであること
から少数キャリアーの蓄積効果がないため、順方向の立
ち上がり電圧は非常に低く、過渡(順電圧)VF が低い
という特性を満足させることが可能となる。
制御部20の構成された集積回路の消費電流が30mA
から16mAに低減できることが判っている。これは、
本例の装置において設置したショットキーバリアダイオ
ード27によって、制御部20を構成するPNPトラン
ジスタ23の寄生ダイオードに流れていた放電電流をバ
イパスすることができたため、制御部20のトランジス
タの動作の遅れを防止することが可能となり、貫通電流
の削減を図ることができたことによると考えられる。ま
た、同様に、制御部20から供給される制御信号の電圧
が0となる付近の動作が安定するために、制御部20を
構成する集積回路の動作不安定が解消され、インバータ
モジュール等に用いられる制御回路の動作不安定も解消
されるという効果がある。
装置の変形例であり、パワーMOSFET11の接地端
子13側に過電流を検出する過電流検出抵抗17が設置
されている例を示してある。この例ではバイパス経路に
は過電流検出抵抗17が含まれていない。
コンデンサー3が出力トランス1の一次側と並列に取り
付けられたもの、さらに、図3(b)は共振用コンデン
サー3が出力トランス1の一次側と直列に取り付けられ
たものの例を示してある。
電電流をバイパスする経路が、ダイオード27に加えて
制御抵抗15あるいは過電流検出抵抗17を含んで形成
された装置の例を示してある。このような場合、抵抗1
5あるいは過電流検出抵抗17によりバイパス電流の電
流制限が起こるので、特に、制御部(集積回路)20の
トランジスタ22、23の誤動作を防止するためには、
ダイオード27の順方向の電圧降下が低いものを選択す
る必要があるが、ダイオード27がツェナーダイオード
でも接合ダイオードでもなくショットキーバリアダイオ
ードであるので、トランジスタ23の寄生ダイオードを
作動させずに抵抗15又は過電流検出抵抗17を介して
バイアスさせることが可能である。
導体装置において着目すべき点は、バイパス用のショッ
トキーバリアダイオード27を半導体集積回路の制御部
20あるいはパワーMOSFET11と一体に形成(ワ
ンチップ化)できることである。図6は、図4に示した
制御抵抗15をバイパス経路に含む装置において、ショ
ットキーバリアダイオード27を集積回路として制御部
20と一体にした場合の半導体基板上の構成の例を示し
ている。この装置においては、P+ 型半導体基板32の
上部にn+ 型の埋め込み層33が形成されており、さら
に、その上にn- 型のエピタキシャル層34が形成され
ている。そして、P+ 型のベース層35、n+ 型のエミ
ッタあるいはコレクタ層36によってNPN型のトラン
ジスタ22、23bが形成されている。なお、図7に等
価回路を示すように、先に説明したPNP型のトランジ
スタ23は、現実には、PNP型のトランジスタ23a
とNPN型のトランジスタ23bとの組み合わせによっ
て構成されており、図6には、NPN型のトランジスタ
23bとして示してある。さらに、このNPN型のトラ
ンジスタ23bの分離島にはそのコレクタ層36に接続
するアルミニウムのカソード電極37が接触しており、
その境界面においてショットキーバリアダイオード(S
BD)27が作り込まれている。なお、ショットキーバ
リアダイオード27の周囲にはp+ 型のガードリング3
9が形成されている。このように、ショットキーバリア
ダイオード27を制御抵抗15の上流に設置することに
より、制御部20を保護するショットキーバリアダイオ
ード27を制御部20と同一の基板内に形成することが
可能となるので、部品点数の増加を招くことなく、コン
パクトな構成で制御部20を保護することが可能とな
る。
おいて、パワーMOSFET11側にショットキーバリ
アダイオード27が一体として組み込まれた例を示して
ある。このパワーMOSFET11側の構成は、等価回
路を図9に示すように、パワーMOSFET11(Nチ
ャネル型)の制御端子12とゲート端子11Gとの間か
ら出力端子(ソース)13にショットキーバリアダイオ
ード27が設置されたものであり、この出力端子13の
下流に過電流検出抵抗等の設置が可能である。
T11(Nチャネル型)の構成としては、n+ 型の基板
38上に形成されたn- 型のエピタキシャル層39と、
2重拡散により形成されたp+ 型拡散領域40a,p型
チャネル領域40,n+ 型のソース領域層41と、ゲー
ト絶縁層42を介して形成されたn++型多結晶シリコン
層44のゲート電極44Gと、層間絶縁膜45の上でソ
ース領域41に導電接触するアルミニウム配線46のソ
ース電極46Sとを有する。なお、本例のMOSFET
11は縦形2重拡散構造であるため、基板38の裏面に
は図示しないドレイン電極(裏面電極)が形成されてい
る。このような2重拡散型のパワーMOSFET11の
作り込み部位の隣接領域において、ゲート電極44Gと
接続した同一層のn++ 型多結晶シリコン層44の一部
にはショットキーバリアダイオード27のアノード電極
を構成するn+ 型多結晶シリコン層44aが形成され、
またパワーMOSFET11のソース電極46に接続す
る同一層のアルミニウム配線46の一部46kがショッ
トキーバリアダイオード27のカノード電極として絶縁
層45のコンタクト穴を介して上記n+ 型多結晶シリコ
ン層44aに接触している。このようにパワーMOSF
ET11の多結晶シリコン・ゲート配線の一部を低い不
純物領域とすることによって、ショットキーバリアダイ
オード27をバルク主面でなくパワーMOSFET11
のゲート配線の一部に形成でき、レイアウト・スペース
の縮小化の下でワンチップ化を図ることができる。
により製造される。まず、図10(a)に示すように、
n+ 型の基板38上にエピタキシャル成長によりn- 型
のエピタキシャル層39を形成してから、ゲート絶縁層
42を介して多結晶シリコンのゲート絶縁層44Gを形
成する。そして、2重拡散法を用いてゲート絶縁層44
Gをマスクとして自己整合によりボロン等のp型不純物
元素を拡散させてp+型拡散領域40a及びp型チャネ
ル領域40を形成してから、更に、ゲート絶縁層44G
の間に形成したマスク(図示せず)とゲート絶縁層44
Gをマスクとして、リン等のn型不純物元素を拡散さ
せ、n+ 型のソース領域層41を形成する。これまでの
過程は従来法と同じであるが、ゲート絶縁層44Gの多
結晶シリコン層はn+ 型になっている。ゲート配線抵抗
を更に下げるためには、ゲート絶縁層44Gの部分を含
む多結晶シリコン層44の濃度を高濃度化(n++化)す
る必要があり、通常はイオン打ち込みによりゲート配線
の多結晶シリコン層44を高濃度化している。本例にお
いてもこのイオン打ち込みを施すものであるが、図10
(b)に示すように、パワーMOSFET11の活性領
域に対するイオン打ち込みを阻止するマスク52aを形
成すると共に、この隣接領域における多結晶シリコン層
44の一部44aもマスク52bで覆う。そして、n型
不純物元素のイオン打ち込みにより多結晶シリコン層4
4の一部44aを除いて高濃度化(n++化)させる。こ
の一部44aの濃度はn+ のままであり、前述したショ
ットキーバリアダイオードのアノード電極となるもので
ある。次に、マクク52a,52bを除去してから、図
10(c)に示すように、多結晶シリコン層44の上に
層間絶縁層45を形成し、パワーMOSFET11の活
性領域と多結晶シリコン層44の低濃度の部位44aに
コンタクト穴45a,45bを窓明けする。そして、図
8に示すように、層間絶縁層45上にソース電極配線と
なるアルミニウム層46を形成し、ソース領域41及び
多結晶シリコン層44の低濃度の部位44aに接触させ
る。これによってショットキーバリアダイオード27の
カソード電極46kが形成される。このように、ゲート
配線の配線抵抗を下げるためのイオン打ち込みの際、パ
ワーMOSFET11の活性領域のマスキング工程にお
いて多結晶シリコン層44の一部44aもマスクし、ま
た、パワーMOSFET11の活性領域の窓明け工程に
おいて上記多結晶シリコン層44の一部44aの上も窓
明けすることによりショットキーバリアダイオード27
を形成できる。従って、パワーMOSFET11の形成
プロセスを援用してショットキーバリアダイオード27
を形成できるので、新たな工程の追加がない。また、シ
ョットキーバリアダイオード27の形成部位はバルク
(エピタキシャル層39)の主面を占領せず、ゲート配
線の一部を用いることができるので、レイアウト上の自
由度が高い。
27のカソード電極を構成するアルミニウム層46に代
えて、モリブデン、チタン等の金属層を用いても良い。
導体構造を示す断面図である。この図において図8に示
す同一部分には同一参照符号を付し、その説明を省略す
る。
異なる部分は、ショットキーバリアダイオード27のア
ノード電極54aが不純物低濃度(n+ 型)の単結晶シ
リコン層として形成されている点にある。多結晶シリコ
ンのアノード電極に比して高特性のショットキーバリア
ダイオード27を得ることができる。図11に示す半導
体構造は図12に示す方法により得ることができる。ま
ず、図12(a)に示すように、n+ 型の基板38上に
エピタキシャル成長によりn- 型のエピタキシャル層3
9を形成してから、ゲート絶縁層42を介して多結晶シ
リコンのゲート絶縁層44Gを形成する。そして、2重
拡散法を用いてゲート絶縁層44Gをマスクとして自己
整合によりボロン等のp型不純物元素を拡散させてp+
型拡散領域40a及びp型チャネル領域40を形成して
から、更に、ゲート絶縁層44Gの間に形成したマスク
(図示せず)とゲート絶縁層44Gをマスクとして、リ
ン等のn型不純物元素を拡散させ、n+ 型のソース領域
層41を形成する。これによりゲート絶縁層44Gの多
結晶シリコン層はn+ 型になっている。次に、図12
(b)に示すように、パワーMOSFET11の活性領
域に対するイオン打ち込みを阻止するマスク52aを形
成し、n型不純物元素のイオン打ち込みにより多結晶シ
リコン層44を高濃度化(n++化)させる。そして、多
結晶シリコン層44のショットキーバリアダイオード2
7を形成すべき部分44bを除去した後、図12(c)
に示すように、この除去部分44bにエピタキシャル成
長によりn+ 型の単結晶シリコン層54aを形成する。
次に、マスク52aを除去した後、図12(d)に示す
ように、多結晶シリコン層44の上に層間絶縁層45を
形成し、パワーMOSFET11の活性領域と単結晶シ
リコン層54aの部位にコンタクト穴45a,45bを
窓明けする。そして、図11に示すように、層間絶縁層
45上にソース電極配線となるアルミニウム層46を形
成し、ソース領域41及び単結晶シリコン層54aに接
触させる。これによってショットキーバリアダイオード
27のカソード電極46kが形成される。かかる製造方
法においては、多結晶シリコン層44の一部の除去工程
とエピタキシャル成長工程を追加することになるが、シ
ョットキーバイアダイオード27のアノード領域(電
極)が単結晶シリコンとなっているので、素子の高特性
化が図れる。
体装置と略同様の構成であるが、さらに、制御部20の
下流にバイアス電源25が追加されているものに、ショ
ットキーバリアダイオード27を用いて制御部20の保
護が図られた半導体装置の構成を示してある。本例の半
導体装置10においても、上記と同様に、放電電流16
は、制御部20内のPNPトランジスタ23をバイパス
して、ショットキーバリアダイオード27を経由して放
電される。このため、トランジスタ23にかかる逆バイ
アス電圧は大幅に低減され、トランジスタ23の誤動作
あるいは破壊が防止できる。
イオード27を設置することにより、逆バイアス電源と
して−15Vを付加した電圧共振回路において、逆バイ
アス電圧のピーク値は−35Vから−17Vに低減され
ている。もちろん、この例の装置においても、先に示し
た式(1)の関係を満たすような特性のダイオードを採
用することが必要であり、立ち上がりが早く、順方向の
電圧降下の低いショットキーバリアダイオードを用いる
ことが望ましい。
装置によってインバータ回路を構成した例であり、イン
バータ回路の上アーム部45および下アーム部46のそ
れぞれに制御部を保護するショットキーバリアダイオー
ド27a、27bが設置されている。
5に定電圧用のツェナーダイオード26が並列に接続さ
れている装置に、本発明に係るショットキーバリアダイ
オード27を設置した半導体装置の構成を示してある。
バイパス時においてはショットキーバリアダイオード2
7のアノード電圧はツェナー電圧に固定される。
を保護するダイオード27として一般の整流ダイオード
を用いる場合を示してあり、この場合は、動作バランス
を確保するために、制御抵抗15と直列に整流ダイオー
ド28を設置することが望ましい。このような制御抵抗
15に対して直列に整流ダイオード28を設置すると、
トランジスタ23の寄生ダイオードを介した経路の順方
向電圧はバイアス経路のそれより2倍であるので、パワ
ーMOSFET等のスイッチング半導体素子の見かけの
スレッショルド電圧をアップさせることが可能となり、
確実に整流ダイオード27を介したバイパス経路へ電流
が抜けるので、ノイズイミュニティーの向上を図ること
が可能となる。
ト・ソース間にも寄生容量が存在し、これに蓄積された
電荷は、トランジスタ22がオンでトランジスタ23が
オフのときトランジスタ22を介して放電される必要が
あるが、上述のように、整流ダイオード27にバイパス
電流を確実に流させるために整流ダイオード28を入れ
ると、ゲート・ソース間寄生容量の電荷の放電が損なわ
れてしまう。そこで、これを改善するために、図17に
示すような回路構成を採用する。
は、整流ダイオード28とは極性を逆に並列接続したダ
イオード282が付加されている。これによって、ゲー
ト・ソース間寄生容量141の電荷は整流ダイオード2
82を介して放電されるので、パワーMOSFETの動
作を正常に行なうことができる。なお、寄生ダイオード
231とダイオード28の順方向電圧降下はダイオード
27の順方向電圧降下よりも大きいので、寄生ダイオー
ド231に電流が流れる前にダイオード27に流れるの
で、トランジスタ23の誤動作や破壊を引き起こすこと
はない。
オード28に替えて抵抗152を用いた例を示す。
間寄生容量141の電荷を放電させることができる。た
だ、寄生ダイオード231の順方向電圧降下とこの抵抗
152の電圧降下の和がダイオード27の順方向電圧降
下よりも小さいことが必要である。なお、パワーMOS
FET11のゲート抵抗は抵抗151と抵抗152の和
であり、図17に示す抵抗15の値と同じものとされ
る。
善例を示す。図4に示す回路構成では放電電流がダイオ
ード27とゲート抵抗15を介して放電される。ダイオ
ード27がショットキーバリアダイオードであれば、順
方向電圧降下が低いのでこのバイパス経路を介して放電
するが、整流ダイオードであれば、トランジスタ23の
寄生ダイオード231を介しても電流が流れるおそれが
ある。そこで、本例ではトランジスタ23のコレクタ側
に逆バイアス電流を阻止するダイオード282を設け
た。これによって完全にダイオード27側に放電電流を
バイパスさせることができる。
す。この例の図19の例と異なる点は、逆バイアス電流
を阻止するダイオード282をトランジスタ28のエミ
ッタ側に設けた点にあり、図19の例と同様な効果を得
ることができる。
ジのドライバ回路に適用した実施例を示す。なお、図2
1において図27に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。この回路も主スイッチ
ング半導体素子のIGBT(T2 )と制御回路の半導体
集積回路IC2 とを有しており、トランジスタ23のコ
レクタ・エミッタ間にはバイパス経路のショットキーバ
リアダイオード27が設けられている。これによって、
配線インダクタンスL11に誘起される逆起電力による電
流をバイパスできるので、上述の例と同様に、トランジ
スタ22,23の誤動作や破壊を防止でき、貫通電流に
よる電力損失を軽減することができる。
に、立ち上がり電圧の低いショットキーバリアダイオー
ドを以て電流バイパス経路を構成した点、第2に、整流
ダイオードを以て電流バイパス経路を形成すると共に、
そのバイパス経路に確実に放電電流を流し込むような回
路構成を採用した点に特徴を有するものであるので、次
のような効果を奏する。
向の電圧降下の小さなショットキーバリアダイオードを
用いてバイパス経路を形成すると、スイッチング半導体
素子に発生する放電電流を、制御部をバイパスして流す
ことが可能である。従って、スイッチング半導体素子が
オフ状態での帰還容量の電荷や、配線インダクタンスに
よる逆電力による放電電流が発生しても、スイッチング
制御用半導体集積回路側の誤動作や破壊を防止できる。
さらに、半導体の動作の遅れを防止できるので、貫通電
流を抑制でき、消費電流の低減を図ることも可能とな
る。
を形成した場合にも、制御部側の放電経路に電圧降下手
段を付加することにより、上述の効果を得ることができ
る。なぜなら、放電時においては逆バイアスによる寄生
ダイオードの電圧降下に電圧降下手段の電圧降下が重畳
されるので、バイパス経路の負荷の方が小さくなり、必
然的にバイパス経路を介して放電電流が流れる。
蓄積された電荷は、通常、スイッチング制御半導体集積
回路のオン素子を介して放電されることもあるので、電
圧降下手段によって却ってその常態時の放電経路を阻害
してしまうおそれもあるが、電圧降下手段とは並列にダ
イオードを設けることによって、その放電電流を支障な
く通過させることができる。
入電流を阻止するダイオードを設けた場合には、この逆
バイアス状態のオフ素子に放電電流は流入せず、バイパ
ス経路のみに放電電流が完全に流れることになる。
バリアダイオードをスイッチング半導体素子と同一基板
に作り込む第1の製造方法を採用した場合には、半導体
基板の主面でなく、スイッチング半導体素子の制御電極
層にショットキーバリアダイオードを形成することがで
きるので、ワンチップ化は勿論のこと、自由度の高いレ
イアウトとすることができる。また、スイッチング半導
体素子の形成プロセスをそのまま援用してショットキー
バリアダイオードを構成できるので、工程数の増加を招
かないという利点もある。
半導体基板ではなく、制御電極層と同層の単結晶上にシ
ョットキーバリアダイオードを形成できるので、良好な
特性のショットキーバリアダイオードを得ることができ
る。
す回路図である。
す回路図である。
す回路図であり、(a)は共振用のコンデンサーがトラ
ンスと並列に接続された回路図、(b)はトランスと直
列に接続された回路図である。
す回路図である。
す回路図である。
である。
ある。
である。
ある。
示す断面図である。
断面図である。
れ示す断面図である。
示す回路図である。
構成されたインバータ回路を示す回路図である。
実施例7に係る半導体装置の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例8
の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例9
の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例1
0の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例1
1の構成を示す回路図である。
オードを用いてバイパス経路を形成する場合の実施例1
2の構成を示す回路図である。
した実施例13を示す回路図である。
る。
SFETに印加される電圧の変動を示すグラフ図であ
る。
備えているものの構成を示す回路図である。
OSFETに印加される電圧の変動を示すグラフ図、
(b)はその逆バイアス電圧の変動を示すグラフ図であ
る。
路図である。
御用半導体集積回路の詳細を示す回路図である。
イン間) 15・・制御抵抗 16・・放電電流 17・・過電流検出用抵抗 20・・制御部 21・・スイッチング制御用半導体集積回路の出力端子 22・・NPN型トランジスタ 23・・PNP型トランジスタ 25・・逆バイアス電源 27・・ショットキーバリアダイオード(SBD) 28・・整流ダイオード 38・・n+ 型半導体基板 39・・n- 型エピタキシャル層 40・・p型チャネル拡散層 40a・・p+ 型拡散層 41・・n+ ソース領域 42・・ゲート絶縁層 44・・多結晶シリコン層 44a・・低濃度の多結晶シリコン層(アノード電極) 44G・・ゲート電極層 45・・層間絶縁層 46・・アルミニウム層 46S・・ソース電極 46・・カソード電極 54a・・低濃度の単結晶シリコン層(アノード電極) 141・・・パワーMOSFETの帰還容量(ゲート・
ソース間) 231・・寄生ダイオード 282・・ダイオード T1 〜T4 ・・IGBT D1 〜D4 ・・遮断時の逆起電力吸収用ダイオード IC1 〜IC4 ・・スイッチング制御用半導体集積回路 R1 〜R4 は制御抵抗 L11,L12,L21,L22・・配線インダクタンス L・・インダクタンス負荷
Claims (12)
- 【請求項1】 制御信号に応じて電流を導通・遮断する
スイッチング半導体素子と、このスイッチング半導体素
子の制御入力に該制御信号を供給する制御部を含むスイ
ッチング制御用半導体集積回路とを有する半導体装置で
あって、 前記スイッチング半導体素子の開閉に伴い前記制御部に
おいて生じる逆バイアスの素子を持つ放電経路に対して
ショットキーバリアダイオードを以て電流バイパスする
経路が形成されてなることを特徴とする半導体装置。 - 【請求項2】 請求項1に記載の半導体装置において、
前記バイパス経路は前記制御部から前記制御入力に直列
接続された制御抵抗を含むことを特徴とする半導体装
置。 - 【請求項3】 請求項1に記載の半導体装置において、
前記バイパス経路は前記スイッチング半導体素子の過電
流検出抵抗を含むことを特徴とする半導体装置。 - 【請求項4】 請求項1乃至請求項3のいずれかの項に
記載の半導体装置において、前記ショットキーバリアダ
イオードが前記スイッチング半導体素子と同一基板に形
成されてなることを特徴とする半導体装置。 - 【請求項5】 請求項1乃至請求項3のいずれかの項に
記載の半導体装置において、前記ショットキーバリアダ
イオードが前記スイッチング制御用半導体集積回路と同
一基板に形成されてなることを特徴とする半導体装置。 - 【請求項6】 制御信号に応じて電流を導通・遮断する
スイッチング半導体素子と、このスイッチング半導体素
子の制御入力に該制御信号を供給する制御部を含むスイ
ッチング制御用半導体集積回路と、前記制御部の出力と
前記制御入力との間に接続された制御抵抗とを有する半
導体装置であって、 前記スイッチング半導体素子の開閉に伴い前記制御部に
生じる逆バイアスの素子を持つ放電経路に対して整流ダ
イオードを以て電流バイパスする経路が形成されてお
り、前記バイパス経路は前記制御抵抗を含み、前記制御
部の出力と前記制御抵抗との間には電圧降下手段が接続
されてなることを特徴とする半導体装置。 - 【請求項7】 請求項6に記載の半導体装置において、
前記電圧降下手段は整流ダイオードであることを特徴と
する半導体装置。 - 【請求項8】 請求項6に記載の半導体装置において、
前記電圧降下手段は抵抗であることを特徴とする半導体
装置。 - 【請求項9】 請求項6に記載の半導体装置において、
前記電圧降下手段とは並列に接続され、前記逆バイアス
時に前記電圧降下手段にかかる印加電圧とは逆方向を順
方向とする整流ダイオードを有することを特徴とする半
導体装置。 - 【請求項10】 請求項7に記載の半導体装置におい
て、前記放電経路への前記逆バイアス時の流入電流を阻
止するダイオードを有することを特徴とする半導体装
置。 - 【請求項11】 請求項4に規定する半導体装置の製造
方法において、一部が前記スイッチング半導体素子の制
御電極層となるべき同一層の不純物ドープの多結晶シリ
コン層を形成する工程と、前記多結晶シリコン層の一部
をマスクして前記多結晶シリコン層の不純物濃度を更に
高濃度化する工程と、形成された前記不純物高濃度の前
記多結晶シリコン層上に絶縁層を形成してから前記マス
クした部位にコンタクト穴を形成する工程と、一部が前
記スイッチング半導体素子の出力電極層となるべき同一
層の金属層を前記絶縁層上に形成して前記マスクした部
位の多結晶シリコン層に接触させる工程と、を有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項12】 請求項4に規定する半導体装置の製造
方法において、一部が前記スイッチング半導体素子の制
御電極層となるべき同一層の不純物高濃度の多結晶シリ
コン層を形成する工程と、前記多結晶シリコン層の一部
に開口部を形成する工程と、前記開口部にエピタキシャ
ル成長により周りの前記不純物濃度よりも低い不純物濃
度の単結晶シリコン層を形成する工程と、前記不純物高
濃度の前記多結晶シリコン層上に絶縁層を形成してから
前記不純物低濃度の単結晶シリコン層の部位にコンタク
ト穴を形成する工程と、一部が前記スイッチング半導体
素子の出力電極層となるべき同一層の金属層を前記絶縁
層上に形成して前記不純物低濃度の単結晶シリコン層に
接触させる工程と、を有することを特徴とする半導体装
置の製造方法。
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JP (1) | JP3139223B2 (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10114064A (ja) * | 1996-08-20 | 1998-05-06 | Brother Ind Ltd | インクジェットヘッドの駆動回路 |
JP2002300019A (ja) * | 2001-04-02 | 2002-10-11 | Fuji Electric Co Ltd | 電力変換器の駆動回路 |
KR100566048B1 (ko) * | 2002-12-13 | 2006-03-30 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
WO2011033733A1 (ja) * | 2009-09-15 | 2011-03-24 | 三菱電機株式会社 | ゲート駆動回路 |
US8003991B2 (en) | 2006-03-02 | 2011-08-23 | National Institute Of Advanced Industrial Science And Technology | Silicon carbide MOS field effect transistor with built-in Schottky diode and method for fabrication thereof |
US8217704B2 (en) | 2009-05-13 | 2012-07-10 | Fuji Electric Co., Ltd. | Gate drive device |
JP2013201590A (ja) * | 2012-03-24 | 2013-10-03 | Toshiba Corp | Fet駆動回路およびfetモジュール |
JP2014187578A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 回路装置及び電子機器 |
US9401705B2 (en) | 2011-07-07 | 2016-07-26 | Fuji Electric Co., Ltd. | Gate driving device |
JP2017138213A (ja) * | 2016-02-04 | 2017-08-10 | アルプス電気株式会社 | 自己給電型の電流センサ |
JP2019058056A (ja) * | 2017-09-20 | 2019-04-11 | 同方威視技術股▲分▼有限公司 | 固体パルス変調器における保護回路、発振補償回路および給電回路 |
US10290625B2 (en) | 2016-02-18 | 2019-05-14 | Fuji Electric Co., Ltd. | Insulated gate semiconductor device |
-
1993
- 1993-06-22 JP JP05149940A patent/JP3139223B2/ja not_active Expired - Fee Related
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10114064A (ja) * | 1996-08-20 | 1998-05-06 | Brother Ind Ltd | インクジェットヘッドの駆動回路 |
JP2002300019A (ja) * | 2001-04-02 | 2002-10-11 | Fuji Electric Co Ltd | 電力変換器の駆動回路 |
KR100566048B1 (ko) * | 2002-12-13 | 2006-03-30 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
US8003991B2 (en) | 2006-03-02 | 2011-08-23 | National Institute Of Advanced Industrial Science And Technology | Silicon carbide MOS field effect transistor with built-in Schottky diode and method for fabrication thereof |
US8217704B2 (en) | 2009-05-13 | 2012-07-10 | Fuji Electric Co., Ltd. | Gate drive device |
JP5270761B2 (ja) * | 2009-09-15 | 2013-08-21 | 三菱電機株式会社 | ゲート駆動回路 |
WO2011033733A1 (ja) * | 2009-09-15 | 2011-03-24 | 三菱電機株式会社 | ゲート駆動回路 |
US8519751B2 (en) | 2009-09-15 | 2013-08-27 | Mitsubishi Electric Corporation | Gate drive circuit |
US9401705B2 (en) | 2011-07-07 | 2016-07-26 | Fuji Electric Co., Ltd. | Gate driving device |
JP2013201590A (ja) * | 2012-03-24 | 2013-10-03 | Toshiba Corp | Fet駆動回路およびfetモジュール |
JP2014187578A (ja) * | 2013-03-25 | 2014-10-02 | Seiko Epson Corp | 回路装置及び電子機器 |
JP2017138213A (ja) * | 2016-02-04 | 2017-08-10 | アルプス電気株式会社 | 自己給電型の電流センサ |
US10290625B2 (en) | 2016-02-18 | 2019-05-14 | Fuji Electric Co., Ltd. | Insulated gate semiconductor device |
JP2019058056A (ja) * | 2017-09-20 | 2019-04-11 | 同方威視技術股▲分▼有限公司 | 固体パルス変調器における保護回路、発振補償回路および給電回路 |
US11152932B2 (en) | 2017-09-20 | 2021-10-19 | Nuctech Company Limited | Protection circuit, oscillation compensation circuit and power supply circuit in solid state pulse modulator |
Also Published As
Publication number | Publication date |
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