JPH06314978A - チェン・サーチ回路 - Google Patents

Abstract

(57)【要約】 【目的】 チェン・サーチにおけるエラーロケーショ
ン、エラーパターン演算を行う際、回路構成の簡略化を
図る。 【構成】 誤り位置多項式の各係数は、誤り位置多項式
係数入力１１から入力され、セレクタＳ、乗算回路Ｍ、
レジスタＲの構成で繰り返し演算が行われ、各ｂｉｔ成
分毎にＥＸＯＲ回路Ｅ₁₁でＥＸＯＲ演算され、“０”検
出回路１４で各ｂｉｔ共オール“０”かの検出を行う。
その時、エラーロケーションがエラーロケーション出力
１６から出力される。誤り数値多項式の各係数は、誤り
数値多項式係数入力１２から入力され、誤り位置多項式
と同じく、セレクタＳ、乗算回路Ｍ、レジスタＲの構成
で繰り返し演算が行われ、エラーロケーションが求まっ
た時、エラーパターンがエラーパターン出力１７から出
力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、リードソロモン符号の
復号に適用できるチェン・サーチに関する。

【０００２】

【従来の技術】チェン・サーチとは、ガロア体ＧＦ（２
ⁿ ）上における符号語のエラー訂正において、ユークリ
ッドアルゴリズムで求まる誤り位置多項式σ（Ｘ）、誤
り数値多項式η（Ｘ）を用いてエラーロケーション、エ
ラーパターンを求めるものである。σ（Ｘ）＝０となる
根がエラーロケーションであり、Ｘにα⁰ ，α^-1，
α^-2，・・・と代入していき、各ｂｉｔ成分毎のＥＸＯ
Ｒ演算が“０”となるところを求める。それを回路で構
成したものがチェン・サーチである。

【０００３】図３は従来のチェン・サーチ回路である。
最大訂正能力数ｔの時、エラーロケーション、エラーパ
ターンを求めるために入力される誤り位置多項式σ
（Ｘ）、誤り数値多項式η（Ｘ）を σ（Ｘ）＝σ_t Ｘ^t ＋σ_t-1 Ｘ^t-1 ＋・・・＋σ₂ Ｘ²
＋σ₁ Ｘ＋σ₀ η（Ｘ）＝η_t-1 Ｘ^t-1 ＋・・・＋η₂ Ｘ² ＋η₁ Ｘ＋
η₀ とする。

【０００４】Ｘに代入するα^-i において、まず初期時
ｉ＝０、つまりα⁰ の時、誤り位置多項式係数入力３１
から誤り位置多項式の係数が入力される。σ₀ 以外の係
数は初期時のみセレクタＳ₃₁₁ 〜Ｓ_31t でセレクトさ
れ、各係数σ₀ ，σ₁ ，σ₂ ，・・・，σ_t-1 ，σ_t の
各ｂｉｔ成分毎にＥＸＯＲ回路Ｅ₃₁でＥＸＯＲ演算さ
れ、“０”検出回路３２で各ｂｉｔ共オール“０”にな
るかの検出を行う。オール“０”になれば、α⁰ がエラ
ーロケーションになる。

【０００５】σ₁ ，σ₂ ，・・・，σ_t-1 ，σ_t の係数
は乗算回路Ｍ₃₁₁ 〜Ｍ_31t でα^-1，α^-2，・・・，α
^1-t ，α^-tと乗算され、その乗算結果σ₁ α^-1，σ₂ α
^-2，・・・，σ_t-1 α^1-t ，σ_t α^-tは、レジスタＲ
₃₁₁ 〜Ｒ_31t にラッチされる。この時、ｉ＝１となりＸ
にα^-1を代入した演算構成になる。セレクタＳ₃₁₁ 〜Ｓ
_31t は初期時以外は、レジスタ出力をセレクトし、
σ₀ ，σ₁ α^-1，σ₂ α^-2，・・・，σ_t-1 α^1-t ，σ
_t α^-tが上記と同じく各ｂｉｔ成分毎のＥＸＯＲ演算の
結果、各ｂｉｔ共オール“０”になるかの検出を行う。
オール“０”になれば、その時のｉ、すなわちα^-1がエ
ラーロケーションになる。

【０００６】以降、この演算を繰り返し、σ₀ ，σ₁ α
^-n，σ₂ α^-2n ，・・・，σ_t-1 α^n-tn，σ_t α^-tn に
対し“０”検出を行ってエラーロケーションα^-iを求め
ている。

【０００７】エラーロケーションはα^-iという形で求ま
るものであり、通常このインデックス表現をインデック
ス−ベクトル変換回路３４において、ＲＯＭ等によりガ
ロア体ＧＦ（２ⁿ ）で表現されるｂｉｔ幅のベクトル位
置に変換してエラーロケーション出力３５から出力さ
れ、次段での訂正行程で使用している。

【０００８】エラーロケーションα^-iが求まったところ
でエラーパターンｅ_i の算出を行う。ｅ_i は ｅ_i ＝η（Ｘ）／［σ′（Ｘ）・Ｘ］ ・・・（１） の演算で求めることができ、エラーロケーションα^-iに
よるσ（α^-i）＝０になった時、式（１）のＸにα^-iを
代入することでエラーパターンが求まる。回路構成はエ
ラーロケーションを求める図３の回路に付随して演算を
行っている。

【０００９】分子のη（α^-i）の演算はσ_t α^-tn を除
くσ₀ ，σ₁ α^-n，σ₂ α^-2n ，・・・，σ_t-1 α^n-tn
出力について、それぞれ乗算回路Ｍ₃₂₀ 〜Ｍ_32t-1 にお
いて、σ₀ ^-1，σ₁ ^-1，σ₂ ^-1，・・・，σ_t-1 ^-1とい
う誤り位置多項式の各係数の逆数との乗算を行い、
α⁰ ，α^-n，α^-2n ，・・・，α^n-tnという値を得て、
更に乗算回路Ｍ₃₃₀ 〜Ｍ_33t-1 において、誤り数値多項
式の各係数η₀ ，η₁ ，η₂ ，・・・，η_t-1 との乗算
を行うことで、各係数演算η₀ ，η₁ α^-n，η
₂ α^-2n ，・・・，η_t-1 α^n-tnを得ている。そして、
ＥＸＯＲ回路Ｅ₃₃で各ｂｉｔ成分毎のＥＸＯＲ演算を行
い求めている。また、分母の［σ′（Ｘ）・Ｘ］の演算
はσ₀ ，σ₁ α^-n，σ₂ α^-2n ，・・・，σ
_t-1 α^n-tn，σ_t α^-tn 出力の内、微分を行うので、奇
数の次数項であるσ₁ α^-n，・・・，σ_t-1 α^n-tnを選
び、ＥＸＯＲ回路Ｅ₃₂で各ｂｉｔ成分のＥＸＯＲ演算を
行い求めている。そして、η（α^-i）／［σ′（α^-i）
・α^-i］演算回路３３において除算され、エラーパター
ン出力３６からエラーパターンが出力される。

【００１０】

【発明が解決しようとする課題】前述のチェン・サーチ
回路では、エラーロケーションを求めるのにα^-iで示さ
れるインデックス値を一旦ベクトル値に変換しなければ
ならず、その行程としてＲＯＭ等の回路構成が必要とな
り、また、次段で行う訂正の回路においてもエラーロケ
ーションについてベクトル値での認識を行う回路が必要
となり、回路規模が増大している。

【００１１】また、エラーパターンを求めるのに、誤り
位置多項式の各係数の逆数をＲＯＭ等の回路構成で求
め、誤り位置多項式の各係数のエラーロケーション演算
との乗算を行い、誤り数値多項式の各係数との乗算を行
っている。このため、ＲＯＭ構成、２つの乗算回路、及
びそれぞれの演算間には必然的にレジスタが必要とな
り、回路規模の増大から、ＬＳＩ化の大きな障壁となっ
ている。

【００１２】本発明の目的は、エラーロケーション、エ
ラーパターン演算を行う回路構成の簡略化を図り、ＬＳ
Ｉ化を容易にするチェン・サーチ回路を提供することに
ある。

【００１３】

【課題を解決するための手段】第１の発明のチェン・サ
ーチ回路は、ガロア体ＧＦ（２ⁿ ）上におけるチェン・
サーチを用いてエラーロケーションを求める回路におい
て、エラーロケーションを求める際、入力される誤り位
置多項式の各係数の内、最低次係数以外の係数を初期時
のみセレクトし、セレクタ出力にガロア体αの各係数の
マイナス次数乗の乗算を行い、その出力をレジスタでラ
ッチし、初期時以外はこのレジスタ出力をセレクタする
構成において、誤り位置多項式の最低次係数、及びセレ
クタ出力を各ｂｉｔ成分毎にＥＸＯＲ演算を行い、各ｂ
ｉｔ共オール“０”になった時、初期時にリセットし前
記レジスタでラッチする毎にインクリメントするエラー
ロケーションカウンタ出力をラッチし、その値をエラー
ロケーション値とすることを特徴とする。

【００１４】また第２の発明のチェン・サーチ回路は、
ガロア体ＧＦ（２ⁿ ）上におけるチェン・サーチを用い
てエラーパターンを求める回路において、エラーパター
ンを求める際、入力される誤り位置多項式の各係数につ
いて、請求項１記載の構成でエラーロケーション演算を
行い、誤り数値多項式の各係数においても同じ構成を有
して同時に演算を行い、エラーロケーションが求まった
際に、誤り数値多項式の各係数の演算から求まる、最低
次係数、及びセレクタ出力を各ｂｉｔ成分毎にＥＸＯＲ
演算して得られる値から、誤り位置多項式の奇数の次数
項の各係数の演算から求まるセレクタ出力を各ｂｉｔ成
分毎にＥＸＯＲ演算して得られる値を除算することによ
りエラーパターンを求めることを特徴とする。

【００１５】

【実施例】次に本発明の実施例について図１を参照して
説明する。

【００１６】ガロア体ＧＦ（２ⁿ ）、最大訂正能力数ｔ
とした時、エラーロケーション、エラーパターンを求め
るために入力される誤り位置多項式σ（Ｘ）、誤り数値
多項式η（Ｘ）を σ（Ｘ）＝σ_t Ｘ^t ＋σ_t-1 Ｘ^t-1 ＋・・・＋σ₂ Ｘ²
＋σ₁ Ｘ＋σ₀ η（Ｘ）＝η_t-1 Ｘ^t-1 ＋・・・＋η₂ Ｘ² ＋η₁ Ｘ＋
η₀ とする。

【００１７】以降、σ（Ｘ）＝０を求めるための構成は
従来例と同じく進められる。

【００１８】Ｘに代入するα^-iにおいて、まず初期時ｉ
＝０、つまりα⁰ の時、誤り位置多項式係数入力１１か
ら誤り位置多項式の係数が入力され、σ₀ 以外の係数は
初期時のみセレクタＳ₁₁₁ 〜Ｓ_11t でセレクトされる。
この時、エラーロケーションカウンタ１３をリセットし
てｉ＝０とする。次にセレクタ出力は乗算回路Ｍ₁₁₁〜
Ｍ_11t でα^-1，α^-2，・・・，α^1-t ，α^-tと乗算さ
れ、その乗算結果σ₁ α^-1，σ₂ α^-2，・・・，σ_t-1
α^1-t ，σ_t α^-tは、レジスタＲ₁₁₁ 〜Ｒ_11t でラッチ
される。この時、カウンタ出力はインクリメントされｉ
＝１となり、初期時以外はセレクタＳ₁₁₁ 〜Ｓ_11t でレ
ジスタ出力がセレクトされる。以降、セレクタ出力は乗
算、ラッチ、セレクタの構成を繰り返し、その度にｉは
インクリメントしていく。

【００１９】ｉ＝０の時のσ₀ 、及びセレクタ出力は各
係数そのままの出力でσ₀ ，σ₁ ，σ₂ ，・・・，σ
_t-1 ，σ_t が各ｂｉｔ成分毎にＥＸＯＲ回路Ｅ₁₁でＥＸ
ＯＲ演算し、“０”検出回路１４で各ｂｉｔ共オール
“０”かの検出を行い、“０”であれば、この時のエラ
ーロケーションカウンタ出力をレジスタＲ₁₁でラッチ
し、その値をエラーロケーション値として、エラーロケ
ーション出力１６から出力される。エラーロケーション
は本来α^-iで表現されるものであり、これをベクトル表
現に変換したものが次段の訂正行程に送られねばならな
いが、次段の訂正過程において、符号長に対するエラー
の位置を真のエラーロケーションではなく、代用のエラ
ーロケーション値で定義付けておけばエラーロケーショ
ンの認識は可能で、従来のインデックス−ベクトル変換
を必要とせず、回路構成の簡略化が図れて訂正を行うこ
とができる。

【００２０】ｉ＝ｎ（ｎ＞１）時のσ₀ 及びセレクタ出
力は、σ₀ ，σ₁ α^-n，σ₂ α^-2n，・・・，σ_t-1 α
^n-tn，σ_t α^-tn で、上記と同じく各ｂｉｔ成分毎のＥ
ＸＯＲ演算の結果、各ｂｉｔ共オール“０”かの検出を
行い、“０”であれば、その時のエラーロケーションカ
ウンタ出力をラッチし、その値をエラーロケーション値
とする。

【００２１】エラーロケーションα^-iと同時にエラーパ
ターンｅ_i の演算を行う。エラーパターンｅ_i はエラー
ロケーションα^-iによるσ（α^-i）＝０になった時、式
（１）のＸにα^-iを代入することで決まる。回路構成は
エラーロケーション演算部と、それと同様のエラーパタ
ーン演算部からなる。

【００２２】式（１）の分子部η（α^-i）の演算はエラ
ーロケーション演算と同様に行われる。まず初期時ｉ＝
０、つまりα⁰ の時、誤り数値多項式係数入力１２から
誤り数値多項式の各係数が入力され、η₀ 以外の係数は
初期時のみセレクタＳ₁₂₁ 〜Ｓ_12t-1 でセレクトされ
る。次にセレクタ出力は乗算回路Ｍ₁₂₁ 〜Ｍ_12t-1 でα
^-1，α^-2，・・・，α^1-t と乗算される。その出力はレ
ジスタＲ₁₂₁ 〜Ｒ_12t-1でラッチされ、初期時以外はセ
レクタＳ₁₂₁ 〜Ｓ_12t-1 においてレジスタ出力がセレク
トされる。以降、セレクタ出力は乗算、ラッチ、セレク
タの構成を繰り返し、η₀ ，η₁ α^-n，η₂ α^-2n ，・
・・，η_t-1 α^n-tn出力を得る。

【００２３】σ（α^-i）＝０の時のη（α^-i）は、ＥＸ
ＯＲ回路Ｅ₁₃においてη₀ ，η₁ α^-n，η₂ α^-2n ，・
・・，η_t-1 α^n-tnの各ｂｉｔ成分についてＥＸＯＲ演
算を行うことで求めることができる。

【００２４】分母部［σ′（α^-i）・α^-i］の演算につ
いては、σ（Ｘ）＝σ_t Ｘ^t ＋σ_t-1 Ｘ^t-1 ＋・・・＋
σ₂ Ｘ² ＋σ₁ Ｘ＋σ₀ からσ′（Ｘ）＝σ_t-1 Ｘ^t-2
＋・・・＋σ₁ と奇数の次数項だけ残り、また、σ′
（Ｘ）・Ｘ＝σ_t-1 Ｘ^t-1 ＋・・・＋σ₁ Ｘとなり、結
果的にエラーロケーション演算部σ₀ ，σ₁ α^-n，σ₂
α^-2n ，・・・，σ_t-1 α^n-tn，σ_t α^-tn の内、奇数
の次数項であるσ₁ α^-n，・・・，σ_t-1 α^n-tnについ
てＥＸＯＲ回路Ｅ₁₂で各ｂｉｔ成分毎のＥＸＯＲ演算を
行い求めることができる。

【００２５】分子、分母の演算が終わった後は、η（α
^-i）／［σ′（α^-i）・α^-i］演算回路１５において、
両者の除算を行うことで、エラーパターンの算出が行わ
れ、エラーパターン出力１７から出力される。

【００２６】以下、本発明の実施例１の具体的動作につ
いて図２を参照して説明する。

【００２７】ＧＦ（２⁸ ）上の原始多項式をｆ（Ｘ）＝
Ｘ⁸ ＋Ｘ⁴ ＋Ｘ³ ＋Ｘ² ＋１とした時、送信したオール
“０”のデータ列に３つの誤りが生じた（０，０，０，
α³，０，０，０，０，０，０，α⁸ ，０，０，α¹¹，
０，０）のデータ列を受信したとする。この時の実施例
の動作を以下に示す。

【００２８】上記データ列に対し、ユークリッドアルゴ
リズムから誤り位置多項式σ（Ｘ）、誤り数値多項式η
（Ｘ）を算出すると以下のようになる。

【００２９】σ（Ｘ）＝α²⁴⁸ Ｘ³ ＋α²¹² Ｘ² ＋α
²¹⁹ Ｘ＋α²²⁹ η（Ｘ）＝α⁷³Ｘ² ＋α⁵²Ｘ＋α⁵⁴ エラーロケーションとして、α^-iにα₀ ，α^-1，α^-2，
・・・と順次代入し、σ（α^-i）＝０となる位置を求め
る。受信データの誤り位置からα^-2，α^-5，α^-12 がエ
ラーロケーションとなるはずであり、 α１＝σ（α^-2）＝α²⁴⁸ （α^-2）³ ＋α²¹² （α^-2）
² ＋α²¹⁹ （α^-2）＋α²²⁹ ＝０ α２＝σ（α^-5）＝α²⁴⁸ （α^-5）³ ＋α²¹² （α^-5）
² ＋α²¹⁹ （α^-5）＋α²²⁹ ＝０ α３＝σ（α^-12 ）＝α²⁴⁸ （α^-12 ）³ ＋α²¹² （α
^-12 ）² ＋α²¹⁹ （α^-12 ）＋α²²⁹ ＝０ と、それぞれ演算結果が“０”になり、エラーロケーシ
ョンα１＝α^-2、α２＝α^-5、α３＝α^-12 が得られ
る。その時のエラーパターンｅ_i はη（α^-i）／［σ′
（α^-i）・α^-i］演算を行って求められ、 ｅ１＝α⁷³（α^-2）² ＋α⁵²（α^-2）＋α⁵⁴］／［（α
²⁴⁸ （α^-2）² ＋α²¹⁹ ）・α^-2］＝α¹¹ ｅ２＝α⁷³（α^-5）² ＋α⁵²（α^-5）＋α⁵⁴］／［（α
²⁴⁸ （α^-5）² ＋α²¹⁹ ）・α^-5］＝α⁸ ｅ３＝α⁷³（α^-12 ）² ＋α⁵²（α^-12 ）＋α⁵⁴］／
［（α²⁴⁸ （α^-12 ）²＋α²¹⁹ ）・α^-12 ］＝α³ が得られる。

【００３０】これを回路構成で示したのが図２である。
誤り位置多項式係数入力２１に誤り位置多項式σ（Ｘ）
の各係数α²²⁹ ，α²¹⁹ ，α²¹² ，α²⁴⁸ を入力し、０
次係数のα²²⁹ 以外はセレクトＳ₂₁₁ 〜Ｓ₂₁₃ で初期時
のみセレクトされる。その時、エラーロケーションカウ
ンタ２３をリセットしてｉ＝０とする。次にセレクタＳ
₂₁₁ 〜Ｓ₂₁₃ 出力は乗算回路Ｍ₂₁₁ 〜Ｍ₂₁₃ でα^-1，α
^-2，α^-3と乗算される。その出力はレジスタＲ₂₁₁ 〜Ｒ
₂₁₃ でラッチされ、初期時以外はセレクタＳ₂₁₁ 〜Ｓ
₂₁₃ でセレクトされる。この時、エラーロケーションカ
ウンタはインクリメントされたｉ＝１となる。以降、セ
レクタ出力は乗算、ラッチ、セレクタの構成を繰り返
し、その度にｉはインクリメントしていく。

【００３１】ｉ＝０でのα²²⁹ 、及びセレクタ出力は各
係数そのままの出力でα²²⁹ ，α²¹⁹ ，α²¹² ，α²⁴⁸
である。ｉ＝１ではα²²⁹ ，α²¹⁹ （α^-1），α
²¹² （α^-2），α²⁴⁸ （α^-3）、ｉ＝２ではα²²⁹ ，α
²¹⁹ （α^-1）² ，α²¹² （α^-2）²，α²⁴⁸ （α^-3）²
となる。

【００３２】各ｉの時点でのセレクタ出力を各ｂｉｔ成
分毎にＥＸＯＲ回路Ｅ₂₁でＥＸＯＲ演算し、“０”検出
回路２４で各ｂｉｔ共オール“０”かの検出を行い、
“０”であればエラーロケーションカウンタ出力をレジ
スタＲ₂₁でラッチして、エラーロケーションとする。こ
の場合ｉ＝２の時のセレクタ出力は、結果的にα１算出
時の演算と同じになり、ＥＸＯＲ演算が“０”になっ
て、エラーロケーション“２”が求まり、エラーロケー
ション出力２６から出力される。従来、エラーロケーシ
ョン値はα^-2の値であり、これをＲＯＭ等でベクトル変
換したｈ４７という値を次段の訂正ブロックへ出力して
いたが、エラーロケーションカウンタ値をエラーロケー
ション値の代用とすることで、従来のインデックス−ベ
クトル変換を必要とせず、回路構成の簡略化が図れる。

【００３３】次に、本発明の実施例２の具体的動作につ
いて図２を参照して説明する。

【００３４】エラーパターン演算はエラーロケーション
演算回路に付随して求められる。誤り数値多項式係数入
力２２に誤り数値多項式η（Ｘ）の各係数α⁵⁴，α⁵²，
α⁷³を入力し、０次係数α⁵⁴以外はセレクトＳ₂₂₁ 〜Ｓ
₂₂₂ で初期時のみセレクトされる。次にセレクタＳ₂₂₁
〜Ｓ₂₂₂ 出力は乗算回路Ｍ₂₂₁ 〜Ｍ₂₂₂ でα^-1，α^-2と
乗算される。その出力はレジスタＲ₂₂₁ 〜Ｒ₂₂₂ でラッ
チされ、初期時以外はセレクタＳ₂₂₁ 〜Ｓ₂₂₂ でセレク
トされる。以降、セレクタ出力は乗算、ラッチ、セレク
タの構成を繰り返し行っていく。

【００３５】ｉ＝０でのα⁷³、及びセレクタ出力は各係
数そのままの出力でα⁷³，α⁵²，α⁵⁴である。ｉ＝１で
はα⁷³（α^-2），α⁵²（α^-1），α⁵⁴、ｉ＝２ではα⁷³
（α^-2）² ，α⁵²（α^-1）² ，α⁵⁴となる。

【００３６】ｉ＝２の時のエラーパターンは式（１）に
おいて、分子部η（α^-i）は上記ｉ＝２でのα
⁷³（α^-2）³ ，α⁵²（α^-1）³ ，α⁵⁴について、ＥＸＯ
Ｒ回路Ｅ₂₃で各ｂｉｔ成分毎のＥＸＯＲ演算からα²²⁹
が得られる。また、分母部の［σ′（α^-i）・α^-i］
は、エラーロケーション演算の奇数の次数項からα²⁴⁸
（α^-2）³ 、α²¹⁹ （α^-2）についてＥＸＯＲ回路Ｅ₂₂
で各ｂｉｔ成分毎のＥＸＯＲ演算からα²¹⁸ が得られ
る。そして、η（Ｘ）／［σ′（Ｘ）・Ｘ］演算回路２
５で除算することで、エラーパターンα¹¹を算出するこ
とができ、エラーパターン出力２７から出力される。

【００３７】従来、エラーパターン値はエラーロケーシ
ョン算出過程のセレクタＳ₂₁₁ 〜Ｓ₂₁₃ 出力に対し、入
力した誤り位置多項式の逆数をＲＯＭ等で回路構成で求
めて乗算し、更に誤り数値多項式の各係数との乗算を行
っていた。この演算法ではＲＯＭ構成、及び各乗算回路
において必然的にレジスタが必要になり、回路規模の増
大、演算時間の遅延が生じていた。本発明の構成ではエ
ラーパターン演算をエラーロケーション演算と分けて並
列処理することで、回路規模を少なくすることができ、
また、演算時間を揃えることができるようになる。

【００３８】

【発明の効果】以上説明したように本発明は、チェン・
サーチによりエラーロケーションを求める際に、インデ
ックス−ベクトル変換の代わりにエラーロケーションカ
ウンタ出力値で代用することにより、また、エラーパタ
ーン演算において、誤り位置多項式の各係数演算と同時
に誤り数値多項式の各係数を行って除算することで、エ
ラーパターンを求めることができ、演算時間の短縮、回
路構成の簡略化、回路規模の縮小を行うことができ、Ｌ
ＳＩ化等を容易に構成できるようになるという実用上極
めて有用なチェン・サーチ回路を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例の構成を示したブロック図であ
る。

【図２】本発明の実施例の具体的動作を示したブロック
図である。

【図３】従来の構成を示したブロック図である。

【符号の説明】

１１，２１，３１ 誤り位置多項式係数入力 １２，２２ 誤り数多項式係数入力 １３，２３ エラーロケーションカウンタ １４，２４，３２ “０”検出回路 １５，２５，３４ η（Ｘ）／σ′（Ｘ）・Ｘ演算回路 １６，２６，３５ エラーロケーション出力 １７，２７，３６ エラーパターン出力 ３３ インデックス−ベクトル変換回路 Ｓ セレクタ Ｍ 乗算回路 Ｒ レジスタ Ｅ ＥＸＯＲ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】ガロア体ＧＦ（２ⁿ ）上におけるチェン・
   サーチを用いてエラーロケーションを求める回路におい
   て、エラーロケーションを求める際、入力される誤り位
   置多項式の各係数の内、最低次係数以外の係数を初期時
   のみセレクトし、セレクタ出力にガロア体αの各係数の
   マイナス次数乗の乗算を行い、その出力をレジスタでラ
   ッチし、初期時以外はこのレジスタ出力をセレクタする
   構成において、誤り位置多項式の最低次係数、及びセレ
   クタ出力を各ｂｉｔ成分毎にＥＸＯＲ演算を行い、各ｂ
   ｉｔ共オール“０”になった時、初期時にリセットし前
   記レジスタでラッチする毎にインクリメントするエラー
   ロケーションカウンタ出力をラッチし、その値をエラー
   ロケーション値とすることを特徴とするチェン・サーチ
   回路。
2. 【請求項２】ガロア体ＧＦ（２ⁿ ）上におけるチェン・
   サーチを用いてエラーパターンを求める回路において、
   エラーパターンを求める際、入力される誤り位置多項式
   の各係数について、請求項１記載の構成でエラーロケー
   ション演算を行い、誤り数値多項式の各係数においても
   同じ構成を有して同時に演算を行い、エラーロケーショ
   ンが求まった際に、誤り数値多項式の各係数の演算から
   求まる、最低次係数、及びセレクタ出力を各ｂｉｔ成分
   毎にＥＸＯＲ演算して得られる値から、誤り位置多項式
   の奇数の次数項の各係数の演算から求まるセレクタ出力
   を各ｂｉｔ成分毎にＥＸＯＲ演算して得られる値を除算
   することによりエラーパターンを求めることを特徴とす
   るチェン・サーチ回路。