JPH09246999A - エラー訂正向け多項式評価装置 - Google Patents

Abstract

(57)【要約】 【課題】 有限フィールドＧＦ（２^m ）上の倍率器の数
を減らすことによって、その装置の構造をより一層単純
化し且つ製造コストを節減し得るエラー訂正装置を提供
する。 【解決手段】 リードソロモン復号化器で用いられる本
発明のエラー訂正向け多項式評価装置は、Ｔ個のメモリ
手段を有するレジスタブロック２８と、有限フィールド
ＧＦ（２^m ）上の一群のＴ個の要素を順序に供給するＤ
ＭＵＸ２８ａと、ｉ番目のメモリ手段の内容がｉ番目の
要素と乗じられて、ｉ番目の評価項を供給する倍率器２
１と、多項式Ｐ（Ｘ）の第１〜Ｔ番目の係数またはＴ個
の評価項をレジスタブロック２８へ選択的に供給するＭ
ＵＸ２６と、Ｔ個の評価項の和を計算する加算ブロック
２３とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、格納データまたは
伝送データ内に現れるエラーを訂正するエラー訂正装置
に関し、特に、リードソロモン符号（Ｒｅｅｄ−Ｓｏｌ
ｏｍｏｎ ｃｏｄｅ）によって、符号化されたデータ内
のエラーを訂正するに用いられるエラー評価多項式、エ
ラー位置多項式及び微分多項式を評価するエラー訂正向
け多項式評価装置に関する。

【０００２】

【従来の技術】データの伝送、格納または取出しの過程
の際発生する雑音は、対応する各過程でエラーをもたら
すこととなる。そのようなエラーを校正するために、伝
送されるべきまたは格納されるべきデータを符号化する
多様な符号化方法が提案されてきた。そのような符号化
方法においては、１組のチェックビットが１群のメッセ
ージや情報ビットに付加されて符号語を形成する。この
チェックビットはエンコーダにより定まり、エラーの検
出及び訂正に用いられる。ここで、エンコーダは基本的
にメッセージビットを含むビットを２進メッセージ多項
式の係数として取り扱うと共に、メッセージ多項式ｉ
（Ｘ）と符号生成多項式ｇ（Ｘ）との内の乗算または除
算を通じてチェックビットを求めることによって、符号
語多項式ｃ（Ｘ）を求める。符号生成多項式ｇ（Ｘ）は
符号語に所望の特性を付加して、符号語がエラー訂正２
進群コードの特定のクラスに属するようにする（例え
ば、Ｓ．Ｌｉｎらの論文「Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ
Ｃｏｄｉｎｇ：Ｆｕｎｄａｍｅｎｔａｌｓ ａｎｄ
Ａｐｐｌｉｃａｔｉｏｎｓ」，Ｐｒｅｎｔｉｃｅ−Ｈａ
ｌｌ，１９８３年参照）。

【０００３】エラー訂正コードの１つのクラスに、ＢＣ
Ｈ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈｏｃｑｕｅｎｇ
ｈｅｎ）コードが公知されており、このＢＣＨコードは
リードソロモンコード（以下、「ＲＳ コード」とも称
す）を備える。このＲＳコードの数学的基盤は、例え
ば、Ｌｉｎらによる上記論文及びＢｅｒｌｅｋａｍｐの
論文（「Ａｌｇｅｂｒａｉｃ Ｃｏｄｉｎｇ Ｔｈｅｏ
ｒｙ」，ＭｃＧｒａｗ−Ｈｉｌｌ，１９６８年）に述べ
られており、更にＢｅｒｌｅｋａｍｐに許与された米国
特許番号第４，１６２，４８０号明細書に開示されてい
る。

【０００４】下記式（１）のように、ＲＳコードの符号
生成多項式ｇ（Ｘ）の根がαの連続した２Ｔ個の乗数で
あるならば、Ｔ個のエラーを訂正し得る。

【数１】 ここで、αは有限フィールドＧＦ（２^m ）の基本要素
で、Ｔは予め定められた正の整数である。

【０００５】伝送符号語を受け取るかまたは格納符号語
を取り出す際に、ある伴われる雑音は符号語のエラーパ
ターンに表され得る。ＲＳコードから発生したエラーパ
ターンを取り扱うためには一般に４段階の過程が用いら
れる。エラー訂正過程を説明するために、１つのＲＳコ
ードが、Ｎ個のＭビットシンボルを有する符号語を備え
ることと仮定する。ここで、Ｎ及びＭは正の整数であ
り、Ｋ個のシンボルは情報シンボルを、（Ｎ−Ｋ）個の
シンボルはチェックシンボルを表し、ＫはＮより小さい
正の整数である。この場合、符号語多項式ｃ（Ｘ）は
（Ｎ−１）次多項式であり、２Ｔは（Ｎ−Ｋ）と等し
い。第１のエラー訂正段階では、シンドロームＳ₀,
Ｓ₁,...., Ｓ_2T-1を、受信符号語を表す（Ｎ−１）次の
受信符号語多項式ｒ（Ｘ）を用いて求める。

【０００６】この受信符号語多項式ｒ（Ｘ）は、ｒ_N-1
Ｘ^N-1 ＋ｒ_N-2 Ｘ^N-2 ＋....＋ｒ₁Ｘ¹ ＋ｒ₀ として表
現され、ｒ_j は符号語の（Ｎ−ｊ）番目の受信シンボル
を表す。第２段階においては、上記のシンドロームを用
いてエラー位置多項式σ（Ｘ）の係数が求められる。第
３段階においては、エラー位置多項式σ（Ｘ）の根を求
めるもので、その根は受信符号語におけるエラーの位置
を表す。詳述すれば、基本要素の乗数α^-jをエラー位置
多項式σ（Ｘ）の変数Ｘに代入すると該式は０になる。
つまりα^-jがエラー位置多項式σ（Ｘ）の根となる。こ
れは、ｒｊ（即ち、符号語の（Ｎ−ｊ）番目のシンボ
ル）にエラーが発生したことを意味する。最後に、第４
段階においては、エラー値がエラー位置とシンドローム
とを用いて計算される。シンドロームとエラー位置多項
式の係数に対する数学的表現は、前述したＢｅｒｌｅｋ
ａｍｐによる米国特許出願第４，１６２，４８０号明細
書に述べられている。

【０００７】第４番段階の詳細は、以下のようである。
まず、エラー評価多項式Ω（Ｘ）が下記のように求めら
れる。

【数２】 Ω（Ｘ）＝σ（Ｘ）ｓ（Ｘ） 式（２） ここで、Ｓ（Ｘ）はシンドロームをその係数として取る
シンドローム多項式である。エラー評価多項式Ω（Ｘ）
を求めた後、エラー値ｅ_j は次のように計算される。

【数３】 ここで、σ′（Ｘ）はエラー位置多項式σ（Ｘ）の１次
導関数であり、α^-jは第３段階で求めたエラー位置多項
式σ（Ｘ）の根であり、エラー値ｅ_j は第３段階で求め
たエラーの位置である（Ｎ−ｊ）番目のシンボルを表
す。

【０００８】エラー値を決定した後、対応するシンボル
に該当エラー値を加えることによって、元の符号語を復
元し得る。前述したように、多項式評価はエラー訂正過
程における種々の段階に用いられる。ここで、α^-jに対
する多項式評価は、有限フィールドの要素α^-jを与えら
れた多項式Ｐ（ｘ）の変数Ｘに代入させることをいう。
まず、第３段階においては、エラー位置多項式σ（Ｘ）
を評価してエラーの位置を探す。第４段階においては、
エラー評価多項式Ω（Ｘ）及び微分多項式σ′（Ｘ）を
評価することによってエラー値を求める。

【０００９】エラー評価多項式Ω（Ｘ）は次のように表
現される。

【数４】 よって、Ｘ＝α^-jに対するエラー評価多項式Ω（Ｘ）は
次のように与えられる。

【数５】

【００１０】ここで、ｊは０〜（Ｎ−１）の範囲の整数
であり、乗算及び加算が有限フィールドＧＦ（２^m ）に
対して行われる。他の多項式に対する評価結果も同様な
方法にて表現される。図１を参照すれば、Ｔ＝８の場
合、上記式（５Ｂ）を用いて、エラー評価多項式Ω
（Ｘ）を評価する従来の多項式評価器１０の例示的なブ
ロック図が示されている。このエラー評価器１０は８つ
の評価セル（１０−１〜１０−８）、加算ブロック１６
及びメモリ１８からなる。各評価セルは、上記式（５
Ｂ）の各項（即ち、Ω_i α^-ij 、以下、「評価項」と称
する）をｉ＝１〜８に対して各々決定し、加算ブロック
１６は評価項を加算し、メモリ１８はエラー評価多項式
の０次係数または定数項であるΩ₀ を格納する。図１に
示した評価器は、各評価結果Ω（α^-j）をｊ＝０〜Ｎ−
１の順序の通り、１クロックサイクル当たり１つずつ供
給する。

【００１１】ｉ番目の評価セル（１０−ｉ）は、評価項
を格納するためのＤ−フリップフロップ（１１−ｉ）
と、有限フィールドＧＦ（２^m）上で動作する倍率器
（１２−ｉ）（乗算器）と、α^-iを格納するメモリブロ
ック（１３−ｉ）とから構成されている。図中で、シス
テムクロックがＤ−フリップフロップに入力される。多
項式評価器１０においては、式（５Ｂ）の計算をｊ＝０
からＮ−１まで段階的に行う。以後、ｋ番目の段階は、
ｊがｋである場合（ｋ＝０〜Ｎ−１）の段階を表す。評
価過程が始まる時、各Ｄ−フリップフロップはエラー評
価多項式の対応する係数にて初期化される。即ち、ｉ番
目の評価セルに含まれたＤ−フリップフロップ（１１−
ｉ）はΩ_i にて初期化される。

【００１２】Ω（α⁰ ）を評価するための評価過程の０
番目の段階においては、係数Ω_i は倍率器（１２−ｉ）
を経て加算ブロック１６へ入力される。加算ブロック１
６においては、ｉ＝０〜Ｔに対するΩ_i （またはｊ＝０
に対する０番目組の評価項）が加算されて０番目の評価
結果Ω（α⁰ ）を得る。このために、「１」がメモリブ
ロック（１３−ｉ）から倍率器（１２−ｉ）が入力され
て、Ω_i に乗じられ、Ω₀ はメモリ１８から供給され
る。

【００１３】Ω（α^-1）を評価するための評価過程の第
１段階においては、Ｄ−フリップフロップ（１１−ｉ）
に格納された係数Ω_i が倍率器（１２−ｉ）に入力さ
れ、ここで、α^-iが乗じられる。その後、Ω_i α^-iは加
算ブロック１６に入力される。この加算ブロック１６に
おいては、ｊ＝１に対する第１組の評価項（即ち、Ω_i
α^-i, ｉ＝０〜８）が加えられて、第１評価結果Ω（α
^-1）を得ることとなる。一方、Ω_i α^-i（ｉ＝１〜８）
はＤ−フリップフロップ（１１−ｉ）にフィードバック
されると共に、第３クロックサイクルの立ち上がりエッ
ジに第２段階のために格納される。

【００１４】Ω（α^-2）を評価するための評価過程の第
２段階においては、第１段階と類似な方法で行われる。
その差異点は、Ｄーフリップフロップ（１１−ｉ）から
Ω_iα^-iが出力されるということである。よって、倍率
器（１２−ｉ）は加算ブロック１６にΩ_i α^-2i を供給
する。この加算ブロック１６においては、ｊ＝２に対す
る第２組の評価項（即ち、Ω_i α^-2j , ｉ＝０〜Ｔ）が
加えられて、第２評価結果Ω（α^-2）を得ることとな
る。ここで、各組の０番目の評価項（即ち、Ω₀）は常
にメモリ１８から入力されることに注意されたい。

【００１５】上記のような過程を繰り返すことによっ
て、ｊ＝０〜（Ｎ−１）に対して、ｊ番目の評価結果Ω
（α^-j）がＮ回の段階を通じて求められる。前述した従
来の多項式評価器によれば、Ｔ次の多項式を評価するた
めには、Ｔ個の評価セルを要するので、有限フィールド
ＧＦ（２^m ）上でＴ個の倍率器が必要となる。さらに、
加算ブロックは（Ｔ＋１）個の項を同時に加え得ること
を要する。従って、多項式評価器の構造が一層複雑にな
り超ＬＳＩ技術を用いてもその実現が困難であるという
不都合がある。

【００１６】

【発明が解決しようとする課題】従って、本発明の目的
は、有限フィールドＧＦ（２^m ）上の倍率器の数を減ら
すことによって、その装置の構造をより一層単純化し且
つ製造コストを節減し得るエラー訂正向け多項式評価装
置を提供するものである。本発明の他の目的は、より単
純な加算ブロックを組み込むことによって、その構造を
より単純化したエラー訂正向け多項式評価装置を提供す
ることである。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、リードソロモン復号化器で用い
られ、ｊ番段階で変数Ｘにα^-jを代入することによって
多項式Ｐ（Ｘ）を段階的に評価して、ｊ番目の評価結果
Ｐ（α^-j）を得る、エラー訂正向け多項式評価装置（ｊ
は０からＮ−１までの整数、Ｎは予め定められた正の整
数、αは有限フィールドＧＦ（２^m ）の基本要素）であ
って、Ｔ個のメモリ手段を有するメモリブロック（Ｔは
予め定められた正の整数）と、前記有限フィールドＧＦ
（２^m ）上の一群のＴ個の要素を順序に供給する要素供
給手段と、前記各メモリ手段の内容に前記要素供給手段
からの一群の各要素を順序に乗ずることによって、Ｔ個
の評価項を供給する乗算手段であって、ｉ番目のメモリ
手段の内容がｉ番目の要素と乗じられて、ｉ番目の評価
項を供給する前記乗算手段（ｉは１からＴ）と、前記多
項式Ｐ（Ｘ）の第１〜Ｔ番目の係数または前記Ｔ個の評
価項を前記メモリブロックへ選択的に供給する選択手段
と、前記Ｔ個の評価項の和を計算する和計算手段とを含
むことを特徴とするエラー訂正向け多項式評価装置が提
供される。

【００１８】

【発明の実施の形態】以下、本発明の好適実施例につい
て図面を参照しながらより詳しく説明する。図２を参照
すれば、本発明の第１実施例によるエラー訂正向け多項
式評価装置のブロック図が示されている。

【００１９】本発明の装置は、下記式を用いてエラー評
価多項式Ω（Ｘ）を評価する。

【数６】 ここで、ｊ＝０〜（Ｎ−１）であり、Ｔは説明の便宜上
８と定める。

【００２０】従来の装置とは異なって、図２に示した多
項式評価装置２０は有限フィールドＧＦ（２^m ）上で１
つの倍率器（乗算器）のみを備える。ここで、システム
クロックの代わりに補助クロック（例えば、ビットクロ
ック）が用いられていることに注意されたい。このビッ
トクロックはシステムクロックよりＴ倍速いクロック信
号である。

【００２１】図２に示した多項式評価装置２０は、図１
に示した加算ブロック１６及びメモリ１８に各々対応す
る加算ブロック２３及びメモリ２５を有し、図１でＴ個
の倍率器（１２−１〜Ｔ）に対応する有限フィールドＧ
Ｆ（２^m ）上の倍率器２１と、図１のＴ個のメモリブロ
ック（１３−１〜Ｔ）に対応する根入力ブロック２２
と、Ｔ個のＤーフリップフロップ（１１−１〜Ｔ）に対
応するレジスターブロック２８とから成っている。更
に、評価装置２０はマルチプレクサ（ＭＵＸ）２６及び
出力ブロック２４をも備える。対応する各ブロックの機
能は類似であるが、具体的な動作は互いに異なってい
る。

【００２２】詳述すれば、図２の倍率器２１は、１ビッ
トクロックサイクル当たり１つずつ乗算を行う。即ち、
倍率器２１は図１に示した各倍率器よりＴ倍の作業をも
行うことによって、従来の評価装置におけるＴ個の倍率
器の役目を果たす。このために、レジスターブロック２
８は並列に接続された８つのレジスター（Ｒ₁ 〜Ｒ₈）
と、レジスターの入出力を制御するためのマルチプレク
サ（ＭＵＸ）２８ｂ及びディマルチプレクサ（ＤＭＵ
Ｘ）２８ａとから構成されている。レジスターとして
は、エッジトリガ型Ｄ−プリップフロップが用いられ得
る。

【００２３】多項式評価装置２０においては、図１に示
した従来の評価装置のように、式（５Ｂ）の計算がｊ＝
０からＮ−１まで段階的に行われる。各段階の計算は、
１システムクロックサイクルの間実行されることが好ま
しい。

【００２４】Ω（α⁰ ）の評価過程で０番目または初期
段階の間には、エラー評価多項式の各係数（Ω₁ 〜
Ω₈ ）がＭＵＸ２６及びＤＭＵＸ２８ａを通じて、各レ
ジスター（Ｒ₁ 〜Ｒ₈ ）に１ビットクロックサイクル当
たり１つずつ順序に入力される。このために、ＭＵＸ２
６の入力ポート０を通じて０番目の段階に必要な係数Ω
_iがＭＵＸ２６からＤＭＵＸ２８ａに供給されるよう
に、第１選択信号ＳＥＬ１が供給される。ＤＭＵＸ２８
ａは、第２選択信号ＳＥＬ２に応じて、各係数（Ω_i）
を対応するレジスター（Ｒ_i ）に各々供給する。このた
め、第２選択信号ＳＥＬ２は１ビットクロックサイクル
当たり８つのレジスターのうちのいずれか１つを指定す
る。係数Ω_i （ｉは１〜８）が全て対応するレジスター
に格納された後、各Ｄ−フリップフロップの出力及びメ
モリ２５からの係数Ω₀ が加算ブロック２３によって加
えられることによって、０番目の評価結果Ω（α⁰ ）が
出力ブロック２４へ送られると共に、０番目の段階が終
わる。出力ブロック２４は、以後エラー訂正過程のため
に０番目の評価結果Ω（α⁰ ）を格納する。

【００２５】Ω（α^-1）の評価過程の第１段階において
は、各レジスターに格納されたエラー評価多項式の各係
数（Ω₁ 〜Ω₈ ）は、ＭＵＸ２８ｂを通じて倍率器２１
へ１ビットクロックサイクル当たり１つずつ順序に入力
される。この倍率器２１においては、１ビットクロック
サイクルの間、Ω₁ にα^-1が乗じられ、次のビットクロ
ックサイクルの間には、Ω₂ にα^-2が乗じられるような
式にて繰り返される。このため、第３選択信号ＳＥＬ３
がＭＵＸ２８ｂ及び根入力ブロック２２へ入力されるこ
とによって、Ω_i とα^-iとを時間に合わせて供給し得る
ように構成されている。倍率器２１の出力、即ち、Ω_i
α^-i（１番目の段階のｉ番目の評価項）は、ＭＵＸ２６
とＤＭＵＸ２８ａを経て各レジスター（Ｒ₁ 〜Ｒ₈ ）に
１ビットクロックサイクル当たり１つずつ順序に入力さ
れる。このために、ＭＵＸ２６が倍率器２１の出力を０
番目の段階を除いた全ての段階につれてＤＭＵＸ２８ａ
へ供給し得るように、第１選択信号ＳＥＬ１でＭＵＸ２
６を制御して、ＭＵＸ２６の入力ポート１上に供給す
る。第２選択信号ＳＥＬ２はＤＭＵＸ２８ａがΩ_i α ^-i
を対応するレジスターＲ_i に供給し得るようにＤＭＵＸ
２８ａを制御するのに用いられる。Ω_i α^-i（ｉは１〜
８）が全て対応するレジスターへ格納された後、各レジ
スターの出力及びメモリ２５からのΩ₀ が加算ブロック
２３にて加えられることによって、１番目の評価結果Ω
（α^-1）が出力ブロック２４へ供給される。

【００２６】上記の過程を繰り返すことによって、ｊ＝
０からＮ−１までの評価結果Ω（α ^-j）がＮ回の段階を
経て得られる。図３は、本発明の第２実施例による多項
式評価装置のブロック図で、図２で述べられたような第
１実施例と本質的に同一の機能を行う。図３に示した多
項式評価装置３０は、有限フィールドＧＦ（２^m ）上の
倍率器３１と、根入力ブロック３２と、メモリ３５と、
ＭＵＸ３６と、図２に示した第１実施例のレジスターに
対応するレジスターブロック３８とからなっている。ま
た、多項式評価装置３０は加算ブロック３３及び出力ブ
ロック３４をも有し、それらの機能は図２に示した対応
ブロックと類似であるが、具体的な機能は異なってい
る。

【００２７】以下、図３の多項式評価装置３０を図２の
評価装置２０との差異点について主に説明する。まず、
図２のレジスターブロック２８は、８つのレジスター、
ＭＵＸ２８ｂ及びＤＥＭＵＸ２８ａを有しており、８つ
のレジスターはＭＵＸ２８ｂとＤＭＵＸ２８ａに対して
並列に接続されている。レジスターブロック３８は互い
に直列に接続された８つのレジスターのみを有する。図
２の第１実施例においては、各評価項、即ち、Ω_i α
^-ij はレジスターブロック２８内のＭＵＸ２８ｂとＤＭ
ＵＸ２８ａとによって対応す る各レジスターに格納さ
れている。しかし、第２実施例においては、全ての評価
項が最初にはＲ₁ に入力されて、１ビットクロックサイ
クルの間格納される。レジスターＲ₁ の出力はレジスタ
ーＲ₂ へシフトされると共に、次の１ビットクロックサ
イクルの間格納された後、再びレジスターＲ₃へシフト
される。このような方式で各レジスターに対して行われ
る。最後に、レジスターＲ₈ の出力は倍率器３１に入力
される。その結果、レジスターブロック３８の全体的な
機能（即ち、１つの段階に必要な評価項を格納するこ
と）は図２の第１実施例と同様である。ここで、第１の
差異点は、第１実施例においては、各評価項がＤＭＵＸ
２８ａを経た後、ＭＵＸ２８ｂを通じて倍率器２１へ入
力される前に、１つのレジスターに格納される反面、第
２実施例においては評価項が倍率器３１へ入力される前
に、各評価項は各レジスターに１ビットクロックサイク
ル間１つずつ順序に格納される。

【００２８】第２の差異点は、加算ブロック３３の機能
にある。第１実施例においては、式（５Ｂ）の加算動作
が一回に行われる反面、第２実施例の加算ブロック３３
においては、順次的な方式で行われる。詳しくは、評価
項が倍率器３１から加算ブロック３３へ１ビットクロッ
クサイクル当たり１つずつ順序に供給される。この加算
ブロック３３は、２入力の加算器３３ａと、レジスター
３３ｂとを含む。即ち、評価項を順序に加算するため
の、有限フィールドＧＦ（２^m ）上の２つの入力の加算
器３３ａ、及び加算器３３ａからの評価項の１番目から
７番目までの部分和を格納し、その部分和を加算器３３
ａへ供給するためのレジスター３３ｂを備える。Ｌ番目
の部分和は、式（５Ｂ）の順次的な加算過程における、
Ｌ個の評価項の和をいう（Ｌは１から７までの整数）。
加算ブロック３３は、最終的に８つの評価項の和である
８番目の部分和（Ω₁ α^-j＋Ω₂ α^-2j ＋....＋Ω₈ α
^-8j）を出力ブロック２４へ供給する。

【００２９】ここで、第１実施例の評価装置の加算ブロ
ックは、一回に９個項を加えるように構成される反面、
第２実施例の加算ブロックは、一回に２個項のみを加え
ることによって、その構造が評価装置１０や評価装置２
０より簡単になることに注目されたい。第３の差異点
は、出力ブロック３４の構造及び機能に関することであ
る。出力ブロック３４は、加算ブロック３３からの８番
目の部分和を格納するレジスター３４ａと、有限フィー
ルドＧＦ（２^m ）上の加算器３４ｂとを含む。この加算
器３４ｂは部分和に０次項の係数Ω₀ を加えて評価結果
Ω（α^-j）を発生する。

【００３０】評価装置３０の詳細動作については以下述
べられる。第１実施例と同様に、多項式評価装置３０に
おいても式（５Ｂ）の計算がｊ＝０からｊ＝Ｎ−１まで
段階的に行われる。Ω（α⁰ ）を決定する評価過程の０
番目の段階が始まる前に、レジスターブロック３８に含
まれたレジスターはΩ_i にて初期化される。このため、
エラー評価多項式の係数（Ω₁ 〜Ω₈ ）がＭＵＸ３６を
経て、１ビットクロックサイクル当たり１つずつ順序に
レジスターブロック３８へ供給される。第１選択信号Ｓ
ＥＬ１は、ＭＵＸ３６が入力ポート０上のΩ_i の初期化
のために、レジスターブロック３８へ供給するように、
ＭＵＸ３６を制御する。前述したように、Ω_i （ｉは１
から８まで）は、倍率器３１に入力される前に、各レジ
スターを経てシフトされる。

【００３１】各レジスターに対応する係数Ω_i が満たさ
れた後（例えば、Ω₁ はＲ₈ に、Ω ₂ はＲ₇ に等々）、
Ω（α⁰ ）を決定する０番目の段階が始まる。０番目段
階の第１のビットクロックの間には、倍率器３１がレジ
スターＲ₈ から供給されたΩ₁ に１を乗ずる。このた
め、１が根入力ブロック３２から倍率器３１へ入力され
る。ここで、第２〜Ｎ番目の段階の間には、係数α
^-i（ｉは１から８）が、倍率器３１に入力されて、倍率
器３１でレジスターブロック３８からの対応する評価項
と乗じられることに注意されたい。

【００３２】倍率器３１からの出力、即ち、Ω₁ （言い
替えれば、０番目組の１番目の評価項、また、０番目組
の評価項は「Ω_i α⁰ 」で表す）は、有限フィールドＧ
Ｆ（２^m ）上の加算器３３ａに入力される。倍率器３１
からΩ₁ を受けると、加算器３３ａは、それをレジスタ
ー３３ｂの初期内容（即ち、０）に加える。その後に
は、第１部分和Ω₁ は、次のビットクロックの立ち上が
りエッジに合わせてレジスター３３ｂに入力されて格納
される。倍率器３１から供給されたΩ₁ はまたレジスタ
ーブロック３８へ入力されることによって、第１の段階
の第２のビットクロックの立ち上がりエッジに合わせ
て、各レジスターの内容が右側へ１つずつシフトされ
る。第２のビットクロックサイクルの間における、レジ
スターの内容は表１に表されている。

【００３３】

【表１】 ０番目の段階の第２のビットクロックの際、倍率器３１
がレジスターＲ₈ から供給された係数Ω₂ に１を乗ず
る。同時に、倍率器３１の出力（即ち、Ω₂ ）が加算器
３３ａへ入力され、ここで、レジスター３３ｂの内容
（即ち、Ω₁ ）に加えられる。その後には、第２部分和
（Ω₁ ＋Ω₂ ）がレジスター３３ｂに再度入力されて格
納される。倍率器３１からレジスターブロック３８へ係
数Ω₂ が入力されることによって次のビットクロックサ
イクルの立ち上がりエッジの際に、各レジスターの内容
が右側へ１つずつシフトされる。その後、レジスターの
内容は表２のように与えられる。

【００３４】

【表２】 ０番目の段階の残りのビットクロックサイクルの間、前
述した過程を繰り返すことによって、係数Ω₁ 〜Ω₈ が
加算ブロック３３にて加えられ、その結果データ、即
ち、Ω₁ ＋Ω₂ ＋....＋Ω₈ は、ＲＳＴ ＳＵＭ信号に
応じて、Ｒ₁₀（レジスター３４ａ）に入力されて格納さ
れる。その後には、Ｒ₁₀の内容が加算器３４ｂに入力さ
れて、Ω₀ が加えられて、その結果、０番目の段階の最
終結果、即ち、０番目の評価結果Ω（α⁰ ）が得られ
る。ＲＳＴ ＳＵＭ信号は各段階の終わり（その次の段
階の始まりと同一）に「１」になる信号になるとよい。
また、ＲＳＴ ＳＵＭ信号は次の段階のために、レジス
ター３３ｂを初期化するのにも役立つ（各段階の始まり
においては、レジスター３３ｂの内容が０であることに
注意されたい）。

【００３５】第１の段階は、レジスターブロック３８の
出力に、１の代わりに、α^-iが倍率器３１で一回に１つ
ずつ乗じられることを除いては、０番目の段階と類似で
ある。その結果、第１組の評価項Ω_i α^-iが加算ブロッ
ク３３へ供給され、レジスターブロック３８に再び供給
される。詳しくは、第１のビットクロックサイクルの間
には、α^-1はΩ₁ に乗じられ、その後、α^-2はΩ₂ に乗
じられ、その後にも同様である。第１組の評価項Ω_i α
^-jが加えられて、第１の段階の最後には、１番目の評価
結果Ω（α^-1）が得られる。前記した過程を繰り返すこ
とによって、ｊ＝０からＮ−１に対するΩ（α^-j）がＮ
回の段階を経て得られる。

【００３６】０番目から２番目までの段階の各ビットク
ロックサイクルによるレジスターＲ ₁ からＲ₈ 及びＲ₉
の内容は表３のようである。表３で各行は各ビットクロ
ックサイクルに対応する。

【００３７】

【表３】

【００３８】図４を参照すれば、本発明の他の実施例に
よる多項式評価装置のブロック図が示されている。この
評価装置はエラー位置多項式σ（Ｘ）を評価する。図４
に示された評価装置４０の構造及び機能は、エラー判断
ブロック４７が追加されたことを除いては、評価装置３
０の構造及び機能と本質的に同一である。評価装置４０
の目的が、エラー位置多項式を評価することであるた
め、エラー位置多項式の係数σ_i がＭＵＸ４６に入力さ
れる。図３を参照して説明したような過程を経て、出力
ブロック４４は各段階ごとに１つずつ評価結果σ
（α^-j）を供給する。

【００３９】エラー判断ブロック４７においては、σ
（α^-j）が０である場合、符号語の対応するシンボルで
エラーが発生したことを報知するエラー信号が生成され
る。図５を参照すれば、本発明の第４実施例による多項
式評価装置のブロック図が示されている。この評価装置
は、微分多項式σ′（Ｘ）（即ち、エラー位置多項式σ
（Ｘ）の１次導関数）を評価する。エラー位置多項式が
下記式（６）のように８次多項式で表現される場合、

【数７】 σ（Ｘ）＝σ₀ ＋σ₁ Ｘ＋σ₂ Ｘ² ＋σ₃ Ｘ³ ＋σ₄ Ｘ⁴ ＋σ₅ Ｘ⁵ ＋σ₆ Ｘ⁶ ＋σ₇ Ｘ⁷ ＋σ₈ Ｘ⁸ 式（６） 微分多項式は下記式（７Ａ）のようである。

【００４０】

【数８】 σ′（Ｘ）＝σ₁ ＋２σ₂ Ｘ¹ ＋３σ₃ Ｘ² ＋４σ₄ Ｘ³ ＋５σ₅ Ｘ⁴ ＋６σ₆ Ｘ⁵ ＋７σ₇ Ｘ⁶ ＋８σ₈ Ｘ⁷ 式（７Ａ） 有限フィールド上の同一の数を２回加えると０となるた
め、式（７Ａ）は次の式（７Ｂ）になり得る。

【数９】 σ′（Ｘ）＝σ₁ ＋σ₃ Ｘ² ＋σ₅ Ｘ⁴ ＋σ₇ Ｘ⁶ 式（７Ｂ） 従って、α^-jに対する評価σ′（Ｘ）は

【数１０】 ここで、ｉは奇数である。

【００４１】評価装置の構造が式（７Ｃ）に対応するよ
うに修正されて、評価装置３０と評価装置５０との間の
差異が生じる。言い替えれば、微分多項式の評価結果
は、αの偶数乗数（累乗）項のみ含むため、根入力ブロ
ックがαの偶数乗数（累乗）項（即ち、α⁰ ，α^-2, α
^-4及びα^-6）のみを供給する。また、レジスターブロッ
ク５８に含まれたレジスターの数は、図２及び図４に示
された評価装置と比較した時、半分程度になる。また、
奇数次項の係数（例えば、σ₁ ，σ₃ 及びσ₅ ）のみＭ
ＵＸ５６へ供給される。また、評価結果に０次項の係数
（σ₀ ）が含まれないため、出力ブロックに加算器が含
まれない。上記の特徴を除いては、評価装置５０の全体
的な動作は図４と同様である。０番目から２番目までの
段階の各ビットクロックサイクルの間、レジスターＲ₁
からＲ₅ の内容が表４に表されている。表４中での各行
は各ビットクロックサイクルに対応する。

【００４２】

【表４】

【００４３】図２をさらに参照すれば、評価装置２０も
評価装置４０及び５０と同様な機能を行うように修正し
得る。詳述すると、評価装置２０にエラー判断ブロック
を付加し、ＭＵＸ２６にΩ_i の代わりに、エラー位置多
項式の係数σ_i を供給することによって、評価装置２０
を評価装置４０のような機能を行うように修正し得る。
同様に、倍率器２１にαの偶数乗数項を供給すると共
に、ＭＵＸ２６にエラー位置多項式の係数のうち奇数乗
数項を供給し、また、メモリ２５を除去することによっ
て、評価装置２０が評価装置５０と同様な機能を行うよ
うに修正し得る。

【００４４】上記において、本発明の特定の実施例につ
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。

【００４５】

【発明の効果】従って、本発明によれば、有限フィール
ドＧＦ（２^m ）上の倍率器の数を減らすことによって、
その装置の構造をより一層単純化し且つ製造コストを節
減することができる。

【図面の簡単な説明】

【図１】従来の多項式評価装置のブロックである。

【図２】第１実施例による多項式評価装置のブロック図
である。

【図３】第２実施例による多項式評価装置のブロック図
である。

【図４】第３実施例による多項式評価装置のブロック図
である。

【図５】本発明の第４実施例による多項式評価装置のブ
ロック図である。

【符号の説明】

２１、３１、４１、５１ 倍率器（乗算器） ２２、３２、４２、５２ 根入力ブロック ２３、３３、３４、５３ 加算ブロック ２４、３４、４４、５４ 出力ブロック ２６、３６、４６、５６ マルチプレクサ（ＭＵＸ） ２８、３８、４８、５８ レジスターブロック

Claims (10)

【特許請求の範囲】
1. 【請求項１】 リードソロモン復号化器で用いられ、ｊ
   番段階で変数Ｘにα ^-jを代入することによって多項式Ｐ
   （Ｘ）を段階的に評価して、ｊ番目の評価結果Ｐ
   （α^-j）を得る、エラー訂正向け多項式評価装置（ｊは
   ０からＮ−１までの整数、Ｎは予め定められた正の整
   数、αは有限フィールドＧＦ（２^m ）の基本要素）であ
   って、 Ｔ個のメモリ手段を有するメモリブロック（Ｔは予め定
   められた正の整数）と、 前記有限フィールドＧＦ（２^m ）上の一群のＴ個の要素
   を順序に供給する要素供給手段と、 前記各メモリ手段の内容に前記要素供給手段からの一群
   の各要素を順序に乗ずることによって、Ｔ個の評価項を
   供給する乗算手段であって、ｉ番目のメモリ手段の内容
   がｉ番目の要素と乗じられて、ｉ番目の評価項を供給す
   る前記乗算手段（ｉは１からＴ）と、 前記多項式Ｐ（Ｘ）の第１〜Ｔ番目の係数または前記Ｔ
   個の評価項を前記メモリブロックへ選択的に供給する選
   択手段と、 前記Ｔ個の評価項の和を計算する和計算手段とを含むこ
   とを特徴とするエラー訂正向け多項式評価装置。
2. 【請求項２】 リードソロモン復号化器で用いられ、ｊ
   番目の段階で変数Ｘにα^-jを代入することによって多項
   式Ｐ（Ｘ）を段階的に評価して、ｊ番目の評価装置Ｐ
   （α^-j）を得るエラー訂正向け多項式評価装置（ｊは０
   からＮ−１までの整数、Ｎは予め定められた正の整数、
   αは有限フィールドＧＦ（２^m ）の基本要素）であっ
   て、 Ｔ個のメモリ手段（Ｔは予め定められた正の整数）と、 ｊ１番目の段階の間、前記Ｔ個のメモリ手段の内容を順
   序に供給する変換手段（ｊ１は１〜Ｎ−１）と、 前記ｊ１番目の段階の間、前記有限フィールドＧＦ（２
   ^m ）上のＴ個の要素を順序に供給する要素供給手段と、 前記ｊ１番目の段階の間、前記変換手段からの各メモリ
   手段の内容に、前記要素供給手段からの各要素を順序に
   乗ずることによって、ｊ１番目組のＴ個の評価項を供給
   する乗算手段であって、ｉ番目のメモリ手段の内容が前
   記有限フィールドＧＦ（２ｍ）上のｉ番目の要素と乗じ
   られて、ｊ１番目組のｉ番目の評価項を供給する前記乗
   算手段（ｉは１〜Ｔ）と、 ０番目の段階の際、前記多項式Ｐ（Ｘ）の１次〜Ｔ次項
   の係数を前記メモリブロックへ供給し、前記ｊ１番目の
   段階の際は前記ｊ１番目組のＴ個の評価項を前記メモリ
   ブロックへ供給する選択手段であって、前記多項式Ｐ
   （Ｘ）のｉ番目の係数または前記ｊ１番目組の前記ｉ番
   目の評価項を前記ｉ番目のメモリ手段に格納されるよう
   に供給する、前記選択手段と、 前記ｊ番目の段階の間、前記Ｔ個のメモリ手段の内容の
   和を求めると共に、該求められた値に前記多項式Ｐ
   （Ｘ）の０番目の係数を加えることによって、前記ｊ番
   目の評価結果を求める加算手段とを含むことを特徴とす
   るエラー訂正向け多項式評価装置。
3. 【請求項３】 前記多項式Ｐ（Ｘ）が、Ｔ次のエラー評
   価多項式であり、前記有限フィールドＧＦ（２^m ）の前
   記ｉ番目の要素がα^-iであることを特徴とする請求項２
   に記載のエラー訂正向け多項式評価装置。
4. 【請求項４】 前記多項式Ｐ（Ｘ）が、Ｔ次のエラー位
   置多項式であり、前記有限フィールドＧＦ（２^m ）の前
   記ｉ番目の要素がα^-iであり、前記多項式評価装置が前
   記評価結果が０であるか否かを判断して、エラー信号を
   発生するエラー信号発生手段をさらに含むことを特徴と
   する請求項２に記載のエラー訂正向け多項式評価装置。
5. 【請求項５】 リードソロモン復号化器で用いられ、ｊ
   番段階で変数Ｘにα ^-jを代入することによって多項式Ｐ
   （Ｘ）を段階的に評価して、ｊ番目の評価結果Ｐ
   （α^-j）を得る、エラー訂正向け多項式評価装置（ｊは
   ０からＮ−１までの整数、Ｎは予め定められた正の整
   数、αは有限フィールドＧＦ（２^m ）の基本要素）であ
   って、 Ｔ個のメモリ手段を有する先入れ先出し（ＦＩＦＯ）バ
   ッファ（Ｔは予め定められた正の整数）と、 前記先入れ先出しバッファに前記多項式Ｐ（Ｘ）の第１
   群のＴ個の係数を順次に供給することによって、前記先
   入れ先出しバッファを前記第１群のＴ個の係数にて初期
   化する初期化手段と、 ０番目の段階の間には１を供給し、ｊ１番目の段階の間
   には、前記有限フィールドＧＦ（２^m ）上のＴ個の要素
   を順序に供給する要素供給手段（ｊ１は１〜Ｎ−１）
   と、 前記ｊ番目の段階の間、前記先入れ先出しバッファの内
   容に、１または前記要素供給手段からの各要素を順序に
   乗ずることによって、ｊ番目組のＴ個の評価項を求める
   乗算手段と、 前記ｊ番目の段階の間、前記ｊ番目組のＴ個の評価項を
   前記先入れ先出しバッファに順次に供給して格納する格
   納手段と、 前記ｊ番目組のＴ個の評価項の和を計算して、ｊ番目の
   和を求める加算手段とを含むことを特徴とするエラー訂
   正向け多項式評価装置。
6. 【請求項６】 前記加算手段が、 前記乗算手段からの評価項とフィードバック値とを加え
   ることによって、部分和または前記ｊ番目の和を求める
   加算器と、 その内容が各段階が始まる際に、０に設定され、前記加
   算器からの前記部分和を格納すると共に、前記部分和を
   前記フィードバック値として前記加算器へ供給する第２
   メモリ手段とを含むことを特徴とする請求項５に記載の
   エラー訂正向け多項式評価装置。
7. 【請求項７】 前記多項式Ｐ（Ｘ）が、Ｔ次のエラー評
   価多項式であり、前記有限フィールドＧＦ（２^m ）のｉ
   番目の要素がα^-iであり、前記第１群のＴ個の係数が、
   前記エラー評価多項式の第１〜Ｔ番目の係数であり、前
   記多項式評価装置が前記ｊ番目の段階の間、前記エラー
   評価多項式の０番目の係数を前記ｊ番目の和に加算する
   ことによって、前記ｊ番目の評価結果を求める加算手段
   をさらに含むことを特徴とする請求項５に記載のエラー
   訂正向け多項式評価装置。
8. 【請求項８】 前記多項式Ｐ（Ｘ）が、Ｔ次のエラー位
   置多項式であり、前記有限フィールドＧＦ（２^m ）のｉ
   番目の要素がα^-iであり、前記第１群のＴ個の係数が、
   前記エラー位置多項式の１〜Ｔ番目の係数であり、前記
   多項式評価装置が前記ｊ番目の段階の間、前記エラー評
   価多項式の０番目の係数を前記ｊ番目の和に加算するこ
   とによって、前記ｊ番目の評価結果を求める加算手段を
   さらに含むことを特徴とする請求項５に記載のエラー訂
   正向け多項式評価装置。
9. 【請求項９】 前記評価結果が０であるか否かを判断し
   て、エラー信号を発生するエラー信号発生手段をさらに
   含むことを特徴とする請求項８に記載のエラー訂正向け
   多項式評価装置。
10. 【請求項１０】 前記多項式Ｐ（Ｘ）が、σ₁ ＋σ₃ Ｘ
    ² ＋σ₅ Ｘ⁴ ＋....＋σ_2T-1Ｘ^2T-2として表現されるエ
    ラー位置多項式の第１導関数で（σ_k はエラー位置多項
    式のｋ番目の係数を表す）前記第１群のＴ個の係数が前
    記エラー位置多項式の奇数次乗数項の係数であり、前記
    有限フィールドＧＦ（２^m ）のｉ番目の要素が、α
    ^-2(i-1) であることを特徴とする請求項５に記載のエラ
    ー訂正向け多項式評価装置。