JPH06303126A - インターフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】半導体基板上に形成された低電源電圧系の回路
の出力部に接続されている高電源電圧系信号分離用のＭ
ＯＳトランジスタの閾値のばらつきに対する動作マージ
ンを大幅に拡大し、プロセス制御の容易化を図る。 【構成】半導体基板上に形成された第１のＭＯＳ回路１
１の出力ノードａと第１の出力ノードｂとの間に直列に
接続され、ゲートがＶccノードに接続された第１のＭＯ
ＳトランジスタＴ１と、第１のＭＯＳトランジスタの基
板とＶssノードおよび第１の出力ノードｂとの間に対応
して挿入され、相補的に制御される第１のスイッチ素子
ＳＷ１および第２のスイッチ素子ＳＷ２と、第２のスイ
ッチ素子ＳＷ２と第１の出力ノードｂとの間に挿入さ
れ、ゲートがＶccノードに接続され、基板が第１のＭＯ
Ｓトランジスタの基板と同電位になるように形成された
第２のＭＯＳトランジスタＴ２とを具備することを特徴
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上に形成さ
れるインターフェース回路に係り、特に高電源電圧系の
回路とバスラインを共有する低電源電圧系の回路に関す
る。

【０００２】

【従来の技術】従来、例えば０．８ミクロンのデザイン
ルールにより製造された半導体素子は、５Ｖの電源電圧
で動作させている。これに対して、例えば０．５ミクロ
ンのデザインルールの微細加工技術により製造された半
導体素子は、ゲート酸化膜が薄くなっており、耐圧が低
下している（一般的には、３．６Ｖと予想されてい
る。）ので、３．３Ｖあるいは３．０Ｖの電源電圧で動
作させようとしている。

【０００３】このように素子の微細化に伴う耐圧低下に
より低電源電圧化を余儀無くされた半導体集積回路（Ｉ
Ｃ）を５Ｖ系のＩＣと混在させて使用する際、低電源電
圧系のＩＣを耐圧以上の信号振幅（例えば５Ｖ）を持つ
信号系とのインターフェース回路に使用する場合があ
る。

【０００４】図８は、低電源電圧（例えば３．３Ｖ）系
のＩＣと高電源電圧（例えば５Ｖ）系のＩＣとがバスラ
インを共有する場合を示している。

【０００５】ここで、９１…は３．３Ｖ系のＩＣ、９１
ａは３．３Ｖ系のＩＣの出力回路、９２は５Ｖ系のＩ
Ｃ、９２ａは５Ｖ系のＩＣの出力回路、９２ｂは５Ｖ系
のＩＣの入力回路、９３はバスラインである。

【０００６】上記したようなインターフェース回路とし
て使用されている３．３Ｖ系のＩＣの出力回路９１ａの
出力ノードには、バスライン９３から５Ｖが印加される
場合がある。

【０００７】図９は、図８中の３．３Ｖ系のＩＣの出力
回路９１ａの一例を示す。

【０００８】この出力回路において、ＣＭＯＳインバー
タは、電源電圧Ｖcc（＝３．３Ｖ）ノードと接地電位Ｖ
ssノードとの間にＰＭＯＳトランジスタＰ１およびＮＭ
ＯＳトランジスタＮ１が直列に接続されてなる。このＣ
ＭＯＳインバータは、それぞれのゲート電位が制御され
ることにより、その出力ノードが“Ｈ”レベル、“Ｌ”
レベル、高インピーダンス状態の３値状態（トライステ
ート）になる。そして、このＣＭＯＳインバータの出力
ノードａを５Ｖ系から分離するために、ＣＭＯＳインバ
ータの出力ノードａとＩＣの出力端子ｂとの間にデプレ
ッション型のＮＭＯＳトランジスタＮ２のソース・ドレ
イン間が接続されており、そのゲートはＶccノードに接
続され、その基板はＶss電位に固定されている。

【０００９】上記デプレッション型のＮＭＯＳトランジ
スタＮ２は、ＣＭＯＳインバータの出力ノードａが
“Ｈ”レベルの時にはＶccに近い値をＩＣの出力端子ｂ
に出力する。この場合、デプレッション型のＮＭＯＳト
ランジスタＮ２の閾値が常に０Ｖであれば、ＩＣの出力
端子ｂに３．３Ｖを出力する。

【００１０】また、デプレッション型のＮＭＯＳトラン
ジスタＮ２は、ＣＭＯＳインバータの出力ノードａが高
インピーダンスの時にその一端側（ＩＣの出力端子ｂ）
にバスラインから５Ｖが印加された場合、その他端側
（ＣＭＯＳインバータの出力ノードａ）に３．３Ｖ系の
素子の耐圧を越える電圧が現われないように設定されて
いなくてはならない。何故なら、上記ノードａに３．３
Ｖ系の素子の耐圧を越える電圧が現われると、この時、
ＰＭＯＳトランジスタＰ１のゲートには３．３Ｖ、ＮＭ
ＯＳトランジスタＮ１のゲートには０Ｖが印加されてい
るので、ＮＭＯＳトランジスタＮ１のゲート・ドレイン
間に過大な電圧が印加され、ＮＭＯＳトランジスタＮ１
の信頼性が劣化したり、そのゲート破壊を引き起こすお
それがあるので、上記ノードａの電圧を許容電圧範囲内
に抑制する必要がある。

【００１１】上記したような２つの制約、つまり、ノー
ドａが“Ｈ”レベルの時にＶccをＩＣの出力端子ｂに出
力すること、および、ノードａが高インピーダンスの時
にＩＣの出力端子ｂにバスラインから５Ｖが印加された
場合にノードａの電圧を許容電圧範囲内に抑制すること
を満足するように、デプレッション型のＮＭＯＳトラン
ジスタＮ２の閾値をバックゲートバイアス効果も考慮し
て決定する必要がある。

【００１２】次に、上記デプレッション型のＮＭＯＳト
ランジスタＮ２の閾値Ｖthn2について考察する。

【００１３】まず、３．３Ｖ系の電源電圧の範囲が３．
３Ｖ±０．３Ｖであり、素子のゲート耐圧の最大値が
３．６Ｖであり、バスラインに印加される５Ｖ系の信号
の範囲が５．０Ｖ±０．５Ｖである場合を考える。

【００１４】バスラインに現われる信号を受信する側の
入力電圧範囲はＴＴＬレベル（ＶH＝２．０Ｖ、ＶL ＝
０．８Ｖ）として規定されているとする。この場合、Ｖ
H ＝２．０Ｖでは受信側の回路の貫通電流が大きいの
で、信号を出力する側は最終的にはＶH ＝２．７Ｖを保
証しなくてはならないとする。この制約は特別なもので
はない。何故なら、ＴＴＬの出力電圧ＶoHは２．７Ｖで
ある。

【００１５】従って、前記ノードａが“Ｈ”レベルの時
にＩＣの出力電位は２．７Ｖ以上を保証しなくてはなら
ない。そして、“Ｈ”レベル出力モードにおいては、
３．３Ｖ系の最低電源電圧レベル（３Ｖ）の時に２．７
Ｖ以上の出力電位を保証する時が最も厳しく、Ｖthn2は
基板バイアス電位ＶBS＝−２．７Ｖとすると、バックゲ
ートバイアス効果を考慮して、０．３Ｖ以下でなければ
ならない。

【００１６】ここで、バックゲートバイアス効果とし
て、バックゲートＶBSの−１Ｖ当り閾値Ｖthn2が０．３
Ｖ変化するものと仮定し、ＶBS＝０Ｖの時（バックゲー
トバイアス効果がない状態）のデプレッション型のＮＭ
ＯＳトランジスタＮ２の閾値をＶth(VBS=0) で表わす
と、 Ｖth(VBS=0) ＋２．７Ｖ×０．３＝０．３Ｖ 即ち、Ｖth(VBS=0) ＝−０．５１Ｖの関係を満足する必
要があり、図１０中にａで示す特性が得られる。

【００１７】これに対して、前記ノードａが“Ｌ”レベ
ルの時にはＶthn2に関する問題は生じない。

【００１８】一方、前記ノードａが高インピーダンスの
時にＩＣの出力端子ｂにバスラインから５Ｖが印加され
た場合には、これに引きずられてノードａの電位が上昇
するが、ＮＭＯＳトランジスタＮ１のゲート・ドレイン
間の耐圧を考えると、ノードａの電位が３．６以上にな
ってはいけない。

【００１９】ノードａの電位Ｖａは、デプレッション型
のＮＭＯＳトランジスタＮ２のゲート電位ＶG2に支配さ
れる。つまり、 ＶG2−Ｖａ−Ｖthn2＝０Ｖ の関係を満たす電位まで上昇する。従って、ＶG2＝３．
６Ｖ、Ｖａ＝３．６Ｖの時、Ｖthn2＝０Ｖでなければな
らない。そして、 Ｖth(VBS=0) ＋３．６Ｖ×０．３＝０Ｖ 即ち、Ｖth(VBS=0) ＝−１．０８Ｖの関係を満足する必
要があり、図１０中にｂで示す特性が得られる。

【００２０】上記したことから、Ｖthn2は図１０中に示
す特性ａとｂとで挟まれた領域に存在しなくてはなら
ず、Ｖthn2のマージンは０．５７Ｖである。

【００２１】次に、上記したような３．３Ｖ系に対する
考察と同様に、図９の出力回路を有するＩＣが３Ｖ系で
動作する場合を考える。ここで、３Ｖ系の電源電圧の範
囲が３．０Ｖ±０．３Ｖであり、素子のゲート耐圧の最
大値が３．６Ｖであり、バスラインに印加される５Ｖ系
の信号の範囲が５．０Ｖ±０．５Ｖであるものとする。

【００２２】この場合、ノードａが“Ｈ”レベルの時に
ＩＣの出力電位を２．７Ｖ以上保証するために必要なＶ
thn2として、図１０中にｃで示す特性が得られる。

【００２３】また、ノードａが高インピーダンスの時に
ＩＣの出力端子ｂにバスラインから５Ｖが印加された場
合にノードａの電位を３．６以下に抑制するために必要
なＶthn2として、図１０中にｄで示す特性が得られる。

【００２４】上記したことから、Ｖthn2は図１０中に示
す特性ｃとｄとで挟まれた領域に存在しなくてはなら
ず、Ｖthn2のマージンは０．４８Ｖである。

【００２５】上記Ｖthn2に関して、温度依存性（−２〜
３ｍＶ／℃）を考えると、例えば−４０℃〜８５℃の温
度範囲では、２５℃の時の値に対して±０．２Ｖ程度の
変動が生じることになるので、３．３Ｖ系ではＶthn2の
プロセス変動のばらつきをかなり精度よく制御する必要
があり、３Ｖ系ではＶthn2のばらつきをさらに精度よく
制御する必要があることが分かる。

【００２６】換言すれば、図９に示した従来のＩＣの出
力回路は、ＣＭＯＳインバータの出力ノードａとバスラ
インとを分離するために挿入されているデプレッション
型のＮＭＯＳトランジスタＮ２の閾値Ｖthn2のばらつき
に対する動作マージンが小さく、プロセス制御が困難で
ある。

【００２７】

【発明が解決しようとする課題】上記したように従来の
ＩＣの出力回路は、出力用インバータの出力ノードとバ
スラインとを分離するためのＭＯＳトランジスタの閾値
のばらつきに対する動作マージンが小さく、プロセス制
御が困難であるいう問題があった。

【００２８】本発明は上記の問題点を解決すべくなされ
たもので、半導体基板上に形成された低電源電圧系の回
路の出力部に接続されている高電源電圧系信号分離用の
ＭＯＳトランジスタの閾値のばらつきに対する動作マー
ジンを大幅に拡大し、プロセス制御の容易化を図り得る
インターフェース回路を提供することを目的とする。

【００２９】

【課題を解決するための手段】本発明のインターフェー
ス回路は、半導体基板上に形成された第１のＭＯＳ回路
と、この第１のＭＯＳ回路の出力ノードと第１の出力ノ
ードとの間にソース・ドレイン間が接続され、ゲートが
第１の電源電位ノードに接続されたデプレッション型の
第１のＭＯＳトランジスタと、この第１のＭＯＳトラン
ジスタの基板領域と第２の電源電位ノードとの間に挿入
された第１のスイッチ素子と、上記第１のＭＯＳトラン
ジスタの基板領域と前記第１の出力ノードとの間に接続
され、上記第１のスイッチ素子とはオン／オフ状態が相
補的に制御される第２のスイッチ素子と、上記第２のス
イッチ素子と前記第１の出力ノードとの間で第２のスイ
ッチ素子に直列にソース・ドレイン間が接続され、ゲー
トが第１の電源電位ノードに接続され、基板領域が前記
第１のＭＯＳトランジスタの基板領域と同電位になるよ
うに形成されたデプレッション型の第２のＭＯＳトラン
ジスタとを具備することを特徴とする。

【００３０】

【作用】第１のＭＯＳトランジスタの動作モードに応じ
て、第１のスイッチ素子、第２のスイッチ素子を制御す
ることにより、第１のＭＯＳトランジスタのバックゲー
トバイアスを補償することが可能になる。

【００３１】これにより、プロセス変動、温度依存性を
考えても、第１のＭＯＳトランジスタの閾値および第２
のＭＯＳトランジスタの閾値のばらつきの許容範囲を大
きくし、閾値のばらつきに対する動作マージンを大幅に
拡大し、プロセス制御の容易化を図ることが可能にな
る。

【００３２】即ち、第１のＭＯＳ回路（例えばＩＣの出
力バッファ回路）の出力ノードが高インピーダンスの時
に第１の出力ノード（例えばＩＣの出力端子）に例えば
ＩＣ外部のバスラインから高電源電圧系の信号が印加さ
れた場合に第１のＭＯＳトランジスタが第１のＭＯＳ回
路の出力ノードに伝達する第１の動作モードの時には、
第１のＭＯＳトランジスタのバックゲートバイアス効果
を最大限にきかせてその閾値を最大限大きくし、伝達す
る電圧の降下を大きくして第１のＭＯＳ回路の出力ノー
ドの電位を所定値以下に抑制する。

【００３３】また、第１のＭＯＳ回路の出力の“Ｈ”レ
ベルを第１のＭＯＳトランジスタが第１の出力ノードに
伝達する動作モードの時には、第１のＭＯＳトランジス
タのバックゲートバイアス効果がないようにしてその閾
値を小さくし、伝達する電圧の降下を小さくする。

【００３４】また、第１のＭＯＳ回路の出力の“Ｌ”レ
ベルを第１のＭＯＳトランジスタが第１の出力ノードに
伝達する動作モードの時には、第１のＭＯＳトランジス
タのバックゲートバイアス効果が殆んど生じない状態
（基板バイアスとソース電位の差が殆んどない状態）に
し、通常の“Ｌ”レベル伝達時と同様の状態にする。

【００３５】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。

【００３６】図１は、本発明のインターフェース回路の
基本構成を示す回路図である。

【００３７】このインターフェース回路は、半導体基板
上に形成された第１のＭＯＳ回路１１と、この第１のＭ
ＯＳ回路１１の出力ノードａと第１の出力ノードｂとの
間にソース・ドレイン間が接続され、ゲートが第１の電
源電位ノード（例えばＶccノード）に接続されたデプレ
ッション型の第１のＭＯＳトランジスタＴ１と、この第
１のＭＯＳトランジスタＴ１の基板領域と第２の電源電
位ノード（例えばＶssノード）との間に挿入された第１
のスイッチ素子ＳＷ１と、上記第１のＭＯＳトランジス
タＴ１の基板領域と前記第１の出力ノードｂとの間に接
続され、上記第１のスイッチ素子ＳＷ１とはオン／オフ
状態が相補的に制御される第２のスイッチ素子ＳＷ２
と、上記第２のスイッチ素子ＳＷ２と前記第１の出力ノ
ードｂとの間で第２のスイッチ素子ＳＷ２に直列にソー
ス・ドレイン間が接続され、ゲートが第１の電源電位ノ
ードに接続され、基板領域が前記第１のＭＯＳトランジ
スタＴ１の基板領域と同電位になるように形成されたデ
プレッション型の第２のＭＯＳトランジスタＴ２と、上
記第１のＭＯＳ回路１１、第１のスイッチ素子ＳＷ１お
よび第２のスイッチ素子ＳＷ２を制御するための制御回
路１２とを具備する。

【００３８】上記制御回路１２は、前記第１のＭＯＳ回
路１１の入力を受けて制御信号を生成するが、上記制御
回路１２および前記第１のＭＯＳ回路１１は、図中に点
線で示すように、さらに別の制御信号（例えば／ＯＥ）
により制御される場合もある。

【００３９】図２は、本発明のインターフェース回路
を、ＩＣの出力回路に適用した第１実施例を示してい
る。

【００４０】このＩＣは、低電源電圧（例えば３．３Ｖ
あるいは３Ｖ）系で動作するものであるが、高電源電圧
（例えば５Ｖ）系のＩＣとバスラインを共有しており、
それぞれの基準電位（接地電位Ｖss）は共通である。

【００４１】また、このＩＣは、Ｎ型半導体基板上に形
成され、このＮ型基板にＰウエルおよびＰＭＯＳトラン
ジスタのソース・ドレイン領域が形成され、Ｐウエルに
ＮＭＯＳトランジスタのソース・ドレイン領域が形成さ
れており、Ｎ型基板が電源電位Ｖccにバイアスされてお
り、Ｐウエルは、特に述べない限り、接地電位Ｖssにバ
イアスされているものとする。

【００４２】図２の出力回路において、出力バッファ回
路であるＣＭＯＳインバータは、ＶccノードとＶssノー
ドとの間にＰＭＯＳトランジスタＰ１およびＮＭＯＳト
ランジスタＮ１が直列に接続されてなる。このＣＭＯＳ
インバータは、それぞれのゲート電位が制御されること
により、その出力ノードａが“Ｈ”レベル、“Ｌ”レベ
ル、高インピーダンス状態の３値状態になるように制御
される。

【００４３】このＣＭＯＳインバータの出力ノードａと
ＩＣの出力端子ｂとの間にデプレッション型の第１のＮ
ＭＯＳトランジスタＮ２のソース・ドレイン間が接続さ
れており、そのゲートはＶccノードに接続されている。

【００４４】この場合、第１のＮＭＯＳトランジスタＮ
２の基板電位は固定されていない。即ち、この第１のＭ
ＯＳトランジスタＮ２の基板領域（ノードｃ）とＶssノ
ードとの間に第１のスイッチ素子ＳＷ１が挿入されてお
り、第１のＭＯＳトランジスタＮ２の基板領域とＩＣの
出力端子ｂとの間に、第２のスイッチ素子ＳＷ２および
デプレッション型の第２のＮＭＯＳトランジスタＮ３の
ソース・ドレインの順に直列に接続されている。

【００４５】上記第２のスイッチ素子ＳＷ２は、前記第
１のスイッチ素子ＳＷ１とはオン／オフ状態が相補的に
制御される。また、上記第２のＮＭＯＳトランジスタＮ
３は、そのゲートがＶccノードに接続され、その基板領
域が前記第１のＭＯＳトランジスタＮ２の基板領域と同
電位になるように例えば共通に形成されている。

【００４６】なお、ＣＴＲＬは３．３Ｖ系の制御信号で
あり、その“Ｈ”／“Ｌ”レベルに応じて第１のスイッ
チ素子ＳＷ１をオン／オフ状態に制御する。

【００４７】また、ＣＴＲＬＢは上記ＣＴＲＬ信号の反
転信号であり、その“Ｈ”／“Ｌ”レベルに応じて第２
のスイッチ素子ＳＷ２をオン／オフ状態に制御する。

【００４８】また、前記第１のスイッチ素子ＳＷ１とし
て、例えばノーマリーオフ型のＮＭＯＳトランジスタＮ
５が用いられ、その基板領域がＶssノードに接続されて
いる。

【００４９】また、前記第２のスイッチ素子ＳＷ２とし
て、例えばＰＭＯＳトランジスタＰ４およびＮＭＯＳト
ランジスタＮ４の各一端同士、各他端同士が接続され、
各ゲートが相補的な制御信号により制御されるアナログ
スイッチが用いられており、上記ＮＭＯＳトランジスタ
Ｎ４の基板領域がＶssノードに接続されている。

【００５０】なお、前記ＣＭＯＳインバータを３値状態
に制御するために、内部回路からの入力信号ＩＮおよび
出力イネーブル制御信号／ＯＥが用いられている。この
場合、信号ＩＮおよび信号／ＯＥが二入力ノア回路１１
に入力し、その出力がＣＭＯＳインバータのＮＭＯＳト
ランジスタＮ１のゲートに入力する。また、信号／ＯＥ
がインバータ回路１２により反転され、この反転信号Ｏ
Ｅおよび信号ＩＮが二入力ナンド回路１３に入力し、そ
の出力がＣＭＯＳインバータのＰＭＯＳトランジスタＰ
１のゲートに入力する。また、上記反転信号ＯＥおよび
信号ＩＮが二入力ナンド回路１４に入力し、その出力が
前記信号ＣＴＲＬとして用いられる。また、この信号Ｃ
ＴＲＬがインバータ回路１５により反転されて前記信号
ＣＴＲＬＢとして用いられる。

【００５１】次に、図２の出力回路を３つの動作モード
に分けて動作を詳述する。

【００５２】（１）第１の動作モード。

【００５３】これは、ＣＭＯＳインバータの出力ノード
ａが高インピーダンスの時にＩＣの出力端子ｂに外部の
バスラインから５Ｖ系の信号が印加された場合に、ＩＣ
の出力端子ｂの信号をＣＭＯＳインバータの出力ノード
ａに伝達する動作モードである。このモードの時には、
第１のスイッチ素子ＳＷ１、第２のスイッチ素子ＳＷ２
を対応してオン／オフ状態に制御することにより、ノー
ドｃをＶssノードに接続し、第２のＮＭＯＳトランジス
タＮ３の一端側（ノードｄ）をノードｃから切り離す。

【００５４】このように設定すれば、第１のＭＯＳトラ
ンジスタＮ２のバックゲートバイアス効果を最大限にき
かせてその閾値Ｖthn2を最大限に大きくし、伝達する電
圧の降下を大きくしてＣＭＯＳインバータの出力ノード
ａの電位を所定値以下に抑制することが可能になる。

【００５５】また、第２のＮＭＯＳトランジスタＮ３の
ゲート・ドレイン間にも、最大耐圧値３．６Ｖ以上がか
からないようにしなくてはならないが、それぞれのゲー
トにはＶcc電位が印加されているので、このモードの時
にＩＣの出力端子ｂにバスラインから５Ｖ系の信号が印
加されても問題はない。

【００５６】さらに、前記第２のスイッチ素子ＳＷ２の
電圧降下を無視できるものとする。このＳＷ２はオフ状
態に制御されているので、前記ノードｄの電位Ｖd は Ｖd ＝Ｖcc−Ｖthn3 まで上昇する。ここで、Ｖthn3は第２のＮＭＯＳトラン
ジスタＮ３の閾値である。

【００５７】従って、Ｖthn3をある値以下に設定すれ
ば、第２のスイッチ素子ＳＷ２を形成するＮＭＯＳトラ
ンジスタＮ４のゲート電位（この場合、Ｖss）とＶd と
の電位差を３．６Ｖ（最大耐圧値）以下にすることがで
きる。

【００５８】次に、上記Ｖthn2、Ｖthn3について考察す
る。

【００５９】まず、３．３Ｖ系の電源電圧Ｖccの範囲が
３．３Ｖ±０．３Ｖであり、素子のゲート耐圧の最大値
が３．６Ｖであり、バスラインに印加される５Ｖ系の信
号の範囲が５．０Ｖ±０．５Ｖである場合を考える。

【００６０】ノードａが高インピーダンスの時にＩＣの
出力端子ｂにバスラインから５Ｖが印加された場合に
は、これに引き摺られてノードａの電位が上昇するが、
ＣＭＯＳインバータのＮＭＯＳトランジスタＮ１のゲー
ト・ドレイン間の耐圧を考えると、ノードａの電位が
３．６以上になってはいけない。

【００６１】ノードａの電位Ｖａは、第１のＮＭＯＳト
ランジスタＮ２のゲート電位ＶG2に支配される。つま
り、 ＶG2−Ｖａ−Ｖthn2＝０Ｖ の関係を満たす電位まで上昇する。従って、ＶG2＝Ｖcc
＝３．６Ｖ、Ｖａ＝３．６Ｖの時、Ｖthn2≧０Ｖでなけ
ればならない。Ｖthn2が０Ｖより低いと、Ｖａ＞３．６
Ｖとなってしまう。そして、ＶBS＝０Ｖの時（バックゲ
ートバイアス効果がない状態）の第１のＮＭＯＳトラン
ジスタの閾値Ｎ２をＶthn2(VBS=0) で表わすと、 Ｖthn2(VBS=0) ＋３．６Ｖ×０．３＝０Ｖ 即ち、Ｖthn2(VBS=0) ＝−１．０８Ｖの関係を満足する
必要があり、図３中にｂで示す特性が得られる。

【００６２】また、ノードｄの電位Ｖd は、上記第２の
ＮＭＯＳトランジスタＮ３のゲート電位ＶG3に支配され
る。つまり、 ＶG3−Ｖd −Ｖthn3＝０Ｖ の関係を満たす電位まで上昇し得る。

【００６３】従って、ＶG3＝Ｖcc＝３．６Ｖ，Ｖd ＝
３．６Ｖの時、Ｖthn3≧０でなければならない。Ｖthn3
＜０Ｖであると、Ｖd ＞３．６Ｖとなり、ＮＭＯＳトラ
ンジスタＮ４においてＶGS＞３．６Ｖとなり、ＮＭＯＳ
トランジスタＮ４の耐圧を超過する。

【００６４】即ち、第２のＮＭＯＳトランジスタＮ３の
特性（閾値Ｖthn3、バックゲートバイアス効果）を第１
のＮＭＯＳトランジスタＮ２の特性と同じにすれば、耐
圧上の問題はなくなる。

【００６５】以上の説明から、Ｖthn2、Ｖthn3は、図３
中に示した特性ｂより上側の領域に存在するように設定
する必要がある。

【００６６】次に、図２の出力回路を有するＩＣが３Ｖ
系で動作する場合におけるＶthn2、Ｖthn3のマージンに
ついて考える。ここで、３Ｖ系の電源電圧の範囲が３．
０Ｖ±０．３Ｖであり、素子のゲート耐圧の最大値が
３．６Ｖであり、バスラインに印加される５Ｖ系の信号
の範囲が５．０Ｖ±０．５Ｖであるものとする。

【００６７】この場合、前記したような３．３Ｖ系に対
する考察と同様に、ＶG2＝Ｖcc＝３．３Ｖ、Ｖａ＝３．
３Ｖの時、Ｖthn2≧−０．３Ｖでなければならない。従
って、Ｖthn2、Ｖthn3は、図３中に示した特性ｄより上
側の領域に存在するように設定する必要がある。

【００６８】（２）第２の動作モード。

【００６９】これは、ＣＭＯＳインバータの出力ノード
ａの“Ｈ”レベルをＩＣの出力端子ｂに伝達する動作モ
ードである。このモードの時には、第１のスイッチ素子
ＳＷ１、第２のスイッチ素子ＳＷ２を対応してオフ／オ
ン状態に制御する。これにより、第１のＭＯＳトランジ
スタＮ２の基板領域（ノードｃ）はＶssノードから切り
離される。

【００７０】また、第２のスイッチ素子ＳＷ２の電圧降
下を無視できるものとすれば、第２のＭＯＳトランジス
タＮ３の一端側（第２のスイッチ素子ＳＷ２側）のノー
ドｄはノードｃと同電位になる。つまり、ノードｃの電
位Ｖc 、ノードｄの電位Ｖdおよび出力電圧Ｖout は、 Ｖout ＝Ｖcc−｛Ｖthn2(VBS=0) ＋（Ｖout −Ｖc ）×０．３｝ Ｖc ＝Ｖd ＝Ｖcc−Ｖthn3(VBS=0) まで上昇する。

【００７１】このように設定すれば、第１のＮＭＯＳト
ランジスタＮ２のバックゲートバイアス効果は従来より
も小さい（第１のＮＭＯＳトランジスタＮ２の基板バイ
アス電位｜ＶBS｜はＶthn3である）ので、第１のＮＭＯ
ＳトランジスタＮ２は伝達する電圧の降下を小さくし、
Ｖout を従来よりも高いレベルにすることが可能にな
る。

【００７２】次に、上記第２の動作モードにおけるＶth
n2、Ｖthn3について考察する。

【００７３】まず、３．３Ｖ系の電源電圧の範囲が３．
３Ｖ±０．３Ｖであり、素子のゲート耐圧の最大値が
３．６Ｖであり、バスラインに印加される５Ｖ系の信号
の範囲が５．０Ｖ±０．５Ｖである場合を考える。

【００７４】この動作モードの時、ＩＣの出力電位Ｖou
t を２．７Ｖ以上保証しなくてはならないとする。この
保証は、３．３Ｖ系の最低電源電圧レベル（３Ｖ）の時
に最も厳しい。また、第１のＮＭＯＳトランジスタＮ２
および第２のＮＭＯＳトランジスタＮ３の特性（閾値、
バックゲートバイアス効果）を揃えておくものとする。

【００７５】Ｖthn2(VBS=0) ＝Ｖthn3(VBS=0) との仮定
より、その値をＶthn0と表わすと、 Ｖc ＝Ｖd ＝Ｖcc−Ｖthn0 Ｖout ＝Ｖcc−Ｖthn0 が成り立つ。

【００７６】Ｖout ≧２．７Ｖでなければならないが、
Ｖcc＝３．０Ｖの時が、最も上昇しにくい。

【００７７】上式より、Ｖd ≧２．７Ｖでなければなら
ない。この時、Ｖthn0は、 ０．３≧Ｖthn0 の範囲にある必要がある。

【００７８】即ち、バックゲートバイアス効果として、
バックゲートＶBSの−１Ｖ当り閾値Ｖthn2、Ｖthn3が
０．３Ｖ変化するものと仮定すると、Ｖthn2、Ｖthn3
は、図３中に示した特性ａより下側の領域に存在するよ
うに設定する必要がある。

【００７９】従って、３．３Ｖ系では、Ｖthn2、Ｖthn3
は図３中に示す特性ａとｂとで挟まれた領域に存在しな
くてはならず、そのマージンは１．３８Ｖであり、従来
例の図１０中に示したマージン０．５７Ｖより０．８１
Ｖ拡大している。

【００８０】次に、図２の出力回路を有するＩＣが３Ｖ
系で動作する場合におけるＶthn2、Ｖthn3のマージンに
ついて考える。ここで、３Ｖ系の電源電圧の範囲が３．
０Ｖ±０．３Ｖであり、素子のゲート耐圧の最大値が
３．６Ｖであり、バスラインに印加される５Ｖ系の信号
の範囲が５．０Ｖ±０．５Ｖであるものとする。

【００８１】この場合、前記したような３．３Ｖ系と同
様の考察により、Ｖthn2、Ｖthn3は、図３中に示した特
性ｃより下側の領域に存在するように設定する必要があ
る。

【００８２】従って、３Ｖ系では、Ｖthn2、Ｖthn3は図
３中に示す特性ｃとｄとで挟まれた領域に存在しなくて
はならず、そのマージンは１．２９Ｖであり、従来例の
図１０中に示したマージン０．４８Ｖより０．８１Ｖ拡
大している。

【００８３】（３）第３の動作モード。

【００８４】これは、ＣＭＯＳインバータの出力ノード
ａの“Ｌ”レベル（０Ｖ）を出力端子ｂに伝達する動作
モードである。このモードの時には、第１のスイッチ素
子ＳＷ１、第２のスイッチ素子ＳＷ２を対応してオン／
オフ状態に制御することにより、ノードｃをＶssノード
に接続し、ノードｄをノードｃから切り離す。

【００８５】このように設定すれば、通常の“Ｌ”レベ
ル伝達時と同様に、“Ｌ”レベルを確実に伝達すること
が可能になる。

【００８６】上述したように、上記第１実施例の出力回
路によれば、第１のＭＯＳトランジスタＮ２の動作モー
ドに応じて第１のスイッチ素子ＳＷ１、第２のスイッチ
素子ＳＷ２を制御して第１のＭＯＳトランジスタＮ２の
基板領域（Ｐウェル）のバイアスを制御することによ
り、第１のＭＯＳトランジスタＮ２のバックゲートバイ
アスを補償することが可能になる。

【００８７】これにより、３．３Ｖ系、３Ｖ系のいずれ
の場合にも、プロセス変動、温度依存性（−２〜３ｍＶ
／℃）を考えても、Ｖthn2、Ｖthn3のばらつきの許容範
囲を大きくし、閾値のばらつきに対する動作マージンを
従来例の２倍以上に大幅に拡大し、プロセス制御の容易
化を図ることが可能になる。

【００８８】なお、上記第１実施例では、第２のスイッ
チ素子ＳＷ２の電圧降下を無視できるものとして説明し
たが、次に、第２実施例として、第２のスイッチ素子Ｓ
Ｗ２の電圧降下を無視できない場合について説明する。

【００８９】図４に示す出力回路は、図２に示した出力
回路と比べて、第２のスイッチ素子ＳＷ２として、ノー
マリー・オフ型のＮＭＯＳトランジスタＮ４のみを用い
ており、このＮＭＯＳトランジスタＮ４の基板領域をＶ
ssノードに接続している点が異なり、その他は同じであ
るので図２中と同一符号を付している。

【００９０】この出力回路の動作は、前述した図２の出
力回路の動作と基本的に同じであるが、ＣＭＯＳインバ
ータの出力ノードａの“Ｈ”レベルをＩＣの出力端子ｂ
に伝達する第２の動作モードにおけるノードｃ、ｄの電
位が若干異なる。

【００９１】即ち、ＮＭＯＳトランジスタＮ４の閾値を
Ｖth4 であらわすと、第２の動作モードにおけるノード
ｃの電位Ｖc は、 Ｖc ＝Ｖcc−Ｖth4 （Ｖth4 ＞Ｖth3 の時） Ｖc ＝Ｖcc−Ｖth3 （Ｖth4 ≦Ｖth3 の時） まで上昇する。Ｖth4 ≦Ｖth3 の場合は、図２のＮ４及
びＰ４での電圧降下がなく、ＳＷ２での電圧降下がない
場合と同じである。Ｖth4 ＞Ｖth3 の時は、ノードｄの
電位Ｖd はＶc より高くなるので、図２のＳＷ２での電
圧降下がある場合に相当する。Ｖth4 を適当に選べば、
第１のＮＭＯＳトランジスタＮ２の基板がＶssに固定さ
れていた従来例よりもバックゲートバイアス効果による
Ｖthの上昇が小さいので、Ｖout は従来よりも高いレベ
ルになる。

【００９２】以下の説明では、第１のＮＭＯＳトランジ
スタＮ２と第２のＮＭＯＳトランジスタＮ３および第３
のＮＭＯＳトランジスタＮ４の特性（閾値、バックゲー
トバイアス効果）を揃えておくと仮定する。

【００９３】ここで、上記第２の動作モードにおけるＶ
thn2、Ｖthn3、Ｖthn4のマージンについて考察する。

【００９４】電位Ｖout,Ｖc 、Ｖd は、以下の関係が成
り立つまで上昇し得る。

【００９５】 Ｖc ＝Ｖcc−｛Ｖthn4(VBS=0) ＋Ｖc ×０．３｝ Ｖd ＝Ｖcc−｛Ｖthn3(VBS=0) ＋（Ｖd −Ｖc ）×０．３｝ Ｖout ＝Ｖcc−｛Ｖthn2(VBS=0) ＋（Ｖout −Ｖc ）×０．３｝ 従って、 Ｖc ＝｛ＶccーＶthn4(VBS=0) ｝／１．３ Ｖd ＝［Ｖcc−Ｖthn3(VBS=0) ＋｛Ｖcc−Ｖthn4(VBS=0) ｝×０．３／１．３ ］ ／１．３ Ｖout ＝｛Ｖcc−Ｖthn2(VBS=0) ＋Ｖc ×０．３｝／１．３ を得る。

【００９６】Ｖthn2(VBS=0) ＝Ｖthn3(VBS=0) ＝Ｖthn4
(VBS=0) との仮定より、その値をＶthn0と表わすと、 Ｖc ＝（ＶccーＶthn0）／１．３ Ｖd ＝（Ｖcc−Ｖthn0）×１．６／１．６９ Ｖout ＝（Ｖcc−Ｖthn0）×１．６／１．６９ Ｖout ≧２．７Ｖでなければならないが、３．３Ｖ系で
は、Ｖcc＝３．０Ｖの時が最も上昇しにくい。

【００９７】上式より、Ｖd ≧２．７Ｖでなければなら
ない。この時、Ｖthn0は、 ０．１４８≧Ｖthn0 の範囲にある必要がある。この時、Ｖc ≧２．１９４Ｖ
となる。

【００９８】３．０Ｖ系では、Ｖcc＝２．７Ｖの時が最
も上昇しにくい。

【００９９】上式より、Ｖd ≧２．７Ｖでなければなら
ない。この時、Ｖthn0は、 −０．１５２≧Ｖthn0 の範囲にある必要がある。この時、Ｖc ≧２．１９４Ｖ
となる。

【０１００】以上により、３．３Ｖ系では、Ｖthn2、Ｖ
thn3、Ｖthn4は、図５中に示した特性ａより下側の領域
に存在するように設定する必要がある。

【０１０１】これに対して、前記したような３Ｖ系で
は、Ｖthn2、Ｖthn3、Ｖthn4は、図５中に示した特性ｃ
より下側の領域に存在するように設定する必要がある。

【０１０２】一方、前記第１の動作モードの時には、Ｖ
thn2、Ｖthn3のマージンは、前述した図２の回路の場合
と同様になる。

【０１０３】従って、３．３Ｖ系では、Ｖthn2、Ｖthn
3、Ｖthn4は図５中に示す特性ａとｂとで挟まれた領域
に存在しなくてはならず、そのマージンは１．２３Ｖで
あり、従来例の図１０中に示したマージン０．５７Ｖよ
り０．６６Ｖ拡大している。

【０１０４】また、３Ｖ系では、Ｖthn2、Ｖthn3、Ｖth
n4は図５中に示す特性ｃとｄとで挟まれた領域に存在し
なくてはならず、そのマージンは１．１４Ｖであり、従
来例の図１０中に示したマージン０．４８Ｖより０．６
６Ｖ拡大している。

【０１０５】図６は、図４の出力回路の変形例を示して
いる。

【０１０６】この出力回路は、図４に示した出力回路と
比べて、第２のスイッチ素子用のＮＭＯＳトランジスタ
Ｎ４の基板領域をノードｃと同電位に接続している（例
えば第１のＮＭＯＳトランジスタＮ２および第２のＮＭ
ＯＳトランジスタＮ３と基板領域と共通にしている）点
が異なる。

【０１０７】この出力回路の動作は、前述した図４の出
力回路の動作と基本的に同じであるが、ＮＭＯＳトラン
ジスタＮ４がバックゲートバイアスを受けない分だけそ
の電圧降下が小さいので、Ｖthn2、Ｖthn3、Ｖthn4のマ
ージンが改善される。

【０１０８】即ち、ＮＭＯＳトランジスタＮ４の閾値を
Ｖth4 で表わすと、第２の動作モードにおけるノードｃ
の電位Ｖc は、 Ｖc ＝Ｖcc−Ｖth4 （Ｖth4 ＞Ｖth3 の時） Ｖc ＝Ｖcc−Ｖth3 （Ｖth4 ≦Ｖth3 の時） まで上昇する。

【０１０９】Ｖth4 ≦Ｖth3 の場合は、図２のＳＷ２で
の電圧降下がない場合と同じである。Ｖth4 ＞Ｖth3 の
時は、ノードｄの電位Ｖd はＶc より高くなるので、図
２のＳＷ２での電圧降下がある場合に相当する。

【０１１０】Ｖth4 を適当に選べば、第１のＮＭＯＳト
ランジスタＮ２の基板がＶssに固定されていた従来例よ
りもバックゲートバイアス効果によるＶthの上昇が小さ
いので、Ｖout は従来よりも高いレベルになる。

【０１１１】以下の説明では、第１のＮＭＯＳトランジ
スタＮ２と第２のＮＭＯＳトランジスタＮ３および第３
のＮＭＯＳトランジスタＮ４の特性（閾値、バックゲー
トバイアス効果）を揃えておくと仮定する。

【０１１２】ここで、上記第２の動作モードにおけるＶ
thn2、Ｖthn3、Ｖthn4のマージンについて考察する。

【０１１３】電位Ｖout 、Ｖc 、Ｖd は、以下の関係が
成り立つまで上昇し得る。

【０１１４】 Ｖc ＝Ｖcc−Ｖthn4(VBS=0) Ｖd ＝Ｖcc−｛Ｖthn3(VBS=0) ＋（Ｖd −Ｖc ）×０．３｝ Ｖout ＝Ｖcc−｛Ｖthn2(VBS=0) ＋（Ｖout −Ｖc ）×０．３｝ 従って、 Ｖc ＝ＶccーＶthn4(VBS=0) Ｖd ＝［Ｖcc−Ｖthn3(VBS=0) ＋｛Ｖcc−Ｖthn4(VBS=0) ｝×０．３］ ／１．３ Ｖout ＝｛Ｖcc−Ｖthn2(VBS=0) ＋Ｖc ×０．３｝／１．３ を得る。Ｖthn2(VBS=0) ＝Ｖthn3(VBS=0) ＝Ｖthn4(VBS
=0) との仮定より、その値をＶthn0と表わすと、 Ｖc ＝Ｖd ＝Ｖout ＝ＶccーＶthn0 となる。

【０１１５】Ｖout ≧２．７Ｖでなければならないが、
３．３Ｖ系では、Ｖcc＝３．０Ｖの時が最も上昇しにく
い。上式より、Ｖd ≧２．７Ｖでなければならない。こ
の時、Ｖthn0は、 ０．３≧Ｖthn0 の範囲にある必要がある。

【０１１６】３．０Ｖ系では、Ｖcc＝２．７Ｖの時が最
も上昇しにくい。上式より、Ｖd ≧２．７Ｖでなければ
ならない。この時、Ｖthn0は、 ０≧Ｖthn0 の範囲にある必要がある。

【０１１７】以上より、Ｖthn2、Ｖthn3、Ｖthn4は、図
３に示す特性ａ（３．３Ｖ系の時）、特性ｃ（３．０Ｖ
系の時）より下側の領域に存在するよう設定する必要が
ある。

【０１１８】一方、前記第１の動作モードの時には、Ｖ
thn2、Ｖthn3のマージンは、前述した図３の回路の場合
と同様になる。

【０１１９】従って、３．３Ｖ系では、Ｖthn2、Ｖthn
3、Ｖthn4は図３中に示す特性ａとｂとで挟まれた領域
に存在しなくてはならず、そのマージンは１．３８Ｖで
あり、従来例の図１０中に示したマージン０．５７Ｖよ
り０．８１Ｖ拡大している。

【０１２０】また、３Ｖ系では、Ｖthn2、Ｖthn3、Ｖth
n4は図３中に示す特性ｃとｄとで挟まれた領域に存在し
なくてはならず、そのマージンは１．２９Ｖであり、従
来例の図１０中に示したマージン０．４８Ｖより０．８
１Ｖ拡大している。

【０１２１】図７は、本発明の第３実施例に係るＩＣの
出力回路を示している。

【０１２２】この出力回路は、図２に示した出力回路と
比べて、ＣＭＯＳインバータのＰＭＯＳトランジスタＰ
１とＮＭＯＳトランジスタＮ１との間に、ゲートがＶcc
ノードに接続された第１のＮＭＯＳトランジスタＮ２お
よびゲートがＶccノードに接続されたＮＭＯＳトランジ
スタＮ６が直列に挿入されている点が異なり、上記第１
のＮＭＯＳトランジスタＮ２に対する第２のＮＭＯＳト
ランジスタＮ３、第１のスイッチ素子ＳＷ１および第２
のスイッチ素子ＳＷ２の接続関係は同じであるので図２
中と同一符号を付している。

【０１２３】この出力回路においては、ＣＭＯＳインバ
ータのＮＭＯＳトランジスタＮ１のドレインとＩＣの出
力端子ｂの間にＮＭＯＳトランジスタＮ６を挿入し、そ
のゲートをＶccノードに接続することにより、ＩＣの出
力端子ｂに５Ｖ系の信号が印加された場合のＮＭＯＳト
ランジスタＮ１の耐圧の問題を解決している。

【０１２４】また、上記各実施例は、Ｎ型基板内にＰウ
ェルを有するＩＣを示し、Ｐウェルの電位を制御する例
を示したが、本発明は上記実施例に限られるものではな
く、さらに、Ｐ型基板に形成されたＮウェル内にＰウェ
ルを有し、このＰウェルにＮＭＯＳトランジスタを形成
したトリプルウェル構造を有するＩＣにも適用可能であ
る。

【０１２５】また、図７においては、ＮＭＯＳトランジ
スタＮ３の基板電位をＮ２と同電位にしたが、これはＶ
ssノードに接続してもよいことは、図４及び図６の説明
から明らかである。

【０１２６】また、上記各実施例は、ＣＭＯＳインバー
タをその出力がトライステートになるように制御した場
合を示したが、本発明は上記実施例に限られるものでは
なく、ＣＭＯＳインバータの出力が“Ｈ”レベルあるい
は“Ｌ”レベルの２値を持つ（高インピーダンス状態を
持たない）ように制御する場合にも適用可能である。こ
の場合には、図３中の特性ｂ、ｄ、図５中の特性ｂ、ｄ
で示される制約がなくなる。

【０１２７】また、図２、図４、図６では、ノードａに
インバータ出力のみを接続したが、他の回路（例えば、
ナンドゲート、ノアゲート、排他的ノアゲート、アナロ
グスイッチ回路等）の出力をノードａに接続する場合で
も本発明は有効である。

【０１２８】なお、上記各実施例の説明の中では、２つ
の制約、即ち、ノードａが”Ｈ”レベルの時にＶccに近
い電圧（例えば２．７Ｖ）を出力端子ｂに出力するこ
と、および、ノードａが高インピーダンスの時に出力端
子ｂにバスラインから５Ｖが印加された場合にノードａ
の電圧をデバイスのゲート耐圧以内に抑制することを考
慮して発明の効果を示した。

【０１２９】しかし、図２の回路のノードａ、ノードｄ
にはＰＭＯＳトランジスタがつながっており、そのソー
ス・ドレインを構成するＰ型拡散とＶccにバイアスされ
たＮ型拡散とにより形成された寄生ダイオードが存在す
る。例えばＶcc＝３．０Ｖの時、デバイスのゲート耐圧
である３．６Ｖをノードａの最大印可可能電圧と考えて
Ｖthの範囲を決めると、寄生ダイオードが順方向にバイ
アスされる場合がある。この時、寄生ダイオードに順方
向電流が流れるが、この電流は必ずしも致命的ではない
ので、上記各実施例の説明の中では制約として扱わなか
った。

【０１３０】この制約を考慮した場合、Ｖthの範囲は以
下のようになる。

【０１３１】（１）３．３Ｖ系 Ｖcc＝３．０Ｖの時、Ｖthn2＝０Ｖでなければならない
から、図３、図５、図１０において、特性ｂが上側に持
ち上がる。この時、Ｖthn の管理幅は、 従来例の場合 ： ０．３９Ｖ 図２、図６の回路の場合 ： １．２Ｖ 図４の回路の場合 ： １．０４８Ｖ である。

【０１３２】（２）３．０Ｖ系 Ｖcc＝２．７Ｖの時、Ｖthn2＝０Ｖでなければならない
から、図３、図５、図１０において、特性ｄが上側に持
ち上がる。この時、Ｖthn の管理幅は、 従来例の場合 ： ０Ｖ 図２、図６の回路の場合 ： ０．８１Ｖ 図４の回路の場合 ： ０．６６Ｖ である。

【０１３３】寄生ダイオードの順方向電流をなくすると
いう制限を加えれば、Ｖthの範囲はさらに狭くなるが、
従来例に比して大幅に改善される点は変わらない。

【０１３４】また、上記各実施例において、第１のＭＯ
ＳトランジスタＮ２のゲートは、例えばＶccノードに接
続されているが、他の電圧値（例えばＶee）を持つ電源
ノードに接続しても、従来の方式と比べてＶth範囲の拡
大が可能であることは言うまでもない。

【０１３５】

【発明の効果】上述したように本発明によれば、低電源
電圧系の回路の出力側に接続されている高電源電圧系信
号分離用のＭＯＳトランジスタの閾値のばらつきに対す
る動作マージンを大幅に拡大でき、プロセス制御の容易
化を図り得るインターフェース回路を提供できる。

【図面の簡単な説明】

【図１】本発明のインターフェース回路の基本構成を示
す回路図。

【図２】本発明の第１実施例に係るＩＣの出力回路を示
す回路図。

【図３】図２の出力回路におけるトランジスタＮ２およ
びＮ３の閾値のマージンを説明するために示す特性図。

【図４】本発明の第２実施例に係るＩＣの出力回路を示
す回路図。

【図５】図４の出力回路におけるトランジスタＮ２、Ｎ
３およびＮ４の閾値のマージンを説明するために示す特
性図。

【図６】図４の出力回路の変形例を示す回路図。

【図７】本発明の第３実施例に係るＩＣの出力回路を示
す回路図。

【図８】低電源電圧系のＩＣと高電源電圧系のＩＣとが
バスラインを共有するシステムを示すブロック図。

【図９】従来の低電源電圧系のＩＣの出力回路を示す回
路図。

【図１０】図９の出力回路におけるトランジスタＮ２の
閾値のマージンを説明するために示す特性図。

【符号の説明】

１１…第１のＭＯＳ回路、Ｔ１、Ｎ２…第１のＭＯＳト
ランジスタ、Ｔ２、Ｎ３…第２のＭＯＳトランジスタ、
ＳＷ１…第１のスイッチ素子、ＳＷ２…第２のスイッチ
素子、ａ…第１のＭＯＳ回路の出力ノード、ｂ…出力ノ
ード。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された第１のＭＯＳ
   回路と、 この第１のＭＯＳ回路の出力ノードと第１の出力ノード
   との間にソース・ドレイン間が接続され、ゲートが第１
   の電源電位ノードに接続された第１のＭＯＳトランジス
   タと、 この第１のＭＯＳトランジスタの基板領域と第２の電源
   電位ノードとの間に挿入された第１のスイッチ素子と、 上記第１のＭＯＳトランジスタの基板領域と前記第１の
   出力ノードとの間に接続され、上記第１のスイッチ素子
   とはオン／オフ状態が相補的に制御される第２のスイッ
   チ素子と、 この第２のスイッチ素子と前記第１の出力ノードとの間
   で第２のスイッチ素子に直列にソース・ドレイン間が接
   続され、ゲートが第１の電源電位ノードに接続され、基
   板領域が前記第１のＭＯＳトランジスタの基板領域と同
   電位になるように形成された第２のＭＯＳトランジスタ
   とを具備することを特徴とするインターフェース回路。
2. 【請求項２】 請求項１記載のインターフェース回路に
   おいて、 前記第２のスイッチ素子として、ＰＭＯＳトランジスタ
   およびＮＭＯＳトランジスタの各一端同士、各他端同士
   が接続され、各ゲートが相補的な制御信号により制御さ
   れるアナログスイッチが用いられていることを特徴とす
   るインターフェース回路。
3. 【請求項３】 請求項１記載のインターフェース回路に
   おいて、 前記第１のスイッチ素子および第２のスイッチ素子とし
   て、それぞれＭＯＳトランジスタが用いられ、第１のス
   イッチ素子用のＭＯＳトランジスタの基板領域は第２の
   電源電位ノードに接続され、第２のスイッチ素子用のＭ
   ＯＳトランジスタの基板領域は前記第２の電源電位ノー
   ドあるいは前記第１のＭＯＳトランジスタの基板領域に
   接続されていることを特徴とするインターフェース回
   路。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   インターフェース回路において、 前記第１のＭＯＳトランジスタおよび第２のＭＯＳトラ
   ンジスタとして、それぞれＮＭＯＳトランジスタが用い
   られていることを特徴とするインターフェース回路。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   インターフェース回路において、 前記第１のＭＯＳ回路はＣＭＯＳ回路であり、このＣＭ
   ＯＳ回路の出力は３値状態に制御される、あるいは、オ
   ン／オンの２値状態に制御されることを特徴とするイン
   ターフェース回路。
6. 【請求項６】 半導体基板上に形成され、第１の電源電
   位ノードと第２の電源電位ノードとの間に直列に接続さ
   れたＣＭＯＳ回路を形成するＰＭＯＳトランジスタおよ
   びＮＭＯＳトランジスタと、 このＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
   の間にソース・ドレイン間が直列に挿入され、ゲートが
   第１の電源電位ノードに接続された第１のＮＭＯＳトラ
   ンジスタと、 上記第１のＮＭＯＳトランジスタの基板領域と第２の電
   源電位ノードとの間に挿入された第１のスイッチ素子
   と、 上記第１のＮＭＯＳトランジスタの基板領域と第１の出
   力ノードとの間に接続され、上記第１のスイッチ素子と
   はオン／オフ状態が相補的に制御される第２のスイッチ
   素子と、 前記第１のＮＭＯＳトランジスタの基板領域と前記第１
   の出力ノードとの間で上記第２のスイッチ素子に直列に
   ソース・ドレイン間が接続され、ゲートが第１の電源電
   位ノードに接続され、基板領域が前記第１のＮＭＯＳト
   ランジスタの基板領域あるいは前記第２の電源電位ノー
   ドに接続された第２のＭＯＳトランジスタと、 前記第１のＮＭＯＳトランジスタと前記ＣＭＯＳ回路の
   ＮＭＯＳトランジスタの間にソース・ドレイン間が直列
   に挿入され、ゲートが第１の電源電位ノードに接続され
   た第３のＮＭＯＳトランジスタとを具備することを特徴
   とするインターフェース回路。