JPH06160489A - バウンダリスキャン内部テスト方式 - Google Patents

Abstract

(57)【要約】 【目的】 基板上に実装されたＬＳＩ等のテスト対象の
回路を、単体診断データを利用して実用的な時間内で診
断する。 【構成】 テスト対象の回路内部に、必要なパルス信号
に対応した診断用セルを設けると共に、この診断用セル
および他の内部論理回路に対応する診断用セルに必要な
診断データの設定が完了したことを示す制御信号を発生
するバウンダリスキャン制御回路と、前記パルス信号に
対応した診断用セルの後段に、“１”または“０”の診
断データがラッチされ、かつ前記制御信号が発生した条
件で所定パルス幅のパルス信号を出力するパルス発生回
路を設け、このパルス発生回路から出力されるパルス信
号を対応する内部論理回路の必要部分に印加してテスト
対象の回路内部をテストする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バウンダリスキャン回
路を有する基板上のＬＳＩなどの回路の内部テストを行
うバウンダリスキャン内部テスト方式に関する。

【０００２】

【従来の技術】従来において、集積化したディジタル回
路、特にＬＳＩにおいてはその入出力端子の物理的な間
隔が小さくなり、これらの入出力端子にテスタピンを接
続して診断用の信号を印加することができなくなってき
たことに伴い、入出力端子単位にフリップフロップから
成る診断・観測用のセルと、これらのセルに診断用のデ
ータを診断データ入力端子からセットするバウンダリス
キャン回路（以下、ＢＳ回路という）を設け、上記セル
にセットされた診断データに対応した出力データが得ら
れるか否かによってＬＳＩの機能を診断する診断方式が
知られている。

【０００３】この診断方式は、バウンダリスキャンテス
ト方式として、その標準仕様がＩＥＥＥＥ１１４９．１
に規定されている。

【０００４】従って、このバウンダリスキャンテスト方
式を応用して基板上にＢＳ回路を設ければ、基板上に配
置されたＬＳＩの内部テストを行うことができる。そし
てその際に、基板上のＬＳＩの診断に該ＬＳＩを単体で
テストした時の単体診断データを利用すれば、基板上の
ＬＳＩの診断データの作成工数を削減でき、しかも厳密
な内部テストを行うことができる。

【０００５】

【発明が解決しようとする課題】しかし、基板上に設け
たＢＳ回路を利用してＬＳＩの内部回路に供給すると
き、テスタからＬＳＩの内部回路に到る経路は単体診断
の場合より長くなる。このため、クロックパルス等のパ
ルス信号はその伝達経路上で波形形状が歪み、フリップ
フロップのラッチ動作の遅延時間仕様を満足できなくな
る。従って、テスト精度を保証するためには通常動作に
比べ、余裕のある時間間隔でクロックを印加する必要が
ある。

【０００６】具体的には、ＬＳＩの内部回路でクロック
パルスが必要な場合、該当の診断用セルに０→１→０と
いう具合に変化する診断データを与えるか、または１→
０→１とうい具合に変化する診断データを与える必要が
ある。

【０００７】このため、“１”に立ち上がる診断デー
タ、または“０”に立ち下がる診断データを与える場
合、単体診断の場合の３倍のデータ入力時間が必要にな
り、テスト時間の増大を招き、実用的な時間内での診断
が不可能になるという問題があった。

【０００８】この問題を回避するためには、ＬＳＩ内部
診断用のスキャン動作自体もＢＳ回路を用いて行う方法
もあるが、該方法では装置診断のスキャン方法と合致し
ない場合が多いという問題、ＬＳＩ単体診断自体の時間
が増大するという問題がある。

【０００９】本発明の目的は、テスト対象の回路の単体
診断データを利用して、実用的な時間内でＬＳＩ等のテ
スト対象の回路の基板上での診断を行うことができるバ
ウンダリスキャン内部テスト方式を提供することであ
る。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明は、テスト対象の回路内部に、その内部論理回
路で必要なパルス信号に対応した診断用セルを設けると
共に、この診断用セルおよび他の内部論理回路に対応す
る診断用セルに必要な診断データの設定が完了したこと
を示す制御信号を発生するバウンダリスキャン制御回路
と、前記パルス信号に対応した診断用セルの後段に、
“１”または“０”の診断データがラッチされ、かつ前
記制御信号が発生した条件で所定パルス幅のパルス信号
を出力するパルス発生回路を設け、このパルス発生回路
から出力されるパルス信号を対応する内部論理回路の必
要部分に印加してテスト対象の回路内部をテストするよ
うにしたものである。

【００１１】

【作用】上記手段によれば、テスト対象の回路の内部論
理回路で必要なパルス信号に対応した診断用セルに、
“１”または“０”の診断データを設定すると、この診
断データは他の診断用セルの全てに診断データが設定さ
れた段階でバウンダリスキャン制御回路から発生される
制御信号によってパルス発生回路をトリガする。

【００１２】これによって、所定パルス幅のパルス信号
が出力され、対応するＬＳＩの内部論理回路に印加され
る。

【００１３】従って、パルス信号を必要とするＬＳＩの
内部論理回路に対応した診断用セルに、“１”または
“０”の診断データを設定するだけでよく、診断データ
の入力時間を従来の１／３に短縮し、実用的な時間内で
ＬＳＩ等のテスト対象の回路を基板上で診断することが
できる。

【００１４】この場合、パルス発生回路から出力される
パルス信号はテスト対象の回路内部でのみ伝達されるの
で、その波形形状の歪みは少なく、診断用セルを構成す
るフリップフロップの遅延時間仕様を充分に満足するこ
とができる。

【００１５】

【実施例】次に本発明を図示する実施例に基づいて詳細
に説明する。

【００１６】図１は本発明のバウンダリスキャン内部テ
スト方式を利用したテスト対象のＬＳＩの主要部構成を
示したブロック図である。

【００１７】図において、ＬＳＩ１は、パルス信号を必
要とする内部論理回路２とパルス発生回路部３、バウン
ダリスキャン制御回路（ＴＡＰ）４、バウンダリスキャ
ンレジスタ（ＢＳレジスタ）５−１〜５−ｎから構成さ
れる。

【００１８】内部論理回路２は、入力点フリップフロッ
プ群（ＦＦ群）７ａ１〜７ａｋ、出力点フリップフロッ
プ群（ＦＦ群）７ｂと、これらＦＦ群７ａおよびＬＳＩ
１の入力ピンから入力される信号を入力とし、ＦＦ群７
ｂやＬＳＩ１の出力ピンに出力信号を送出する組合せ回
路８とから構成される。

【００１９】パルス発生回路部３は、内部論理回路２で
必要なパルス信号の数に対応したパルス発生回路３０，
３１から構成される。

【００２０】バウンダリスキャンは、ＬＳＩ１の各入出
力ピンと内部論理回路２との間に挿入される（ＢＳレジ
スタ）５−１〜５−ｎと、これらＢＳレジスタ５−１〜
５−ｎの動作を制御するバウンダリスキャン制御回路
（ＴＡＰ；Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）４とに
よって実現される。

【００２１】バウンダリスキャン制御回路４には、テス
トデータＴＤＩ、ＩＮ ＴＥＳＴ（ＬＳＩ内部テスト）
とＥＸ ＴＥＳＴ（基板の配線テスト）とを切り替える
モード制御信号ＴＭＳ、テストクロックＴＣＫの各入力
端子が設けられ、さらにテスト結果データＴＤＯを出力
する出力端子が設けられている。

【００２２】図２はパルス発生回路３０，３１の構成例
を示す回路図であり、図３はそのタイムチャートであ
る。図２に示すパルス発生回路３０，３１はパルス発生
対象信号ａとパルス発生制御信号ｅを入力とするＡＮＤ
ゲート３１０、このＡＮＤゲート３１０の出力を入力
し、ＡＮＤゲート３１３への入力信号ｂを出力するゲー
ト３１１、ＡＮＤゲート３１０の出力信号の極性を反転
し、ＡＮＤゲート３１３への入力信号ｃを出力する奇数
個のＮＯＲゲート３１２、信号ｂ，ｃの論理積信号ｄを
出力するＡＮＤゲート３１３とから構成される。

【００２３】ここで、ＮＯＲゲート３１２は、合計遅延
時間が所望のパルス幅を得るのに充分な数だけ縦続接続
される。

【００２４】従って、このように構成されたパルス発生
回路３０，３１にあっては、パルス発生制御信号ｅが図
３（５）に示すように“１”を示している状態で、かつ
パルス発生対象信号ａが図３（１）に示すように“１”
に立ち上がると、ゲート３１１の出力信号ｂは図３
（２）に示すように若干遅れて“１”に立上る。一方、
ＮＯＲゲート３１２の最終段の出力信号ｃは図３（３）
に示すように、ＮＯＲゲート３１２の合計遅延時間だけ
遅れて“０”に立ち下がる。すると、これらの信号ｂ，
ｃを入力とするＡＮＤゲート３１３の出力信号は図３
（４）に示すように、ＮＯＲゲート３１２の合計遅延時
間に相当する幅の１個のパルス信号となる。

【００２５】従って、パルス発生対象信号ａをＢＳレジ
スタ５−１から入力すれば、すなわちＢＳレジスタ５−
１に“１”をセットすれば、パルス発生制御信号ｅが
“１”になった条件でパルス発生回路３０から所定パル
ス幅のパルス信号を発生させることができる。

【００２６】同様に、ＢＳレジスタ５−２に“１”をセ
ットすれば、パルス発生制御信号ｅが“１”になった条
件でパルス発生回路３１から所定パルス幅のパルス信号
を発生させることができる。

【００２７】この場合、ＡＮＤゲート３１０を負論理の
ＡＮＤゲートにすれば、パルス発生対象信号ａとパルス
発生制御信号ｅとが共に“０”になった条件で所定パル
ス幅のパルス信号を発生させることができる。

【００２８】図４はＢＳレジスタ５−１〜５−ｎの内部
構成図であり、セレクタ５０，５３とエッジトリガタイ
プのフリップフロップ（ＦＦ）５１，５２とから構成さ
れており、Ｆｒｏｍ Ｌａｓｔ Ｃｅｌｌ側から入力さ
れる診断データＴＤＩを順にシフトするときは、シフト
制御信号ＳＤＲがアクティブ（“１”）に切り替えられ
ることにより、診断データＴＤＩがセレクタ５０を経由
してＦＦ５１に伝わり、シフトクロック信号ＣＤＲでラ
ッチされる。

【００２９】このＦＦ５１の出力データは、テストデー
タＴＤＩをＢＳレジスタ５−ｎに向けて順にシフトする
ときは、シフトクロック信号ＣＤＲによって次段のＢＳ
レジスタに向けて出力される。そして、診断データＴＤ
Ｉを必要とする全てのＢＳレジスタに診断データＴＤＩ
のセットが完了したならば、このことを示すシフトセッ
ト完了信号ＵＤＲが発生され、ＦＦ５１の出力データは
後段のＦＦ５２にラッチされる。

【００３０】ＦＦ５２にラッチされた診断データは、モ
ード信号ＭＯＤＥが“１”となる内部テストの時のみセ
レクタ５３によって選択されて内部論理回路２等に入力
される。

【００３１】内部テストを行わない場合は、モード信号
ＭＯＤＥが“０”となり、入力端子１０−１〜１０−ｉ
からの入力信号がセレクタ５３によって選択されて内部
論理回路２等に入力される。

【００３２】この場合、モード信号ＭＯＤＥ、シフト制
御信号ＳＤＲ、シフトクロック信号ＣＤＲ信号、シフト
セット完了信号ＵＤＲの各信号は、バウンダリスキャン
制御回路４からの出力信号である。

【００３３】図５はバウンダリスキャン制御回路４の概
略構成図であり、この回路はＩＥＥＥ１１４９．１で規
定されているので詳細な説明は省略するが、識別情報レ
ジスタ４０、命令レジスタ４１、バイパスレジスタ４
２、コントローラ４３、デコーダ４４、出力回路４５、
ＡＮＤゲート４６を備えており、本実施例で必要な信号
は、命令レジスタ４１に格納された命令をデコーダ４４
でデコードした結果の一つである内部テスト（ＩＮ Ｔ
ＥＳＴ）を示す信号４７と、コントローラ４３の出力信
号であるシフトセット完了信号ＵＤＲとの論理積信号４
８である。

【００３４】この信号４８が図２のパルス発生回路３
０，３１にパルス発生制御信号ｅとして入力される。

【００３５】次に、以上のように構成されたテスト対象
のＬＳＩにおいてバウンダリスキャン内部テストを行う
場合の動作について説明する。

【００３６】まず、ＬＳＩ１の単体診断ではＢＳレジス
タ５−１〜５−ｎは、ＬＳＩ１の入出力端子１０−１〜
１０−ｉと内部論理回路２との間で信号がスルー状態に
なるようにセレクタ５０，５３が制御される。すなわ
ち、図４のシフト制御信号ＳＤＲ信号，モード信号ＭＯ
ＤＥ信号がインアクティブに制御される。この状態はＩ
ＥＥＥ１１４９．１の規定により、モード制御信号ＴＭ
Ｓが“１”で、かつテストクロックＴＣＫが連続して５
パルス入力されるか、リセット信号ＴＲＳＴをアクティ
ブにすることにより実現できる。

【００３７】この状態で、ＬＳＩ１は組合せ回路８を単
位として、入力点フリップフロップ群（ＦＦ群）７ａ１
〜７ａｋにそれぞれ必要な診断データをセットし、予め
組み込まれている論理演算を行なわせ、その結果を出力
点ＦＦ群７ｂにラッチさせ、該ＦＦ７ｂの値をスキャン
アウトして、期待値との比較を行なうことにより分割さ
れた組み合わせ回路８単位に診断する。

【００３８】このとき、クロックパルスＴＣＫは入力点
ＦＦ群７ａ１〜７ａｋに１ビット単位にデータをセット
する毎に、また、出力点ＦＦ群７ｂに組み合わせ回路８
の出力結果をラッチするたびに印加される。

【００３９】ところで、このようなＬＳＩ単体診断デー
タをそのまま基板上のＬＳＩ１の内部テストに適用する
と、１回のクロックパルス印加毎にクロックパルスはＯ
ＦＦ−ＯＮ−ＯＦＦの３状態を経過させる必要がある。
しかし、他の入出力端子の状態はクロックの３状態の
間、同一状態を保持させておく必要があるので、図６に
示すように、同一の診断データをＢＳレジスタ５−１〜
５−ｉへシフトスキャンインする動作を３回繰り返すこ
とが必要になる。

【００４０】すなわち、例えば入力点ＦＦ群７ａ１に対
し“１”−“０”−“１”と変化するデータをクロック
信号として与える場合、他の入力点ＦＦ群７ａ２〜７ａ
ｋでは同一のデータを保持しておかなければならない。
従って、他の入力点ＦＦ群７ａ２〜７ａｋから見れば、
無駄なテスト時間が費やされたことになり、結果的にテ
スト時間の長期化を招くことになる。

【００４１】そこで本発明では、内部テストのときに
は、テスト対象の内部論理回路２で必要なパルス信号に
対応したＢＳレジスタ５−１，５−２にＢＳ制御回路４
を通じて“１”の診断データをセットする。そして、他
のＢＳレジスタ５−３〜５−ｎの全てに診断データが設
定された段階でＢＳ制御回路４からパルス発生制御信号
ｅを発生させ、パルス発生回路３０，３１をトリガす
る。

【００４２】これによって、パルス発生回路３０，３１
から所定パルス幅のパルス信号が出力され、対応する内
部論理回路２の入力点群ＦＦ７ａ１〜７ａｋに印加され
る。

【００４３】従って、図６に示すように、パルス信号を
必要とする内部論理回路２に対応したＢＳレジスタ５−
１，５−２に１回のシフトスキャン動作のみで１”の診
断データを設定するだけでよくなり、診断データの入力
時間を従来の１／３に短縮し、実用的な時間内でＬＳＩ
１のテスト対象の回路２を基板上で診断することができ
る。

【００４４】この場合、パルス発生回路３０，３１から
出力されるパルス信号はテスト対象のＬＳＩ１内部での
み伝達されるので、その波形形状の歪みは少なく、診断
用セルを構成するフリップフロップの遅延時間仕様を充
分に満足することができる。

【００４５】なお、本実施例ではＬＳＩの基板上での内
部テストについて説明したが、ＬＳＩに限らず、基板上
に実装された各種の回路の診断についても同様に適用す
ることができる。

【００４６】また、図１においては、必要なパルス信号
が２種類であるので、パルス発生回路は２つとしたが、
これに限定されるものではない。

【００４７】また、所定パルス幅のパルス信号はパルス
発生対象信号ａとパルス発生制御信号ｅとが共に“０”
になった条件で発生させるようにしてもよい。

【００４８】

【発明の効果】以上説明したように本発明によれば、テ
スト対象の回路内部に、その内部論理回路で必要なパル
ス信号に対応した診断用セルを設けると共に、この診断
用セルおよび他の内部論理回路に対応する診断用セルに
必要な診断データの設定が完了したことを示す制御信号
を発生するバウンダリスキャン制御回路と、前記パルス
信号に対応した診断用セルの後段に、“１”または
“０”の診断データがラッチされ、かつ前記制御信号が
発生した条件で所定パルス幅のパルス信号を出力するパ
ルス発生回路を設け、このパルス発生回路から出力され
るパルス信号を対応する内部論理回路の必要部分に印加
してテスト対象の回路内部をテストするようにしたた
め、テスト対象の回路の単体診断データを利用して、実
用的な時間内でＬＳＩ等のテスト対象の回路を基板上に
実装された状態で診断することができるという効果があ
る。

【図面の簡単な説明】

【図１】 本発明のバウンダリスキャン内部テスト方式
を利用したテスト対象のＬＳＩの主要部構成を示したブ
ロック図である。

【図２】 パルス発生回路の一例を示す回路図である。

【図３】 図２のパルス発生回路の入出力信号のタイム
チャートである。

【図４】 ＢＳレジスタの構成図である。

【図５】 バウンダリスキャン制御回路の概略構成図で
ある。

【図６】 診断データの印加形態を示す説明図である。

【符号の説明】

１…ＬＳＩ、２…内部論理回路、３…パルス発生回路
部、４…バウンダリスキャン制御回路、５−１〜５−ｎ
…ＢＳレジスタ（診断用セル）、３０，３１…パルス発
生回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 テスト対象の回路内部に、その内部論理
   回路で必要なパルス信号に対応した診断用セルを設ける
   と共に、この診断用セルおよび他の内部論理回路に対応
   する診断用セルに必要な診断データの設定が完了したこ
   とを示す制御信号を発生するバウンダリスキャン制御回
   路と、前記パルス信号に対応した診断用セルの後段に、
   “１”または“０”の診断データがラッチされ、かつ前
   記制御信号が発生した条件で所定パルス幅のパルス信号
   を出力するパルス発生回路を設け、このパルス発生回路
   から出力されるパルス信号を対応する内部論理回路の必
   要部分に印加してテスト対象の回路内部をテストするこ
   とを特徴とするバウンダリスキャン内部テスト方式。