JPH0629386A - 半導体装置の分割方法 - Google Patents
半導体装置の分割方法Info
- Publication number
- JPH0629386A JPH0629386A JP18366792A JP18366792A JPH0629386A JP H0629386 A JPH0629386 A JP H0629386A JP 18366792 A JP18366792 A JP 18366792A JP 18366792 A JP18366792 A JP 18366792A JP H0629386 A JPH0629386 A JP H0629386A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- wafer
- semiconductor devices
- holes
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- ing And Chemical Polishing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ダイシング工程を省略することができ、クラ
ックのない半導体装置を形成することのできる半導体装
置の分割方法を提供する。 【構成】 複数個のそれぞれ独立の半導体装置が形成さ
れたウェハ１に、フォトリソグラフィ法によってそれぞ
れの半導体装置のスルーホール用の孔７と分割ラインと
なる領域の溝８とを同時にかつ同じ深さになるように形
成し、この後にウェハを薄層にして半導体装置を分割す
ることを特徴とする半導体装置の分割方法。
ックのない半導体装置を形成することのできる半導体装
置の分割方法を提供する。 【構成】 複数個のそれぞれ独立の半導体装置が形成さ
れたウェハ１に、フォトリソグラフィ法によってそれぞ
れの半導体装置のスルーホール用の孔７と分割ラインと
なる領域の溝８とを同時にかつ同じ深さになるように形
成し、この後にウェハを薄層にして半導体装置を分割す
ることを特徴とする半導体装置の分割方法。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の分割方
法に関する。ことに、立体的に積層して作製される高集
積度のＤＲＡＭ（ダイナミックランダムアクセスメモリ
装置）等の製造に用いられる。
法に関する。ことに、立体的に積層して作製される高集
積度のＤＲＡＭ（ダイナミックランダムアクセスメモリ
装置）等の製造に用いられる。
【０００２】
【従来の技術】近年、半導体集積回路の集積度は３年で
４倍の割合で増加しており、西暦２０００年のＤＲＡＭ
ではデザインルール約０．１５μｍの１Ｇの集積度にな
っていると予想される。ところが、これら高集積回路は
設計、製造、検査のすべての面で技術的困難を招いてい
る。例えば、ＲＯＭ、ＲＡＭ、ＡＬＵ、ＣＰＵ、Ｉ／Ｏ
コントローラ等を含めた１チップマイクロコンピュータ
があるが、１チップの集積素子数が増大するにつれ設計
に要する時間が長くなり製造歩留りも低下し、検査時間
も長くなると共に、完全な検査が困難となる。そこで、
平面的な微細化ではなくチップやウェハを立体的に接着
・積層化する研究開発が活発に進められている。
４倍の割合で増加しており、西暦２０００年のＤＲＡＭ
ではデザインルール約０．１５μｍの１Ｇの集積度にな
っていると予想される。ところが、これら高集積回路は
設計、製造、検査のすべての面で技術的困難を招いてい
る。例えば、ＲＯＭ、ＲＡＭ、ＡＬＵ、ＣＰＵ、Ｉ／Ｏ
コントローラ等を含めた１チップマイクロコンピュータ
があるが、１チップの集積素子数が増大するにつれ設計
に要する時間が長くなり製造歩留りも低下し、検査時間
も長くなると共に、完全な検査が困難となる。そこで、
平面的な微細化ではなくチップやウェハを立体的に接着
・積層化する研究開発が活発に進められている。
【０００３】立体的に半導体装置を接着・積層化する場
合、小型化の面からそれらを薄層化し、上下半導体装置
間の信号授受を行う配線を通すスルーホールが必要であ
る。スルーホールの形成は、薄層化する前のウェハに形
成された半導体装置にスルーホールとなる孔を形成して
おき、全面に接着剤を用いて支持用の基板を接着し、ウ
ェハの裏面からスルーホール底部まで研磨することで形
成している。また薄層化された半導体装置の分割は、ダ
イシングによって行う次の方法が提案されている。すな
わち図４（ａ）、（ｂ）のＢ−Ｂ’間の断面工程説明図
である図３（ａ）〜（ｅ）に示すように、まず、素子が
形成された１０〜４０μｍ深さのスルーホール１７を有
するウェハ１１（図３（ａ）、図４（ａ））上に接着剤
である熱溶融ワックス１８により支持基板１９を接着す
る（図３（ｂ））。
合、小型化の面からそれらを薄層化し、上下半導体装置
間の信号授受を行う配線を通すスルーホールが必要であ
る。スルーホールの形成は、薄層化する前のウェハに形
成された半導体装置にスルーホールとなる孔を形成して
おき、全面に接着剤を用いて支持用の基板を接着し、ウ
ェハの裏面からスルーホール底部まで研磨することで形
成している。また薄層化された半導体装置の分割は、ダ
イシングによって行う次の方法が提案されている。すな
わち図４（ａ）、（ｂ）のＢ−Ｂ’間の断面工程説明図
である図３（ａ）〜（ｅ）に示すように、まず、素子が
形成された１０〜４０μｍ深さのスルーホール１７を有
するウェハ１１（図３（ａ）、図４（ａ））上に接着剤
である熱溶融ワックス１８により支持基板１９を接着す
る（図３（ｂ））。
【０００４】つぎに、ウェハ１１の他面からスルーホー
ル底部１７’まで研磨する（図３（ｃ））。この薄層化
されたウェハ１１’をチップに分割するため、ダイシン
グソー２０によって一定間隔で縦横方向にスクライブラ
イン２０ａを形成し（図４（ｂ））、薄層化されたウェ
ハ１１’のみを判断する（図３（ｄ））。加熱してワッ
クス１８を溶融させた後、有機溶剤等に浸漬して支持基
板１９から分離させ、チップに分割された薄層のウェハ
１１’を得ている（図３（ｅ））。
ル底部１７’まで研磨する（図３（ｃ））。この薄層化
されたウェハ１１’をチップに分割するため、ダイシン
グソー２０によって一定間隔で縦横方向にスクライブラ
イン２０ａを形成し（図４（ｂ））、薄層化されたウェ
ハ１１’のみを判断する（図３（ｄ））。加熱してワッ
クス１８を溶融させた後、有機溶剤等に浸漬して支持基
板１９から分離させ、チップに分割された薄層のウェハ
１１’を得ている（図３（ｅ））。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た方法では、薄層化したウェハの他面からダイシングソ
ーを用いてチップに切断する際に、薄層化されたウェハ
のダイシングソーが当たる部分の周辺にクラックが発生
するという問題が見い出された。この発明は、上記問題
を解決するためになされたものであって、ダイシング工
程を省略することができ、クラックのない半導体装置を
形成することのできる半導体装置の分割方法を提供しよ
うとするものである。
た方法では、薄層化したウェハの他面からダイシングソ
ーを用いてチップに切断する際に、薄層化されたウェハ
のダイシングソーが当たる部分の周辺にクラックが発生
するという問題が見い出された。この発明は、上記問題
を解決するためになされたものであって、ダイシング工
程を省略することができ、クラックのない半導体装置を
形成することのできる半導体装置の分割方法を提供しよ
うとするものである。
【０００６】
【課題を解決するための手段】この発明によれば、複数
個のそれぞれ独立の半導体装置が形成されたウェハに、
フォトリソグラフィ法によってそれぞれの半導体装置の
スルーホール用の孔と分割ラインとなる領域の溝とを同
時にかつ同じ深さになるように形成し、この後にウェハ
を薄層にして半導体装置を分割することを特徴とする半
導体装置の分割方法が提供される。上記ウェハは、半導
体基板上に複数個のそれぞれ独立した半導体装置が形成
されている。この半導体基板は、通常、直径が３〜８イ
ンチ厚さが４００〜８００μｍである。上記半導体装置
は、立体的に積層された高集積度の回路を形成するため
のものであって、積層した半導体装置間で信号授受ので
きる、配線層を形成しうるスルーホールを有するのがよ
く、それぞれ独立単位に分割して用いられる。上記孔
は、スルーホールを形成するためのものであって、通常
大きさが５〜５０μｍ□深さが１５〜１０５μｍであ
る。上記溝は、ウェハ上の複数個のそれぞれ独立の半導
体装置を個別に分割するためのものであって、分割ライ
ンとなる領域に形成され、通常幅が５０〜１００μｍ深
さが１５〜１０５μｍである。なお、上記孔と溝は、フ
ォトリソグラフィ法によって同時にかつ同じ深さに形成
できる。
個のそれぞれ独立の半導体装置が形成されたウェハに、
フォトリソグラフィ法によってそれぞれの半導体装置の
スルーホール用の孔と分割ラインとなる領域の溝とを同
時にかつ同じ深さになるように形成し、この後にウェハ
を薄層にして半導体装置を分割することを特徴とする半
導体装置の分割方法が提供される。上記ウェハは、半導
体基板上に複数個のそれぞれ独立した半導体装置が形成
されている。この半導体基板は、通常、直径が３〜８イ
ンチ厚さが４００〜８００μｍである。上記半導体装置
は、立体的に積層された高集積度の回路を形成するため
のものであって、積層した半導体装置間で信号授受ので
きる、配線層を形成しうるスルーホールを有するのがよ
く、それぞれ独立単位に分割して用いられる。上記孔
は、スルーホールを形成するためのものであって、通常
大きさが５〜５０μｍ□深さが１５〜１０５μｍであ
る。上記溝は、ウェハ上の複数個のそれぞれ独立の半導
体装置を個別に分割するためのものであって、分割ライ
ンとなる領域に形成され、通常幅が５０〜１００μｍ深
さが１５〜１０５μｍである。なお、上記孔と溝は、フ
ォトリソグラフィ法によって同時にかつ同じ深さに形成
できる。
【０００７】フォトリソグラフィ法は、フォトレジスト
パターンをマスクにして、例えばＲＩＥ(Reactive Ion
Ecthing)法、弗酸・硝酸系水溶液を用いるウェットエッ
チング法等を用いて行うことができる。この発明におい
ては、この後にウェハを薄層にして半導体装置を分割す
る。ウェハを薄層にする方法は、通常複数個の半導体装
置に支持部材を形成する工程とウェハの下部を除去する
工程と支持部材を除去する工程とによって行なわれる。
支持部材を形成する工程は、まず複数の半導体装置を保
護膜で被覆した後全面に接着剤を塗布してこの上に基板
を接着させる。上記保護膜は、例えばＳｉＮ等を用いて
形成することができる。また、この被覆は、溝以外の領
域の半導体装置上に行なわれる。上記接着剤は、粘度が
低く均一に塗布できかつ後工程で除去の容易なものがよ
く、例えば溶融ワックス、紫外線硬化性樹脂等を用いる
ことができる。上記ウェハの下部を除去する工程は、例
えばラッピング法、ポリッシング法等によって行なわれ
る。ラッピング法は、例えば固定ダイヤモンド砥石等を
用いて行うことができる。ポリッシング法は、例えばコ
ロイダルシリカ含有アルカリ水溶液等を用いて行うこと
ができる。この除去は、上記孔と溝の底部を構成する領
域のウェハが取り除かれるまで行なわれる。上記支持部
材を除去する工程は、通常接着剤を溶剤によって溶解さ
せることによって行なわれる。接着剤の溶解によって、
支持用基板が除去され独立の半導体装置にそれぞれスル
ーホールが形成され、分割ラインとなる領域の溝で独立
の半導体装置がそれぞれに分割される。
パターンをマスクにして、例えばＲＩＥ(Reactive Ion
Ecthing)法、弗酸・硝酸系水溶液を用いるウェットエッ
チング法等を用いて行うことができる。この発明におい
ては、この後にウェハを薄層にして半導体装置を分割す
る。ウェハを薄層にする方法は、通常複数個の半導体装
置に支持部材を形成する工程とウェハの下部を除去する
工程と支持部材を除去する工程とによって行なわれる。
支持部材を形成する工程は、まず複数の半導体装置を保
護膜で被覆した後全面に接着剤を塗布してこの上に基板
を接着させる。上記保護膜は、例えばＳｉＮ等を用いて
形成することができる。また、この被覆は、溝以外の領
域の半導体装置上に行なわれる。上記接着剤は、粘度が
低く均一に塗布できかつ後工程で除去の容易なものがよ
く、例えば溶融ワックス、紫外線硬化性樹脂等を用いる
ことができる。上記ウェハの下部を除去する工程は、例
えばラッピング法、ポリッシング法等によって行なわれ
る。ラッピング法は、例えば固定ダイヤモンド砥石等を
用いて行うことができる。ポリッシング法は、例えばコ
ロイダルシリカ含有アルカリ水溶液等を用いて行うこと
ができる。この除去は、上記孔と溝の底部を構成する領
域のウェハが取り除かれるまで行なわれる。上記支持部
材を除去する工程は、通常接着剤を溶剤によって溶解さ
せることによって行なわれる。接着剤の溶解によって、
支持用基板が除去され独立の半導体装置にそれぞれスル
ーホールが形成され、分割ラインとなる領域の溝で独立
の半導体装置がそれぞれに分割される。
【０００８】
【作用】フォトリソグラフィ法によって形成された溝
が、溝の底面を構成する領域を除去して行なわれるウェ
ハを薄層にする工程でウェハに衝撃を与えることなく独
立の半導体装置を分割する。
が、溝の底面を構成する領域を除去して行なわれるウェ
ハを薄層にする工程でウェハに衝撃を与えることなく独
立の半導体装置を分割する。
【０００９】
【実施例】図２及びそのＡ−Ａ’断面の図１を用いて、
この発明の実施例を説明する。まず、図１（ａ）に示す
ように、５２５μｍ厚の４インチφ単結晶シリコン基板
１上にゲート酸化膜２、ゲート電極３、層間絶縁膜４、
電極配線５を選択的に形成し、通常のトランジスタを作
製する。電極縦配線を行う５〜５０μｍ□のスルーホー
ル７とチップ分離のための５０〜１００μｍ幅のスクラ
イブラインである溝８をＲＩＥ(Reactive Ion Etching)
法によって１５〜１０５μｍの同じ深さで形成する。チ
ップ分離のための溝８は、図２（ａ）に示すように、あ
る一定間隔で格子状に設ける。
この発明の実施例を説明する。まず、図１（ａ）に示す
ように、５２５μｍ厚の４インチφ単結晶シリコン基板
１上にゲート酸化膜２、ゲート電極３、層間絶縁膜４、
電極配線５を選択的に形成し、通常のトランジスタを作
製する。電極縦配線を行う５〜５０μｍ□のスルーホー
ル７とチップ分離のための５０〜１００μｍ幅のスクラ
イブラインである溝８をＲＩＥ(Reactive Ion Etching)
法によって１５〜１０５μｍの同じ深さで形成する。チ
ップ分離のための溝８は、図２（ａ）に示すように、あ
る一定間隔で格子状に設ける。
【００１０】次いで、溝８以外の部分に選択的にＳｉＮ
の表面保護膜６を形成する。次に、紫外線硬化型樹脂９
を全面に塗布し、ガラス基板１０を接着する（図１
（ｂ））。次に、固定ダイヤモンド（直径〜２０μｍ）
砥石を用いる機械式研磨法（グラインディング）によっ
て、単結晶シリコン基板１の裏面から４２５〜５１５μ
ｍ研磨を行い、１０〜１００μｍ厚の薄層化単結晶シリ
コン基板１’を得る。この時、スルーホール７と溝８
は、薄層化単結晶シリコン基板１’を貫通するものとな
り、スルーホール７’と溝８’が形成される（図１
（ｃ））。次に、紫外線硬化型樹脂９を有機溶剤等を用
いて溶解させることで、ガラス基板１０からチップを溝
８’によって分離する（図１（ｄ）、図２（ｂ））。
の表面保護膜６を形成する。次に、紫外線硬化型樹脂９
を全面に塗布し、ガラス基板１０を接着する（図１
（ｂ））。次に、固定ダイヤモンド（直径〜２０μｍ）
砥石を用いる機械式研磨法（グラインディング）によっ
て、単結晶シリコン基板１の裏面から４２５〜５１５μ
ｍ研磨を行い、１０〜１００μｍ厚の薄層化単結晶シリ
コン基板１’を得る。この時、スルーホール７と溝８
は、薄層化単結晶シリコン基板１’を貫通するものとな
り、スルーホール７’と溝８’が形成される（図１
（ｃ））。次に、紫外線硬化型樹脂９を有機溶剤等を用
いて溶解させることで、ガラス基板１０からチップを溝
８’によって分離する（図１（ｄ）、図２（ｂ））。
【００１１】
【発明の効果】この発明によれば、薄層化した半導体基
板にクラックが生じやすいダイシング工程を省略するこ
とができクラックのない積層用の薄層の半導体装置を作
製でき、また、エッチングによる半導体装置の分離を用
いるので、側壁が非常に滑らかで、任意に角度調節をす
ることで、積層する半導体装置の側壁を用いた上下半導
体装置間の配線形成も可能となる。
板にクラックが生じやすいダイシング工程を省略するこ
とができクラックのない積層用の薄層の半導体装置を作
製でき、また、エッチングによる半導体装置の分離を用
いるので、側壁が非常に滑らかで、任意に角度調節をす
ることで、積層する半導体装置の側壁を用いた上下半導
体装置間の配線形成も可能となる。
【図１】この発明の実施例で作製した半導体装置の分離
工程の説明図である。
工程の説明図である。
【図２】この発明の実施例で作製した半導体装置の分離
工程の説明図である。
工程の説明図である。
【図３】従来の半導体装置の分離と工程の説明図であ
る。
る。
【図４】従来の半導体装置の分離と工程の説明図であ
る。
る。
１ 単結晶シリコン基板 １’ 薄層化単結晶シリコン基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 層間絶縁膜 ５ 電極配線 ６ 表面保護膜 ７ スルーホール用孔 ７’ スルーホール ８ 溝 ９ 紫外線硬化型樹脂 １０ ガラス基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 湯元 学 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (1)
- 【請求項１】 複数個のそれぞれ独立の半導体装置が形
成されたウェハに、フォトリソグラフィ法によってそれ
ぞれの半導体装置のスルーホール用の孔と分割ラインと
なる領域の溝とを同時にかつ同じ深さになるように形成
し、この後にウェハを薄層にして半導体装置を分割する
ことを特徴とする半導体装置の分割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18366792A JPH0629386A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18366792A JPH0629386A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629386A true JPH0629386A (ja) | 1994-02-04 |
Family
ID=16139827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18366792A Pending JPH0629386A (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629386A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0888135A (ja) * | 1994-09-16 | 1996-04-02 | Taiyo Yuden Co Ltd | 積層型電子部品の製造方法 |
| JP2001071510A (ja) * | 1999-07-02 | 2001-03-21 | Canon Inc | 液体吐出ヘッドの製造方法、液体吐出ヘッド、ヘッドカートリッジ、液体吐出記録装置、シリコンプレートの製造方法、およびシリコンプレート |
| JP2001110811A (ja) * | 1999-10-08 | 2001-04-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2011020452A (ja) * | 1999-07-02 | 2011-02-03 | Canon Inc | 液体吐出ヘッドの製造方法、液体吐出ヘッド、ヘッドカートリッジ、液体吐出記録装置、シリコンプレートの製造方法、およびシリコンプレート |
| JP2015164170A (ja) * | 2014-01-08 | 2015-09-10 | ローム株式会社 | チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器 |
-
1992
- 1992-07-10 JP JP18366792A patent/JPH0629386A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0888135A (ja) * | 1994-09-16 | 1996-04-02 | Taiyo Yuden Co Ltd | 積層型電子部品の製造方法 |
| JP2001071510A (ja) * | 1999-07-02 | 2001-03-21 | Canon Inc | 液体吐出ヘッドの製造方法、液体吐出ヘッド、ヘッドカートリッジ、液体吐出記録装置、シリコンプレートの製造方法、およびシリコンプレート |
| JP4596612B2 (ja) * | 1999-07-02 | 2010-12-08 | キヤノン株式会社 | 液体吐出ヘッドの製造方法 |
| JP2011020452A (ja) * | 1999-07-02 | 2011-02-03 | Canon Inc | 液体吐出ヘッドの製造方法、液体吐出ヘッド、ヘッドカートリッジ、液体吐出記録装置、シリコンプレートの製造方法、およびシリコンプレート |
| JP4702963B2 (ja) * | 1999-07-02 | 2011-06-15 | キヤノン株式会社 | 液体吐出ヘッドの製造方法、液体吐出ヘッド、ヘッドカートリッジ、液体吐出記録装置、シリコンプレートの製造方法、およびシリコンプレート |
| JP2001110811A (ja) * | 1999-10-08 | 2001-04-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2015164170A (ja) * | 2014-01-08 | 2015-09-10 | ローム株式会社 | チップ部品およびその製造方法、ならびに当該チップ部品を備えた回路アセンブリおよび電子機器 |
| US10468362B2 (en) | 2014-01-08 | 2019-11-05 | Rohm Co., Ltd. | Chip parts and method for manufacturing the same, circuit assembly having the chip parts and electronic device |
| US10867945B2 (en) | 2014-01-08 | 2020-12-15 | Rohm Co., Ltd. | Chip parts and method for manufacturing the same, circuit assembly having the chip parts and electronic device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9969609B2 (en) | MEMS device | |
| US5087585A (en) | Method of stacking semiconductor substrates for fabrication of three-dimensional integrated circuit | |
| US5741733A (en) | Method for the production of a three-dimensional circuit arrangement | |
| CN105514038B (zh) | 切割半导体晶片的方法 | |
| KR100786740B1 (ko) | 반도체 장치의 제조 방법, 반도체 장치, 회로 기판 및 전자기기 | |
| US6756288B1 (en) | Method of subdividing a wafer | |
| KR100363375B1 (ko) | 캐리어 기판상에 탑재된 집적 회로 디바이스 제조 방법 | |
| US8383460B1 (en) | Method for fabricating through substrate vias in semiconductor substrate | |
| US11688639B2 (en) | Semiconductor device and method | |
| JPH08213548A (ja) | ３次元集積回路の製造方法 | |
| JPH09106968A (ja) | 集積回路チップのエッジを正確に画定する方法 | |
| JP2001015683A (ja) | 極薄基板の転写方法及び該方法を用いた多層薄膜デバイスの製造方法 | |
| US7514289B2 (en) | Methods and structures for facilitating proximity communication | |
| JP2010225803A (ja) | 三次元集積回路の製造方法及び装置 | |
| US10490531B2 (en) | Manufacturing method of semiconductor device and semiconductor device | |
| US20230377938A1 (en) | Chip bonding method | |
| US8030180B2 (en) | Method of manufacturing a semiconductor device | |
| US20240063174A1 (en) | Chip bonding method | |
| US20040063237A1 (en) | Fabricating complex micro-electromechanical systems using a dummy handling substrate | |
| KR101893617B1 (ko) | 칩의 제조 방법 | |
| JPH0629386A (ja) | 半導体装置の分割方法 | |
| TW202242976A (zh) | 層積元件晶片的製造方法 | |
| US9728509B1 (en) | Laser scribe structures for a wafer | |
| JPH076982A (ja) | 薄層半導体基板の分割方法 | |
| JPH10503324A (ja) | 三次元回路装置の製造方法 |