JPH06283561A - 半導体装置のパッケージ - Google Patents
半導体装置のパッケージInfo
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- JPH06283561A JPH06283561A JP5091869A JP9186993A JPH06283561A JP H06283561 A JPH06283561 A JP H06283561A JP 5091869 A JP5091869 A JP 5091869A JP 9186993 A JP9186993 A JP 9186993A JP H06283561 A JPH06283561 A JP H06283561A
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- semiconductor
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 極めて廉価に製造できる半導体装置のパッケ
ージを得ること。 【構成】 印刷配線基板１に、線状に配列された複数の
スルーホール11、および、半導体フリップ・チップ２を
載置する位置へ各スルーホール11より集中する配線パタ
ーン12を形成し、集中した配線パターン12の各先端部13
と半導体フリップ・チップ２の端子とをバンプ21を介し
て接合し、半導体フリップ・チップ２を合成樹脂14でコ
ーテイングしたのち、線状に配列された各スルーホール
11のほぼ中心線に沿って分割するように印刷配線基板１
を切断し、切断された各半分のスルーホール10を端子と
する。また、配線パターン12の各先端部13と半導体フリ
ップ・チップ２の端子との接続をワイヤボンディングに
より行なってもよい。
ージを得ること。 【構成】 印刷配線基板１に、線状に配列された複数の
スルーホール11、および、半導体フリップ・チップ２を
載置する位置へ各スルーホール11より集中する配線パタ
ーン12を形成し、集中した配線パターン12の各先端部13
と半導体フリップ・チップ２の端子とをバンプ21を介し
て接合し、半導体フリップ・チップ２を合成樹脂14でコ
ーテイングしたのち、線状に配列された各スルーホール
11のほぼ中心線に沿って分割するように印刷配線基板１
を切断し、切断された各半分のスルーホール10を端子と
する。また、配線パターン12の各先端部13と半導体フリ
ップ・チップ２の端子との接続をワイヤボンディングに
より行なってもよい。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置のパッケ
ージに関し、特に、廉価に製造できるように構成したも
のである。
ージに関し、特に、廉価に製造できるように構成したも
のである。
【０００２】
【従来の技術】半導体素子を封止するパッケージとし
て、リードフレームを使用したセラミック・パッケージ
や合成樹脂でモールドしたパッケージ、バンプを有する
半導体フリップ・チップをテープキャリアに接合したパ
ッケージなど各種のパッケージが従来より提案されてい
る。
て、リードフレームを使用したセラミック・パッケージ
や合成樹脂でモールドしたパッケージ、バンプを有する
半導体フリップ・チップをテープキャリアに接合したパ
ッケージなど各種のパッケージが従来より提案されてい
る。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置のパッケージにおいては、半導体チップ
のコストよりもパッケージに占めるコストの方が高くな
る場合が多く、廉価で大量生産に適したパッケージの出
現が望まれていた。
来の半導体装置のパッケージにおいては、半導体チップ
のコストよりもパッケージに占めるコストの方が高くな
る場合が多く、廉価で大量生産に適したパッケージの出
現が望まれていた。
【０００４】
【課題を解決するための手段】印刷配線基板に、線状に
配列された複数のスルーホール、および、半導体フリッ
プ・チップを載置する位置へ各スルーホールより集中す
る配線パターンを形成し、集中した配線パターンの各先
端部と半導体チップの端子を接続し、半導体チップを合
成樹脂でコーテイングしたのち、線状に配列された各ス
ルーホールのほぼ中心に沿って分割するように印刷配線
基板を切断し、分割された各スルーホールを端子とす
る。
配列された複数のスルーホール、および、半導体フリッ
プ・チップを載置する位置へ各スルーホールより集中す
る配線パターンを形成し、集中した配線パターンの各先
端部と半導体チップの端子を接続し、半導体チップを合
成樹脂でコーテイングしたのち、線状に配列された各ス
ルーホールのほぼ中心に沿って分割するように印刷配線
基板を切断し、分割された各スルーホールを端子とす
る。
【０００５】
【実施例】この発明の半導体装置のパッケージは、図６
の側面図に示すように、主として半導体チップの表面
に、電極となる接続部をハンダなどで盛り上がらせて形
成したバンプ21を有する半導体フリップ・チップ２の封
止に適している。次に、この発明のパッケージを製造工
程順に説明する。
の側面図に示すように、主として半導体チップの表面
に、電極となる接続部をハンダなどで盛り上がらせて形
成したバンプ21を有する半導体フリップ・チップ２の封
止に適している。次に、この発明のパッケージを製造工
程順に説明する。
【０００６】（第１実施例）図１の平面図および図２
(ａ)の断面図に示すように、印刷配線基板１に、方形の
平面15を囲むように複数のスルーホール11を設け、これ
らの各スルーホール11より平面15の中央に向かって配線
パターン12を形成し、これら中央に集中した配線パター
ン12の各端部13は、半導体フリップ・チップ２のバンプ
21と対応するように位置付けられているものを用意す
る。
(ａ)の断面図に示すように、印刷配線基板１に、方形の
平面15を囲むように複数のスルーホール11を設け、これ
らの各スルーホール11より平面15の中央に向かって配線
パターン12を形成し、これら中央に集中した配線パター
ン12の各端部13は、半導体フリップ・チップ２のバンプ
21と対応するように位置付けられているものを用意す
る。
【０００７】このような複数のスルーホール11および配
線パターン12よりなり、点線で区切られた複数の基本パ
ターンを印刷配線基板１の縦横方向に平面状に繰り返し
形成する。
線パターン12よりなり、点線で区切られた複数の基本パ
ターンを印刷配線基板１の縦横方向に平面状に繰り返し
形成する。
【０００８】そして、図２(ｂ)の断面図に示すように、
各基本パターンの配線パターン12が集中した中央部に、
半導体フリップ・チップ２を反転させて載置する。この
とき、配線パターン12の各端部13に半導体フリップ・チ
ップ２のバンプ21を位置合わせして載置し、ハンダ付け
して接続する。
各基本パターンの配線パターン12が集中した中央部に、
半導体フリップ・チップ２を反転させて載置する。この
とき、配線パターン12の各端部13に半導体フリップ・チ
ップ２のバンプ21を位置合わせして載置し、ハンダ付け
して接続する。
【０００９】次に、図２(ｃ)の断面図に示すように、印
刷配線基板１の各スルーホール11の部分をマスクして樹
脂の流入を防止したのち、半導体フリップ・チップ２を
含む全表面を覆うように合成樹脂14をコーテイングする
コーテイングされた合成樹脂14が硬化してから、第１図
の点線で示すスルーホール11のほぼ中心に沿って切断す
ることにより、図２(ｄ)の断面図および図３の斜視図に
示すように、切断された各半分のスルーホール10が、そ
れぞれ端子となるパッケージが形成される。
刷配線基板１の各スルーホール11の部分をマスクして樹
脂の流入を防止したのち、半導体フリップ・チップ２を
含む全表面を覆うように合成樹脂14をコーテイングする
コーテイングされた合成樹脂14が硬化してから、第１図
の点線で示すスルーホール11のほぼ中心に沿って切断す
ることにより、図２(ｄ)の断面図および図３の斜視図に
示すように、切断された各半分のスルーホール10が、そ
れぞれ端子となるパッケージが形成される。
【００１０】（第２実施例）載置する半導体チップに比
して印刷配線基板が大きい場合には、印刷配線基板の全
表面を覆うように合成樹脂でコーテイングする必要はな
い。その場合には、図４(ａ)に示すように、各基本パタ
ーンの配線パターン12が集中した中央部にレジストを塗
布したのち、スルーホール11および残余の配線パターン
12にハンダ・メッキを施し、レジストを剥離した印刷配
線基板１を作成する。なお、ハンダ・メッキを必要とし
ない場合には、この工程は省略できる。
して印刷配線基板が大きい場合には、印刷配線基板の全
表面を覆うように合成樹脂でコーテイングする必要はな
い。その場合には、図４(ａ)に示すように、各基本パタ
ーンの配線パターン12が集中した中央部にレジストを塗
布したのち、スルーホール11および残余の配線パターン
12にハンダ・メッキを施し、レジストを剥離した印刷配
線基板１を作成する。なお、ハンダ・メッキを必要とし
ない場合には、この工程は省略できる。
【００１１】そして、図４(ｂ)の断面図に示すように、
印刷配線基板１の配線パターン12が集中した中央部に、
半導体フリップ・チップ２を載置し、半導体フリップ・
チップ２の各バンプ21と配線パターン12の各端部13を接
続する。
印刷配線基板１の配線パターン12が集中した中央部に、
半導体フリップ・チップ２を載置し、半導体フリップ・
チップ２の各バンプ21と配線パターン12の各端部13を接
続する。
【００１２】次に、図４(ｃ)の断面図に示すように、少
なくとも半導体フリップ・チップ２を含む表面を覆うよ
うに、合成樹脂14をコーテイングして硬化させたのち、
スルーホール11のほぼ中心に沿って切断することによ
り、図４(ｄ)に示すように、切断された各半分のスルー
ホール10が、それぞれ端子となるパッケージが形成され
る。
なくとも半導体フリップ・チップ２を含む表面を覆うよ
うに、合成樹脂14をコーテイングして硬化させたのち、
スルーホール11のほぼ中心に沿って切断することによ
り、図４(ｄ)に示すように、切断された各半分のスルー
ホール10が、それぞれ端子となるパッケージが形成され
る。
【００１３】（第３実施例）以上で説明した各実施例に
おいては、半導体フリップ・チップ２を載置する方形の
平面15を囲むように複数のスルーホール11を設けている
が、スルーホール11の配列は、このような方形に限るこ
となく、線形に配列してデュアル・インライン・パッケ
ージ（ＤＩＰ）またはシングル・インライン・パッケー
ジ（ＳＩＰ）のように、側面に半分のスルーホールより
なる端子を設けてもよいのである。
おいては、半導体フリップ・チップ２を載置する方形の
平面15を囲むように複数のスルーホール11を設けている
が、スルーホール11の配列は、このような方形に限るこ
となく、線形に配列してデュアル・インライン・パッケ
ージ（ＤＩＰ）またはシングル・インライン・パッケー
ジ（ＳＩＰ）のように、側面に半分のスルーホールより
なる端子を設けてもよいのである。
【００１４】なお、バンプを設けていない半導体チップ
を封止する場合には、半導体チップの端子と配線パター
ンの各先端部との接続をワイヤ・ボンディングにより行
なえばよいのである。
を封止する場合には、半導体チップの端子と配線パター
ンの各先端部との接続をワイヤ・ボンディングにより行
なえばよいのである。
【００１５】また、この発明のパッケージは、半導体チ
ップの封止に限ることなく、セラミック、ガラスなどの
基板に形成された小さい電子回路素子の封止など、各種
の電子部品の封止に適用することができる。
ップの封止に限ることなく、セラミック、ガラスなどの
基板に形成された小さい電子回路素子の封止など、各種
の電子部品の封止に適用することができる。
【００１６】以上で説明した各実施例により封止された
半導体装置または類似装置は、表面実装に適している。
すなわち、図５の断面図に示すように、実装すべき印刷
配線基板３の配線パターン31に合わせて接着剤４で仮止
めしたのち、半分のスルーホール10と配線パターン31と
をハンダ５により接続して固定する。
半導体装置または類似装置は、表面実装に適している。
すなわち、図５の断面図に示すように、実装すべき印刷
配線基板３の配線パターン31に合わせて接着剤４で仮止
めしたのち、半分のスルーホール10と配線パターン31と
をハンダ５により接続して固定する。
【００１７】
【発明の効果】以上の実施例に基づく説明から明らかな
ように、この発明の半導体装置のパッケージによると、
高価な設備や材料を要することなく、極めて廉価に製造
することができる。
ように、この発明の半導体装置のパッケージによると、
高価な設備や材料を要することなく、極めて廉価に製造
することができる。
【図面の簡単な説明】
【図１】この発明の半導体装置のパッケージにおいて使
用する印刷配線基板の配線パターンの一例を示す平面
図、
用する印刷配線基板の配線パターンの一例を示す平面
図、
【図２】この発明の一実施例を製造工程順に示す断面
図、
図、
【図３】図２の実施例によってパッケージされた半導体
装置を示す斜視図、
装置を示す斜視図、
【図４】この発明の他の実施例を製造工程順に示す断面
図、
図、
【図５】図２の実施例によってパッケージされた半導体
装置を表面実装した状態を示す断面図、
装置を表面実装した状態を示す断面図、
【図６】この発明によってパッケージされる半導体フリ
ップ・チップを示す側面図である。
ップ・チップを示す側面図である。
１ 印刷配線基板 10 切断された半分のスルーホール（端子） 11 スルーホール 12 配線パターン 13 配線パターンの端部 14 コーテイングされた合成樹脂 15 半導体フリップ・チップを囲む平面 ２ 半導体フリップ・チップ 21 バンプ ３ 実装する印刷配線基板 ４ 接着剤 ５ ハンダ
Claims (2)
- 【請求項１】 印刷配線基板に、線状に配列された複数
のスルーホール、および、半導体チップを載置する位置
へ各スルーホールより集中する配線パターンを形成し、
集中した上記配線パターンの各先端部と上記半導体チッ
プの端子を接続し、上記半導体チップを合成樹脂でコー
テイングしたのち、線状に配列された上記各スルーホー
ルを分割するように上記印刷配線基板を切断し、分割さ
れた各スルーホールを端子とすることを特徴とする半導
体装置のパッケージ。 - 【請求項２】 半導体チップを含む印刷配線基板の全表
面を合成樹脂でコーテイングし、コーテイングされた合
成樹脂とともに各スルーホールを分割するように上記印
刷配線基板を切断することを特徴とする請求項１に記載
の半導体装置のパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091869A JPH06283561A (ja) | 1993-03-29 | 1993-03-29 | 半導体装置のパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5091869A JPH06283561A (ja) | 1993-03-29 | 1993-03-29 | 半導体装置のパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283561A true JPH06283561A (ja) | 1994-10-07 |
Family
ID=14038571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5091869A Pending JPH06283561A (ja) | 1993-03-29 | 1993-03-29 | 半導体装置のパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283561A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715348A3 (en) * | 1994-11-29 | 1998-07-15 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices |
| US6459152B1 (en) * | 1999-10-27 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a chip, reinforcing plate, and sealing material sharing a common rear surface |
| JP2007173738A (ja) * | 2005-12-26 | 2007-07-05 | Fuji Xerox Co Ltd | 配線基板及びフリップチップ実装構造 |
| JP2010278480A (ja) * | 2010-09-14 | 2010-12-09 | Rohm Co Ltd | 半導体装置 |
| US8405227B2 (en) | 2004-09-28 | 2013-03-26 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| JP2013191898A (ja) * | 2013-07-04 | 2013-09-26 | Rohm Co Ltd | 半導体装置 |
| US11842972B2 (en) | 2004-09-28 | 2023-12-12 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
-
1993
- 1993-03-29 JP JP5091869A patent/JPH06283561A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715348A3 (en) * | 1994-11-29 | 1998-07-15 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices |
| US6459152B1 (en) * | 1999-10-27 | 2002-10-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a chip, reinforcing plate, and sealing material sharing a common rear surface |
| US7094630B2 (en) | 1999-10-27 | 2006-08-22 | Renesas Technology Corp. | Method of fabricating semiconductor device having a chip, reinforcing plate, and sealing material sharing a common rear surface |
| US10818628B2 (en) | 2004-09-28 | 2020-10-27 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US11842972B2 (en) | 2004-09-28 | 2023-12-12 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US8405227B2 (en) | 2004-09-28 | 2013-03-26 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US11355462B2 (en) | 2004-09-28 | 2022-06-07 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US8754535B2 (en) | 2004-09-28 | 2014-06-17 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US9117774B2 (en) | 2004-09-28 | 2015-08-25 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US9721865B2 (en) | 2004-09-28 | 2017-08-01 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US9831204B2 (en) | 2004-09-28 | 2017-11-28 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| US10522494B2 (en) | 2004-09-28 | 2019-12-31 | Rohm Co., Ltd. | Semiconductor device with a semiconductor chip connected in a flip chip manner |
| JP2007173738A (ja) * | 2005-12-26 | 2007-07-05 | Fuji Xerox Co Ltd | 配線基板及びフリップチップ実装構造 |
| JP2010278480A (ja) * | 2010-09-14 | 2010-12-09 | Rohm Co Ltd | 半導体装置 |
| JP2013191898A (ja) * | 2013-07-04 | 2013-09-26 | Rohm Co Ltd | 半導体装置 |
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