JPH0628264B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0628264B2 JPH0628264B2 JP22308085A JP22308085A JPH0628264B2 JP H0628264 B2 JPH0628264 B2 JP H0628264B2 JP 22308085 A JP22308085 A JP 22308085A JP 22308085 A JP22308085 A JP 22308085A JP H0628264 B2 JPH0628264 B2 JP H0628264B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作 用 実施例 第１の実施例の工程断面図（第１図） 第２の実施例の工程断面図（第２図） 実施例による完成体の平面図（第３図） バルクに形成されたラテラル ・トランジスタの側断面図（第４図） 従来のSOI ラテラル・トランジスタの要部模式図（第５
図）（第６図） 現在のSOI ラテラル・トランジスタの要部模式図（第７
図） 従来の製造方法の工程断面図（第８図） 〔概 要〕 SOI構造のバイポーラ・トランジタにおける下層絶縁膜
を、エミッタ領域とコレクタ領域の対向する側面にセル
フアラインされ、且つその間隔より幅狭く形成されたベ
ース・コンタクト窓形状を有する耐酸化膜パターンをマ
スクにして選択酸化によって形成することにより、ベー
ス・コンタクト窓近傍の下層絶縁膜の膜厚及び品質を確
保し、該コンタクト窓上に幅広く形成されるベース電極
とエミッタ及びコレクタ領域との間の絶縁性を向上す
る。
図）（第６図） 現在のSOI ラテラル・トランジスタの要部模式図（第７
図） 従来の製造方法の工程断面図（第８図） 〔概 要〕 SOI構造のバイポーラ・トランジタにおける下層絶縁膜
を、エミッタ領域とコレクタ領域の対向する側面にセル
フアラインされ、且つその間隔より幅狭く形成されたベ
ース・コンタクト窓形状を有する耐酸化膜パターンをマ
スクにして選択酸化によって形成することにより、ベー
ス・コンタクト窓近傍の下層絶縁膜の膜厚及び品質を確
保し、該コンタクト窓上に幅広く形成されるベース電極
とエミッタ及びコレクタ領域との間の絶縁性を向上す
る。
本発明は SOI(Silicon On Insulator)構造の半導体装置
の製造方法により係り、特にSOI 構造のバイポーラ・ト
ランジスタの製造方法に関する。
の製造方法により係り、特にSOI 構造のバイポーラ・ト
ランジスタの製造方法に関する。
バイポーラ型の半導体装置はＭＯＳ型の半導体装置に比
べ取り扱える電流量が大きいという利点を持っており、
半導体ＩＣにおいて出力バッファ回路のように大電流を
扱う回路には相補型のバイポーラ半導体装置が要望され
ている。
べ取り扱える電流量が大きいという利点を持っており、
半導体ＩＣにおいて出力バッファ回路のように大電流を
扱う回路には相補型のバイポーラ半導体装置が要望され
ている。
上記相補型バイポーラ半導体装置を半導体基板即ちバル
クに形成する際には、製造の容易性から公知のように一
方例えばｎｐｎトランジスタが縦型に、ｐｎｐトランジ
スタが横型に形成され構造になる。
クに形成する際には、製造の容易性から公知のように一
方例えばｎｐｎトランジスタが縦型に、ｐｎｐトランジ
スタが横型に形成され構造になる。
この場合、横型トランジスタ即ちラテラル・トランジス
タは第４図に示す模式側断面図のような構造になり、エ
ミッタ領域Ｅから注入されるキャリアCAはコレクタ領域
Ｃに向って注入される分CA1 のみがコレクタ領域Ｃに到
達し、その他の向きに注入されたキャリアCA2,CA3 等は
ベース領域Ｂ内で再結合して消滅する。従ってキャリア
の輸送効率が極めて悪いという問題がある。
タは第４図に示す模式側断面図のような構造になり、エ
ミッタ領域Ｅから注入されるキャリアCAはコレクタ領域
Ｃに向って注入される分CA1 のみがコレクタ領域Ｃに到
達し、その他の向きに注入されたキャリアCA2,CA3 等は
ベース領域Ｂ内で再結合して消滅する。従ってキャリア
の輸送効率が極めて悪いという問題がある。
かかるラテラル・トランジスタの問題を解決し、且つ両
導電型のトランジスタが共にラテラル型で容易に形成で
き、しかもＭＯＳトランジスタと同一基板上に併設せし
めることが極めて容易で、更には現在注目されている３
次元構造の半導体ＩＣの性能向上にも有効な、 SOI構造
のラテラル型バイポーラ・トランジスタが開発されてい
る。
導電型のトランジスタが共にラテラル型で容易に形成で
き、しかもＭＯＳトランジスタと同一基板上に併設せし
めることが極めて容易で、更には現在注目されている３
次元構造の半導体ＩＣの性能向上にも有効な、 SOI構造
のラテラル型バイポーラ・トランジスタが開発されてい
る。
この SOI構造のラテラル型バイポーラ・トランジスタに
おいては、電流増幅率等の特性を向上せしめるために、
ベース領域の長さ方向の抵抗を減少せしめる構造が要望
されている。
おいては、電流増幅率等の特性を向上せしめるために、
ベース領域の長さ方向の抵抗を減少せしめる構造が要望
されている。
第５図〜第７図は SOI構造のラテラル・バイポーラ・ト
ランジスタの構造の変遷を示す要部の模式平面図(a)及
び膜式側断面図(b)である。
ランジスタの構造の変遷を示す要部の模式平面図(a)及
び膜式側断面図(b)である。
上記の図において、51は二酸化シリコン(SiO2)絶縁基
体、52は単結晶シリコン島状基体、53はｐ型ベース領
域、５４はｎ＋型エミッタ領域、55はｎ＋型コレクタ領
域、56はベース・コンタクト領域、57は上下一定幅の多
結晶シリコン・ベース電極、58はSiO2絶縁膜、59はベー
ス領域のコンタクト窓、60は上部をコンタクト窓59より
幅広く形成した多結晶シリコン・ベース電極、61は配線
コンタクト窓、ｎ＋，ｐはそれぞれ導電型を示す。
体、52は単結晶シリコン島状基体、53はｐ型ベース領
域、５４はｎ＋型エミッタ領域、55はｎ＋型コレクタ領
域、56はベース・コンタクト領域、57は上下一定幅の多
結晶シリコン・ベース電極、58はSiO2絶縁膜、59はベー
ス領域のコンタクト窓、60は上部をコンタクト窓59より
幅広く形成した多結晶シリコン・ベース電極、61は配線
コンタクト窓、ｎ＋，ｐはそれぞれ導電型を示す。
当初の構造は第５図に示すように、ベース領域53が一端
部でSiO2絶縁基体51上に引き出され、この引き出された
ベース・コンタクト領域56上で配線とのコンタクトがと
られていた。
部でSiO2絶縁基体51上に引き出され、この引き出された
ベース・コンタクト領域56上で配線とのコンタクトがと
られていた。
しかしこの構造においては増幅率向上のためベース幅Wb
が狭く形成された際には、ベース領域53の長さ方向の抵
抗（直列抵抗）ｒが増大するために、該ｒによる電位降
下によってベース領域53のコンタクト領域56に近い一部
しか機能しなくなり、且つエミッタ領域54のベース・コ
ンタクト領域56に近い部分から注入されるキャリアの一
部がコレクタ領域55に向かわずにベース・コンタクト領
域56に流れ込むことによって電流増幅率が低下するとい
う問題があった。
が狭く形成された際には、ベース領域53の長さ方向の抵
抗（直列抵抗）ｒが増大するために、該ｒによる電位降
下によってベース領域53のコンタクト領域56に近い一部
しか機能しなくなり、且つエミッタ領域54のベース・コ
ンタクト領域56に近い部分から注入されるキャリアの一
部がコレクタ領域55に向かわずにベース・コンタクト領
域56に流れ込むことによって電流増幅率が低下するとい
う問題があった。
そこで第６図に示すように、ベース領域53上にその長手
方向に沿ってエミッタ領域54及びコレクタ領域55の対向
する側面にセルフアラインされたその間隔即ちベース幅
Wbより狭い幅の導電性多結晶シリコンよりなるベース電
極57の載設する構造が提案されたが、この構造において
は増幅率向上のためベース幅Wbが狭められた際、ベース
電極57とエミッタ領域54及びコレクタ領域55との間隔を
所定の耐圧が保たれるように所定の広さにとると、該ベ
ース電極57の幅Ｗが極めて狭くなってその長さ方向の抵
抗が増大し、所期の目的が達成されない。
方向に沿ってエミッタ領域54及びコレクタ領域55の対向
する側面にセルフアラインされたその間隔即ちベース幅
Wbより狭い幅の導電性多結晶シリコンよりなるベース電
極57の載設する構造が提案されたが、この構造において
は増幅率向上のためベース幅Wbが狭められた際、ベース
電極57とエミッタ領域54及びコレクタ領域55との間隔を
所定の耐圧が保たれるように所定の広さにとると、該ベ
ース電極57の幅Ｗが極めて狭くなってその長さ方向の抵
抗が増大し、所期の目的が達成されない。
そこで上記欠点を改善する構造として提案され現在に至
っているのが、第７図に示すように上部の幅W3を、エミ
ッタ領域54及びコレクタ領域55の対向する側面にセルフ
アラインされ、且つベース幅Wbより幅狭く形成したベー
ス・コンタクト窓59の幅W2より幅広く形成されたベース
電極60を用いた構造であり、これによりほぼ満足する特
性が得られている。
っているのが、第７図に示すように上部の幅W3を、エミ
ッタ領域54及びコレクタ領域55の対向する側面にセルフ
アラインされ、且つベース幅Wbより幅狭く形成したベー
ス・コンタクト窓59の幅W2より幅広く形成されたベース
電極60を用いた構造であり、これによりほぼ満足する特
性が得られている。
この改善された構造の SOI型ラテラル・バイポーラ・ト
ランジスタは従来、第８図(a)〜(d)に示す工程断面図を
参照し下記に説明する方法によって形成されていた。
ランジスタは従来、第８図(a)〜(d)に示す工程断面図を
参照し下記に説明する方法によって形成されていた。
第８図(a)参照 即ち、SiO2絶縁基体51上にｐ型シリコン島状基体153 が
形成されてなる SOI基板上に第１のマスク層を被着し、
その上にエッチングの選択性を有する第２のマスク層を
形成し、第１のリソグラフィ手段により第２のマスク層
をパターンニングし、第２のリソグラフィ手段により第
１のマスク層を第２のマスク層パターンの下部にアンダ
ーカット部が形成されるようにオーバエッチングして、
ｐ型シリコン基体153 上にベース・コンタクト領域を規
定する幅の第１のマスク層パターン62a とその上部のエ
ミッタ−コレクタ間の間隔（ベース幅）を規定する広い
幅の第２のマスク層パターン62b とからなるＴ字型断面
形状を有するマスクパターン62を形成し、上記第２のマ
スク層パターン62b に整合させてｎ型不純物をイオン注
入し、エミッタ領域となるｎ型不純物導入領域154 と、
コレクタ領域となるｎ型不純物導入領域155 を形成す
る。
形成されてなる SOI基板上に第１のマスク層を被着し、
その上にエッチングの選択性を有する第２のマスク層を
形成し、第１のリソグラフィ手段により第２のマスク層
をパターンニングし、第２のリソグラフィ手段により第
１のマスク層を第２のマスク層パターンの下部にアンダ
ーカット部が形成されるようにオーバエッチングして、
ｐ型シリコン基体153 上にベース・コンタクト領域を規
定する幅の第１のマスク層パターン62a とその上部のエ
ミッタ−コレクタ間の間隔（ベース幅）を規定する広い
幅の第２のマスク層パターン62b とからなるＴ字型断面
形状を有するマスクパターン62を形成し、上記第２のマ
スク層パターン62b に整合させてｎ型不純物をイオン注
入し、エミッタ領域となるｎ型不純物導入領域154 と、
コレクタ領域となるｎ型不純物導入領域155 を形成す
る。
ここで、上記第１のマスク層には耐熱性を有するレジス
ト層が、第２のマスク層にはSiO2層が用いられる。
ト層が、第２のマスク層にはSiO2層が用いられる。
第８図(b)参照 次いで、上記基体上に1000Å程度の厚さのSiO2層63を蒸
着する。
着する。
第８図(c)参照 次いで、弱いウェット・エッチング手段によりマスクパ
ターン62の側面に被着しているSiO2層63を選択的に除去
する。かかる選択除去が可能なのは、蒸着源に対して垂
直に位置する上記マスク・パターンの側面に被着するSi
O2層が他面に被着するSiO2層より薄く形成され、且つ粗
に形成されてエッチング・レートが高いことによる。
ターン62の側面に被着しているSiO2層63を選択的に除去
する。かかる選択除去が可能なのは、蒸着源に対して垂
直に位置する上記マスク・パターンの側面に被着するSi
O2層が他面に被着するSiO2層より薄く形成され、且つ粗
に形成されてエッチング・レートが高いことによる。
なおこの際、第２のマスク層パターン62b の影になって
いる第１のマスク層パターン62a の近傍領域64のSiO2層
63の膜厚は非常に薄くなるという問題がある。
いる第１のマスク層パターン62a の近傍領域64のSiO2層
63の膜厚は非常に薄くなるという問題がある。
第８図(b)参照 次いで、溶剤によりマスク・パターンを除去してベース
・コンタクト窓59を形成し、所定のアニール処理により
前記ｎ型不純物導入領域と154 と155 を活性化してｎ＋
型エミッタ領域54とｎ＋型コレクタ領域55を形成し、以
後、通常の方法により該ベース・コンタクト窓59上に該
ベース・コンタクト窓59より広い幅の導電性多結晶シリ
コン・ベース電極58を形成し、該基体の全面上に燐珪酸
ガラス(PSG) 絶縁膜65を形成し、該絶縁膜65に配線コン
タクト窓61を形成し、該コンタクト窓61上にアルミニウ
ム(Al)等よりなるエミッタ配線66及びコレクタ配線67を
形成する方法である。
・コンタクト窓59を形成し、所定のアニール処理により
前記ｎ型不純物導入領域と154 と155 を活性化してｎ＋
型エミッタ領域54とｎ＋型コレクタ領域55を形成し、以
後、通常の方法により該ベース・コンタクト窓59上に該
ベース・コンタクト窓59より広い幅の導電性多結晶シリ
コン・ベース電極58を形成し、該基体の全面上に燐珪酸
ガラス(PSG) 絶縁膜65を形成し、該絶縁膜65に配線コン
タクト窓61を形成し、該コンタクト窓61上にアルミニウ
ム(Al)等よりなるエミッタ配線66及びコレクタ配線67を
形成する方法である。
然し上記従来方法においては、第８図(c)により説明し
たように、マスクパターン62を除去するために該マスク
パターン62の側面に被着しているSiO2層63を選択的に除
去する際に、第１のマスク層パターン62a の近傍領域64
のSiO2層63が非常に薄くなるために該第1 のマスク層パ
ターン62a で規定されるベース・コンタクト窓59近傍64
のSiO2層63の膜厚が薄くなり、蒸着SiO2層の膜質が粗で
あることとあわせて、該SiO2層63上に幅広く形成される
ベース電極58とエミッタ領域54及びコレクタ領域55との
間に電流リークや耐圧劣化を生じ、該バイポーラ・トラ
ンジスタの性能が劣化するという問題があった。
たように、マスクパターン62を除去するために該マスク
パターン62の側面に被着しているSiO2層63を選択的に除
去する際に、第１のマスク層パターン62a の近傍領域64
のSiO2層63が非常に薄くなるために該第1 のマスク層パ
ターン62a で規定されるベース・コンタクト窓59近傍64
のSiO2層63の膜厚が薄くなり、蒸着SiO2層の膜質が粗で
あることとあわせて、該SiO2層63上に幅広く形成される
ベース電極58とエミッタ領域54及びコレクタ領域55との
間に電流リークや耐圧劣化を生じ、該バイポーラ・トラ
ンジスタの性能が劣化するという問題があった。
上記問題点は、絶縁基体上に形成された一導電型半導体
島状基体の表面に耐酸化性を有するマスク膜を形成する
工程と、該耐酸化性マスク膜上に帯状の第１のマスク・
パターンを形成する工程と、該第１のマスク・パターン
をマスクにして反対導電型不純物を導入し、該一導電型
半導体島状基体に第１，第２の反対導電型領域を形成す
る工程と、該第１のマスク・パターンの側面部を選択的
に除去して該第１のマスク・パターンよりも幅の狭い帯
状の第２のマスク・パターンを形成する工程と、該第２
のマスク・パターンをマスクにして該耐酸化性マスク膜
の表出部を選択的に除去する工程と、該第２のマスク・
パターンを除去してその下部に残留する該耐酸化性マス
ク膜を表出せしめる工程と、該残留耐酸化性マスク膜を
マスクにして選択酸化を行い、該島状半導体基体の表面
に選択的に半導体酸化膜を形成する工程と、該残留耐酸
化性マスク膜を除去して該半導体酸化膜に該半導体島状
基体における一導電型領域を表出する帯状の開孔を形成
する工程と、該開孔上に該開孔より幅の広い帯状の導電
性パターンを形成する工程とを含む本発明による半導体
装置の製造方法により解決される。
島状基体の表面に耐酸化性を有するマスク膜を形成する
工程と、該耐酸化性マスク膜上に帯状の第１のマスク・
パターンを形成する工程と、該第１のマスク・パターン
をマスクにして反対導電型不純物を導入し、該一導電型
半導体島状基体に第１，第２の反対導電型領域を形成す
る工程と、該第１のマスク・パターンの側面部を選択的
に除去して該第１のマスク・パターンよりも幅の狭い帯
状の第２のマスク・パターンを形成する工程と、該第２
のマスク・パターンをマスクにして該耐酸化性マスク膜
の表出部を選択的に除去する工程と、該第２のマスク・
パターンを除去してその下部に残留する該耐酸化性マス
ク膜を表出せしめる工程と、該残留耐酸化性マスク膜を
マスクにして選択酸化を行い、該島状半導体基体の表面
に選択的に半導体酸化膜を形成する工程と、該残留耐酸
化性マスク膜を除去して該半導体酸化膜に該半導体島状
基体における一導電型領域を表出する帯状の開孔を形成
する工程と、該開孔上に該開孔より幅の広い帯状の導電
性パターンを形成する工程とを含む本発明による半導体
装置の製造方法により解決される。
即ち本発明においては、半導体島状基体の表面を覆う下
層絶縁膜を、エミッタ領域及びコレクタ領域の対向する
側面とセルフアラインされ、且つその間隔即ちベース幅
よりも狭く形成された、ベース・コンタクト窓の形状を
規定する耐酸化膜パターンをマスクにして熱酸化によっ
て形成した半導体酸化膜によって構成する。
層絶縁膜を、エミッタ領域及びコレクタ領域の対向する
側面とセルフアラインされ、且つその間隔即ちベース幅
よりも狭く形成された、ベース・コンタクト窓の形状を
規定する耐酸化膜パターンをマスクにして熱酸化によっ
て形成した半導体酸化膜によって構成する。
かくて、ベース・コンタクト窓近傍の絶縁膜も厚く形成
され、且つ緻密で膜質の優れた熱酸化膜よりなることに
より、上記絶縁膜上に幅広く形成されるベース電極とエ
ミッタ領域及びコレクタ領域との間の電流リークや耐圧
劣化は防止され、 SOI構造のバイポーラ・トランジスタ
の性能が向上する。
され、且つ緻密で膜質の優れた熱酸化膜よりなることに
より、上記絶縁膜上に幅広く形成されるベース電極とエ
ミッタ領域及びコレクタ領域との間の電流リークや耐圧
劣化は防止され、 SOI構造のバイポーラ・トランジスタ
の性能が向上する。
以下本発明を、図を参照し実施例により具体的に説明す
る。
る。
第１図(a)〜(h)は本発明の第１の実施例の工程断面図、
第２図(a)〜(d)は本発明の第２の実施例の工程断面図、
第３図はこれら実施例で形成したバイポーラ・トランジ
スタの模式平面図である。
第２図(a)〜(d)は本発明の第２の実施例の工程断面図、
第３図はこれら実施例で形成したバイポーラ・トランジ
スタの模式平面図である。
全図を通じ同一対象物を同一符号で示す。
第１図(a)参照 第１の実施例においては、例えばSi基板上１上に厚いSi
O2絶縁層２が形成され、該SiO2絶縁層２上に厚さ 0.5〜
１μｍ程度のｐ型単結晶Si島状基体３が形成されてなる
SOI 基板を用い、先ず熱酸化により単結晶Si島状基体3
の表面に厚さ 100Å程度の第１の熱SiO2膜４を形成し、
次いで化学気相成長(CVD) 法により例えば厚さ 500Å程
度の第１の窒化シリコン(Si3N4) 膜５を形成する。
O2絶縁層２が形成され、該SiO2絶縁層２上に厚さ 0.5〜
１μｍ程度のｐ型単結晶Si島状基体３が形成されてなる
SOI 基板を用い、先ず熱酸化により単結晶Si島状基体3
の表面に厚さ 100Å程度の第１の熱SiO2膜４を形成し、
次いで化学気相成長(CVD) 法により例えば厚さ 500Å程
度の第１の窒化シリコン(Si3N4) 膜５を形成する。
第１図(b)参照 次いで CVD法により該SOI 基板上に厚さ4000Å程度のCV
D-SiO2膜を形成し、次いで CVD法により厚さ1000Å程度
の第２の Si3N4膜を形成し、通常のリソグラフィ技術に
よりパターンニングを行って、該単結晶シリコン島状基
体３の上部に第２の Si3N4膜６を上部に有する帯状のCV
D-SiO2膜パターン７を形成する。なお該パターンの幅W1
はエミッタ，ベース領域の横方向の拡がり寸法を考慮し
て、その分所望のベース幅Wbよりも広く形成される。
D-SiO2膜を形成し、次いで CVD法により厚さ1000Å程度
の第２の Si3N4膜を形成し、通常のリソグラフィ技術に
よりパターンニングを行って、該単結晶シリコン島状基
体３の上部に第２の Si3N4膜６を上部に有する帯状のCV
D-SiO2膜パターン７を形成する。なお該パターンの幅W1
はエミッタ，ベース領域の横方向の拡がり寸法を考慮し
て、その分所望のベース幅Wbよりも広く形成される。
第１図(c)参照 次いで上記CVD-SiO2膜パターン７をマスクにしこれに整
合させて燐(P)を加速エネルギー120keV,ドーズ量３×10
15／cm２程度の条件でイオン注入し、1000℃で15分程度
熱処理を行って上記注入燐を活性化再分布させてｎ＋型
エミッタ領域８及びｎ＋型コレクタ領域９を形成する。
合させて燐(P)を加速エネルギー120keV,ドーズ量３×10
15／cm２程度の条件でイオン注入し、1000℃で15分程度
熱処理を行って上記注入燐を活性化再分布させてｎ＋型
エミッタ領域８及びｎ＋型コレクタ領域９を形成する。
なお残った領域はｐ型ベース領域10となる。
第１図(d)参照 次いで第２の Si3N4膜６及び第１の Si3N4膜５をマスク
にしてCVD-SiO2膜パターン７をサイドエッチングする。
ここで残されたCVD-SiO2膜パターン７の幅W2がベース・
コンタクト窓の幅を決定する。
にしてCVD-SiO2膜パターン７をサイドエッチングする。
ここで残されたCVD-SiO2膜パターン７の幅W2がベース・
コンタクト窓の幅を決定する。
第１図(e)参照 次いでCVD-SiO2膜パターン７をマスクにし、燐酸等によ
り第２の Si3N4膜６及び第１の Si3N4膜５の表出部を除
去する。
り第２の Si3N4膜６及び第１の Si3N4膜５の表出部を除
去する。
第１図(f)参照 次いでCVD-SiO2膜パターン７をエッチング除去した後、
残留する第１の Si3N4膜５をマスクにして選択酸化を行
い該島状基体面に厚さ 500Å程度の第２の熱SiO2絶縁膜
11を形成する。この時ベース領域10上の第１の Si3N4膜
５に覆われた領域のみ酸化が進まず厚さ 100Å程度の熱
SiO2膜４がその侭維持される。
残留する第１の Si3N4膜５をマスクにして選択酸化を行
い該島状基体面に厚さ 500Å程度の第２の熱SiO2絶縁膜
11を形成する。この時ベース領域10上の第１の Si3N4膜
５に覆われた領域のみ酸化が進まず厚さ 100Å程度の熱
SiO2膜４がその侭維持される。
第１図(g)参照 次いで燐酸等により第１の Si3N4膜５を除去し、弗酸係
の液による軽いエッチングによりベース領域上の熱SiO2
絶縁膜４を選択的に除去し、ベース領域10上にベース領
域にセルフアラインし且つベース幅Wbより狭い幅W2を有
するベース・コンタクト窓12を形成し、次いで CVD法に
より該 SOI基板上に厚さ4000Å程度の多結晶Si層13を形
成し、次いで該多結晶Si層12に硼素(B) を加速エネルギ
ー50KeV,ドーズ量１×1015／cm３程度の条件でイオン注
入し、 950℃,20 分程度の熱処理を行って活性化させ
て、該多結晶Si層13に高導電性を付与する。
の液による軽いエッチングによりベース領域上の熱SiO2
絶縁膜４を選択的に除去し、ベース領域10上にベース領
域にセルフアラインし且つベース幅Wbより狭い幅W2を有
するベース・コンタクト窓12を形成し、次いで CVD法に
より該 SOI基板上に厚さ4000Å程度の多結晶Si層13を形
成し、次いで該多結晶Si層12に硼素(B) を加速エネルギ
ー50KeV,ドーズ量１×1015／cm３程度の条件でイオン注
入し、 950℃,20 分程度の熱処理を行って活性化させ
て、該多結晶Si層13に高導電性を付与する。
第１図(h)参照 次いで上記多結晶Si層13をベース・コンタクト窓11の幅
W2よりも広い幅W3にパターンニングして多結晶Siベース
電極14を形成し、以後通常の方法により、該 SOI基板上
に PSG絶縁膜15を形成し、該 PSG絶縁膜15にエミッタ領
域８，コレクタ領域９を表出する配線コンタクト窓16及
び図示しないベース電極への配線コンタクト窓を形成
し、該配線コンタクト窓16上にAl等よりなるエミッタ配
線17，コレクタ配線18及び図示しないベース配線を形成
する。
W2よりも広い幅W3にパターンニングして多結晶Siベース
電極14を形成し、以後通常の方法により、該 SOI基板上
に PSG絶縁膜15を形成し、該 PSG絶縁膜15にエミッタ領
域８，コレクタ領域９を表出する配線コンタクト窓16及
び図示しないベース電極への配線コンタクト窓を形成
し、該配線コンタクト窓16上にAl等よりなるエミッタ配
線17，コレクタ配線18及び図示しないベース配線を形成
する。
次ぎに本発明の第２の実施例について、図を参照して説
明する。
明する。
第２図(a)参照 前記同様の方法により第１図(a)の構造を形成した後、C
VD 法と通常のパターンニング工程を経てシリコン島状
基体３の上部にベース・コンタクト窓の幅に対応する幅
W2を有する厚さ4000Å程度のCVD-SiO2膜パターン７を形
成し、次いでCVD 法により該 SOI基板上に厚さ１μｍ程
度の PSGマスク層19を形成する。
VD 法と通常のパターンニング工程を経てシリコン島状
基体３の上部にベース・コンタクト窓の幅に対応する幅
W2を有する厚さ4000Å程度のCVD-SiO2膜パターン７を形
成し、次いでCVD 法により該 SOI基板上に厚さ１μｍ程
度の PSGマスク層19を形成する。
第２図(b)参照 次いで基板面に対し垂直方向に優勢なエッチング手段例
えばリアクティブ・イオンエッチング(RIE) 処理により
上記 PSGマスク層19をエッチングし、CVD-SiO2膜パター
ン７の側面に PSGマスク層19よりなるサイドウォール20
を形成する。上記 PSG膜厚の場合に、サイドウォール20
の幅は4000Å程度となる。
えばリアクティブ・イオンエッチング(RIE) 処理により
上記 PSGマスク層19をエッチングし、CVD-SiO2膜パター
ン７の側面に PSGマスク層19よりなるサイドウォール20
を形成する。上記 PSG膜厚の場合に、サイドウォール20
の幅は4000Å程度となる。
なおここで、サイドウォール20を含む該マスク・パター
ンの幅W1は、所望のベース幅Wbよりも広く形成される。
ンの幅W1は、所望のベース幅Wbよりも広く形成される。
第２図(c)参照 次いで、上記サイドウォール20を有するCVD-SiO2膜パタ
ーン７をマスクにしサイドウォール20の側面に整合させ
て前記実施例と同様な条件で燐（Ｐ）をイオン注入し、
熱処理による活性化を行ってｎ＋型エミッタ領域８及び
ｎ＋型コレクタ領域９を形成する。
ーン７をマスクにしサイドウォール20の側面に整合させ
て前記実施例と同様な条件で燐（Ｐ）をイオン注入し、
熱処理による活性化を行ってｎ＋型エミッタ領域８及び
ｎ＋型コレクタ領域９を形成する。
第２図(d)参照 次いで PSGよりなるサイドウォール20のみエッチング除
去した後、CVD-SiO2膜パターン７をマスクにして Si3N4
膜５の表出部を選択的にエッチング除去する。
去した後、CVD-SiO2膜パターン７をマスクにして Si3N4
膜５の表出部を選択的にエッチング除去する。
そして上記工程以後、第１図(f)〜(h)を参照して先に説
明した第１の実施例と同様の工程を経て、ベース・コン
タクト窓12より広い幅のベース電極14を有するSOI 構造
のバイポーラ・トランジスタが完成する。
明した第１の実施例と同様の工程を経て、ベース・コン
タクト窓12より広い幅のベース電極14を有するSOI 構造
のバイポーラ・トランジスタが完成する。
第３図は上記第１，第２の実施例により形成された SOI
構造のバイポーラ・トランジスタの模式平面図である。
図中21はベース配線を示す。
構造のバイポーラ・トランジスタの模式平面図である。
図中21はベース配線を示す。
以上第１，第２の実施例に示したように本発明の方法に
よれば、 SOI構造のバイポーラ・トランジスタにおい
て、ベース領域にセルフアラインし、且つベース幅より
狭い幅に形成されるベース・コンタクト窓周辺の下層絶
縁膜が、該ベース・コンタクト窓配設部上に形成された
耐酸化膜パターンをマスクにし選択酸化法によって形成
した熱SiO2膜によって構成される。
よれば、 SOI構造のバイポーラ・トランジスタにおい
て、ベース領域にセルフアラインし、且つベース幅より
狭い幅に形成されるベース・コンタクト窓周辺の下層絶
縁膜が、該ベース・コンタクト窓配設部上に形成された
耐酸化膜パターンをマスクにし選択酸化法によって形成
した熱SiO2膜によって構成される。
そのため、緻密で高絶縁性を有する下層絶縁膜になると
同時に、ベース・コンタクト窓近傍の膜厚が極端に薄く
形成されることがなくなるので、ベース抵抗を低減させ
るために該ベース・コンタクト窓上に幅広く形成される
ベース電極と、エミッタ及びコレクタ領域との間の電流
リークや耐圧劣化は防止される。
同時に、ベース・コンタクト窓近傍の膜厚が極端に薄く
形成されることがなくなるので、ベース抵抗を低減させ
るために該ベース・コンタクト窓上に幅広く形成される
ベース電極と、エミッタ及びコレクタ領域との間の電流
リークや耐圧劣化は防止される。
以上説明のように本発明によれば、ベース・コンタクト
窓上に該コンタクト窓より広い幅のベース電極を載設し
てベース抵抗の低減を図る SOI構造のバイポーラ・トラ
ンジスタにおける、ベース電極とエミッタ及びコレクタ
領域との間の電流リークや耐圧劣化は防止され、その性
能及び製造歩留りが向上する。
窓上に該コンタクト窓より広い幅のベース電極を載設し
てベース抵抗の低減を図る SOI構造のバイポーラ・トラ
ンジスタにおける、ベース電極とエミッタ及びコレクタ
領域との間の電流リークや耐圧劣化は防止され、その性
能及び製造歩留りが向上する。
第１図は本発明の第１の実施例の工程断面図、 第２図は同第２の実施例の工程断面図、 第３図は同実施例により形成した SOI構造のバイポーラ
・トランジスタの模式側断面図、 第４図はバルクに形成されたラテラル・トランジスタの
模式側断面図、 第５図，第６図は従来の SOIラテラル・トランジスタの
要部模式図、 第７図は現在の SOIラテラル・トランジスタの要部模式
図、 第８図は従来の製造方法の工程断面図である。 図において、 ２はSiO2絶縁膜、 ３はｐ型単結晶Si島状基体、 ４は第１の熱SiO2膜、 ５は第１のSi3N４膜、 ６は第２のSi3N４膜、 ７はCVD-SiO2膜パターン、 ８はｎ＋型エミッタ領域、 ９はｎ＋型コレクタ領域、 10はｐ型ベース領域、 11は第２の熱SiO2膜、 12はベース・コンタクト窓、 13は多結晶Si層、 14は多結晶Siベース電極、 19は PSGマスク層、 20は PSGサイドウォール を示す。
・トランジスタの模式側断面図、 第４図はバルクに形成されたラテラル・トランジスタの
模式側断面図、 第５図，第６図は従来の SOIラテラル・トランジスタの
要部模式図、 第７図は現在の SOIラテラル・トランジスタの要部模式
図、 第８図は従来の製造方法の工程断面図である。 図において、 ２はSiO2絶縁膜、 ３はｐ型単結晶Si島状基体、 ４は第１の熱SiO2膜、 ５は第１のSi3N４膜、 ６は第２のSi3N４膜、 ７はCVD-SiO2膜パターン、 ８はｎ＋型エミッタ領域、 ９はｎ＋型コレクタ領域、 10はｐ型ベース領域、 11は第２の熱SiO2膜、 12はベース・コンタクト窓、 13は多結晶Si層、 14は多結晶Siベース電極、 19は PSGマスク層、 20は PSGサイドウォール を示す。
Claims (1)
- 【請求項１】絶縁基体上に形成された一導電型半導体島
状基体の表面に耐酸化性を有するマスク膜を形成する工
程と、 該耐酸化性マスク膜上に帯状の第１のマスク・パターン
を形成する工程と、 該第１のマスク・パターンをマスクにして反対導電型不
純物を導入し、該一導電型半導体島状基体に第１，第２
の反対導電型領域を形成する工程と、 該第１のマスク・パターンの側面部を選択的に除去して
該第１のマスク・パターンよりも幅の狭い帯状の第２の
マスク・パターンを形成する工程と、 該第２のマスク・パターンをマスクにして該耐酸化性マ
スク膜の表出部を選択的に除去する工程と、 該第２のマスク・パターンを除去してその下部に残留す
る該耐酸化性マスク膜を表出せしめる工程と、 該残留耐酸化性マスク膜をマスクにして選択酸化を行
い、該島状半導体基体の表面に選択的に半導体酸化膜を
形成する工程と、 該残留耐酸化性マスク膜を除去して該半導体酸化膜に該
半導体島状基体における一導電型領域を表出する帯状の
開孔を形成する工程と、 該開孔上に該開孔より幅の広い帯状の導電性パターンを
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22308085A JPH0628264B2 (ja) | 1985-10-07 | 1985-10-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22308085A JPH0628264B2 (ja) | 1985-10-07 | 1985-10-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281760A JPS6281760A (ja) | 1987-04-15 |
| JPH0628264B2 true JPH0628264B2 (ja) | 1994-04-13 |
Family
ID=16792523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22308085A Expired - Lifetime JPH0628264B2 (ja) | 1985-10-07 | 1985-10-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628264B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376880B1 (en) * | 1999-09-27 | 2002-04-23 | Advanced Micro Devices, Inc. | High-speed lateral bipolar device in SOI process |
-
1985
- 1985-10-07 JP JP22308085A patent/JPH0628264B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6281760A (ja) | 1987-04-15 |
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