JP3421895B2 - ツェナーダイオード - Google Patents
ツェナーダイオードInfo
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の抵抗
トリミングに用いられるツェナーダイオードに関する。 【０００２】 【従来の技術】ＶＬＳＩに搭載されるデバイスを高精度
化する技術としてトリミングがある。例えば抵抗のトリ
ミングとしては、レーザーカット，アルミニウムヒュー
ズ，ツェナーザップがある。上記ツェナーザップによる
トリミングは、現有のデバイス測定装置で容易にツェナ
ーダイオードのザッピングが可能であることから有用な
トリミング技術として採用され始めている。 【０００３】図８は、上記トリミング回路に用いられる
ツェナーダイオードの断面図である。このツェナーダイ
オード８は、シリコン基板８１上にエピタキシャル成長
させたＮ型シリコンのエピタキシャル層（以下、Ｎエピ
層）８２と、このＮエピ層８２の表面層に配置されたＰ
型不純物層からなるアノード８３、当該アノード８３の
表面層に配置されたＮ型不純物層からなるカソード８４
とを有している。上記アノード８３及びカソード８４に
は、アルミニウムからなる配線８５がそれぞれ接続され
ている。また、アノード８３及びカソード８４は、Ｎエ
ピ層８２の表面層に不純物を拡散させることによって形
成された層であり、当該アノード８３とカソード８４と
の間には、Ｎ型シリコンとＰ型シリコンとのホモジャン
クションが形成される。また、ＮＰＮトランジスタのエ
ミッタ−ベース間がツェナー降伏を示すことから、図に
示すように上記Ｎエピ層８２をコレクタにしたＮＰＮト
ランジスタにおいて、当該トランジスタのベースをアノ
ード８３にし、エミッタをカソード８４にしてツェナー
ダイオードとしても良い。この場合には、上記Ｎエピ層
８２にＮ型埋め込み層８５を介して接続されたＮ型のプ
ラグ領域８６と、エミッタになるカソード８４とを短絡
させて用いることもできる。 【０００４】そして、ツェナーザップによる抵抗トリミ
ングでは、上記のツェナーダイオードを用いて図９に示
すようなトリミング回路を構成する。このトリミング回
路は、直列に接続された抵抗ｒ1 〜ｒ3 からなる抵抗Ｒ
と、抵抗ｒ2 ，ｒ3 にそれぞれ並列に接続されたツェナ
ーダイオードｄ1 ，ｄ2 とを有し、これらのツェナーダ
イオードｄ1 ，ｄ2 には、当該ツェナーダイオード
ｄ 1 ，ｄ2 のアノードとカソードとの間に逆バイアスを
印加してザッピングするためのトリミング用パッドｐ1
〜ｐ3 が接続されている。上記構成のトリミング回路
は、ＩＣ上に形成された素子が通常動作する状態におい
てツェナーダイオードｄ1 ，ｄ2 に逆バイアスが印加さ
れるように、当該ＩＣ上に作り込まれている。 【０００５】上記トリミング回路では、トリミングを行
わない場合には、ＩＣを通常動作させる電圧がツェナー
ダイオードｄ1 ，ｄ2 のアノードとカソードと間に逆バ
イアスとして印加される。この状態においては、ツェナ
ーダイオードｄ1 ，ｄ2 の抵抗が非常に高いため当該ツ
ェナーダイオードｄ1 ，ｄ2 には電流が流れず、抵抗Ｒ
＝ｒ1 ＋ｒ2 ＋ｒ3 になる。一方、トリミングによって
抵抗Ｒ＝ｒ1 にしたい場合には、トリミング用パッドｐ
1 〜ｐ2 を用いてツェナーダイオードｄ1 ，ｄ 2 に逆バ
イアスを印加して過大電流を流し、ツェナーダイオード
ｄ1 ，ｄ2 をザッピングする。これによって、ツェナー
ダイオードｄ1 ，ｄ2 を、抵抗値が２０〜３０Ω程度の
低抵抗体にして抵抗ｒ2 ，ｒ3 のバイパスにし、抵抗Ｒ
＝ｒ1 にする。 【０００６】 【発明が解決しようとする課題】しかし、上記ツェナー
ザップによるトリミングでは、ツェナーダイオードがザ
ッピングされるまでは、トリミング用抵抗の方が当該ツ
ェナーダイオードよりも抵抗値が小さいことからトリミ
ングパッドからの過大電流がトリミング用抵抗及びこれ
に接続される他の素子へ流れる。このため、上記過大電
流によって、トリミング用回路に接続される他の素子に
電気的なダメージが加わり、信頼性上の問題を引き起こ
すことが懸念される。 【０００７】これを防止するためには、アノード及びカ
ソード中の不純物濃度を高くしてより低い逆バイアスの
印加でツェナーダイオードをツェナー降伏させてザッピ
ングする必要がある。しかし、シリコン中の不純物濃度
には固溶限界があることから、上記構成のツェナーダイ
オードで逆バイアスに対する耐圧を低下させるには限界
がある。 【０００８】 【課題を解決するための手段】そこで本発明のツェナー
ダイオードでは、アノード及びカソードのうちの少なく
とも何方か一方を、シリコンとシリコンよりもツェナー
降伏し易い半導体材料とからなる化合物半導体で構成す
ることを上記課題を解決するための手段としている。ま
た、上記半導体材料にはゲルマニウムを用いる。 【０００９】上記ツェナーダイオードでは、アノード及
びカソードのうちの何方か一方が、シリコンとシリコン
よりもツェナー降伏し易い半導体材料とからなる化合物
半導体で構成されていることから、シリコンからなるホ
モジャンクションを有するツェナーダイオードと比較し
て、逆バイアスを印加した場合の耐圧、すなわちツェナ
ー降伏する電圧が低くなる。このため、このツェナーダ
イオードを用いたトリミング回路では、より低電圧で当
該ツェナーダイオードがザッピングされる。 【００１０】 【発明の実施の形態】以下、本発明のツェナーダイオー
ドの第１〜第３実施形態を図面に基づいて順次説明す
る。なお、各実施形態の説明において同一の構成部分に
は同一の符号を付し、重複する説明は省略する。 【００１１】図１は、第１実施形態のツェナーダイオー
ドの断面図である。このツェナーダイオード１は、基板
１０上に配置されるアノード１１と、当該アノード１１
上に配置されるカソード１２とを有している。また、ア
ノード１１及びカソード１２には、それぞれアルミニウ
ムかなる配線１５が接続され、当該各配線１５からアノ
ード１１及びカソード１２に逆バイアスが印加されるよ
うに構成されている。 【００１２】上記アノード１１は、シリコン（Ｓｉ）と
シＳｉよりもツェナー降伏し易い半導体材料とからなる
化合物半導体中に、Ｐ型不純物を拡散させてなる層であ
る。ここで、上記ツェナー降伏し易い半導体材料には、
例えばゲルマニウム（Ｇｅ）が用いられる。Ｇｅは、そ
の降伏電界が８〔V/μｍ〕でありＳｉの降伏電界３０
〔V/μｍ〕に比べて低いこと、及びＧｅ中の電子の移動
度は３９００〔cm2/Vsec〕でありＳｉ中の電子の移動度
１３５０〔cm2/Vsec〕に比べて速いことから、Ｓｉより
もツェナー降伏し易い。 【００１３】また、上記ＧｅとＳｉとの化合物半導体
（Ｓｉ1-x Ｇｅx 、以下ＳｉＧｅと記す）でアノード１
１を構成する場合、当該ＳｉＧｅ中におけるＧｅの濃度
は、アノード１１が加熱された場合に基板１０とアノー
ド１１を構成するＳｉＧｅとの格子定数の違いによって
アノード１１が塑性変形して結晶欠陥を生じない程度の
値にする。そこで好ましくは、基板１０がＳｉからなる
場合には、ＳｉＧｅ中におけるＧｅの含有量を１５ｗｔ
％以下に設定する。さらに、ＳｉＧｅ中におけるＧｅの
濃度及びＰ型不純物の濃度は、上記ツェナーダイオード
をツェナーザップに用いたトリミング回路が組み込まれ
たＩＣを通常動作させる電圧では当該ツェナーダイオー
ドがザッピングされない範囲でできるだけ低い耐圧を有
するように設定する。 【００１４】一方、上記カソード１２は、Ｓｉ中にＮ型
不純物を拡散させてなる層かまたは上記アノード１１と
同様のＳｉＧｅ中にＮ型不純物を拡散させてなる層であ
る。そして、当該カソード１２をＳｉＧｅで構成する場
合には、当該ＳｉＧｅ中におけるＧｅの濃度は、アノー
ド１１やカソードが加熱された場合にアノード１１とカ
ソード１２を構成するＳｉＧｅとの格子定数の違いによ
って当該アノード１１及びカソード１２が塑性変形して
結晶欠陥を生じない程度の値にする。さらに、当該カソ
ード１２中におけるＧｅの濃度及び不純物の濃度は、上
記ツェナーダイオードをツェナーザップに用いたトリミ
ング回路が組み込まれたＩＣを通常動作させる電圧では
当該ツェナーダイオードがザッピングされない範囲でで
きるだけ低い耐圧を有するように設定する。 【００１５】なお、カソード１２をＳｉＧｅで構成する
場合には、上記アノード１１（第１不純物層）をＳｉで
構成するようにしても良い。この場合においても、カソ
ード１２を構成するＳｉＧｅ中のＧｅの濃度及びカソー
ド１２中のＮ型不純物の濃度は、上記と同様にして設定
する。 【００１６】また、上記ツェナーダイオード１が配置さ
れる基板１０は、例えばシリコン基板１０１と、この上
面に形成されたＮ型シリコンのエピタキシャル層（以
下、Ｎエピ層と記す）１０２と、当該Ｎエピ層１０２の
表面側に形成されたＬＯＣＯＳ（Local Oxidation of S
ilicon) 酸化膜１０６とで構成されている。そして、Ｌ
ＯＣＯＳ酸化膜１０６で分離されたＮエピ層１０２上に
上記ツェナーダイオード１を配置し、Ｎエピ層１０２内
に形成されたプラグ領域１０７とＮ型のカソード１２と
を配線１５によって短絡させることで、アノード１１と
シリコン基板１０１との電気的な分離状態を確保してい
る。 【００１７】上記構成のツェナーダイオード１では、ア
ノード１１及びカソード１２のうちの何方か一方が、Ｓ
ｉとＳｉよりもツェナー降伏し易い半導体材料（例えば
Ｇｅ）とからなる化合物半導体で構成されている。この
ことから、Ｓｉからなるホモジャンクションを有するツ
ェナーダイオードと比較して、上記ツェナーダイオード
１は逆バイアスに対する耐圧が低いものになる。したが
って、このツェナーダイオード１をツェナーザップとし
て用いたトリミング回路では、抵抗トリミングの際によ
り低電圧で当該ツェナーダイオードがザッピングされ
る。したがって、当該トリミング回路が組み込まれたＩ
Ｃでは、当該ＩＣを構成する素子に対するトリミングの
ための電圧の影響を小さく抑えて抵抗トリミングを行う
ことが可能になる。尚、上記トリミング回路は、従来の
技術において図９を用いて説明したと同様の回路であ
り、詳しい回路構成の説明は省略する。 【００１８】以下に、図２を用いて上記ツェナーダイオ
ード１の形成方法を説明する。尚、ここでは、同一基板
上に当該ツェナーダイオードとＮＰＮバイポーラトラン
ジスタとを形成する場合を例に取って説明を行う。先
ず、図２（１）に示すように、Ｐ型のシリコン基板１０
１上に、抵抗率１Ω・ｃｍ程度，膜厚１μｍ程度のＮエ
ピ層１０２を成膜する。このＮエピ層１０２は、ＮＰＮ
バイポーラトランジスタのコレクタ層になる。次に、熱
酸化法によってＮエピ層１０２の表面に３０ｎｍ程度の
膜厚のパッド酸化膜１０３を成長させ、さらに減圧ＣＶ
Ｄ（Chemical Vapor Deposition)法によって６５μｍ程
度の膜厚の窒化シリコン膜１０４を当該パッド酸化膜１
０３上に成膜する。上記パッド酸化膜１０３は次に行う
ＬＯＣＯＳ酸化の際の緩衝膜になるものであり、上記窒
化シリコン膜１０４は上記ＬＯＣＯＳ酸化の際の酸化防
止膜になるものである。 【００１９】次に、リソグラフィー法によって、窒化シ
リコン膜１０４上にレジストパターン１０５を形成す
る。このレジストパターン１０５は、ＬＯＣＯＳ酸化膜
を形成する部分のＮエピ層１０２上に開口部を有する形
状のものである。その後、上記レジストパターン１０５
をマスクに用いたＲＩＥ（Reactive IonEtching) によ
って、窒化シリコン膜１０４, パッド酸化膜１０３及び
Ｎエピ層１０２をエッチングする。 【００２０】次いで、図２（２）に示すように、レジス
トパターン（１０５）を除去した後、１０５０℃程度の
スチーム酸化によって、窒化シリコン膜１０４から露出
するＮエピ層１０２表面に１．０μｍ程度の膜厚のＬＯ
ＣＯＳ酸化膜１０６を成長させる。その後、熱リン酸を
用いたウェットエッチングによって、窒化シリコン膜１
０４を除去する。次いで、ここでは図示しないレジスト
パターンをマスクに用いたイオン注入によって、Ｎエピ
層１０２内にリン（Ｐ）のようなＮ型の不純物を１０16
個／ｃｍ2 程度導入する。その後１０００℃程度の温度
で上記Ｎ型の不純物の活性化熱処理を行い、当該Ｎエピ
層１０２内の表面側に上記Ｎ型の不純物を拡散させてな
るプラグ領域１０７を形成する。 【００２１】次に、上記レジストパターンを除去した
後、ここでは図示しない新たなレジストパターンをマス
クに用いたイオン注入によって、ＬＯＣＯＳ酸化膜１０
６の下面に沿った基板１０中にホウ素（Ｂ）のようなＰ
型の不純物を１０14個／ｃｍ2程度導入する。その後９
５０℃程度の温度で上記Ｐ型の不純物の活性化熱処理を
行い、当該ＬＯＣＯＳ酸化膜１０６の下面に上記Ｐ型の
不純物を拡散させてなるアイソレーション領域１０８を
形成する。次に、上記レジストパターンを除去した後、
フッ酸系の薬液を用いたウェットエッチングによって、
Ｎエピ層１０２上のパッド酸化膜１０３を除去する。以
上によって、基板１０を形成する。 【００２２】次いで、図２（３）に示すように、ＭＢＥ
（Molecular Beam epitaxy），ＵＨＶ（Ultra High Vac
uum ）−ＣＶＤ等の成膜技術によって、Ｐ型不純物を含
有するＳｉＧｅからなる第１半導体層１１ａを基板１０
上にエピタキシャル成長させる。この第１半導体層１１
ａは、ツェナーダイオードのアノードになると共にＮＰ
Ｎバイポーラトランジスタのベースを構成する層にな
る。その後、上記第１半導体層１１ａの成膜に連続させ
て、当該第１半導体層１１ａ上にＮ型不純物を含有する
Ｓｉからなる第２半導体層１２ａをエピタキシャル成長
させる。 【００２３】次に、図２（４）に示すように、リソグラ
フィー法によって第２半導体層１２ａ上にレジストパタ
ーン１１０を形成し、このレジストパターン１１０をマ
スクに用いて第２半導体層１２ａをエッチングする。こ
れによって、当該第２半導体層１２ａからなるカソード
１２を形成する。また、ここでは図示しないＮＰＮバイ
ポーラトランジスタ領域に当該第２半導体層１２ａから
なるエミッタを形成する。 【００２４】次に、図２（５）に示すように、上記レジ
ストパターン（１１０）を除去した後、カソード１２を
覆う状態で第１半導体層１１ａ上にレジストパターン１
１１を形成し、このレジストパターン１１１をマスクに
用いて第１半導体層１１ａをエッチングする。これによ
って、当該第１半導体層１１ａからなるアノード１１を
形成する。また、ここでは図示しないＮＰＮバイポーラ
トランジスタ領域に当該第１半導体層１１ａからなるベ
ースを形成する。 【００２５】次いで、上記レジストパターン１１を除去
した後、図１に示したように、ＣＶＤ法によって当該ア
ノード１１及びカソード１２を覆う状態で基板１０上に
酸化シリコン膜１３を成膜する。次いで、酸化シリコン
膜１３上に形成したレジストパターン（図示せず）をマ
スクに用いたエッチングによって、アノード１１，カソ
ード１２及び基板１０表面のプラグ領域１０７にそれぞ
れ達する各コンタクトホール１４を当該酸化シリコン膜
１３に形成する。 【００２６】その後、スパッタ成膜によって、下層から
順に膜厚３０ｎｍのＴｉ（チタン），膜厚７０ｎｍのＴ
ｉＯＮ（酸化窒化チタン），膜厚３０ｎｍのＴｉをバリ
アメタルとして成膜し、この上面にアルミニウムからな
る配線層を０．７μｍの膜厚で成膜する。次に、上記配
線層上にレジストパターン（図示せず）を形成し、この
レジストパターンをマスクに用いて上記配線層及びバリ
アメタルをエッチングする。これによって、アノード１
１に接続する配線１５とカソード１２とプラグ領域１０
７とを短絡させた状態でこれらに接続する配線１５とを
形成する。ただし、上記配線１５は、必ずしもカソード
１２とプラグ領域１０７とを短絡させる必要はない。ま
た、このエッチングによって、ここでは図示しないＮＰ
Ｎバイポーラトランジスタ領域にベース，エミッタ及び
プラグ層（コレクタ取り出し層）にそれぞれ接続する配
線を形成する。 【００２７】以上によって、ＮＰＮバイポーラトランジ
スタと同一の製造プロセスで上記ツェナーダイオードが
形成される。 【００２８】次に、図３は、第２実施形態のツェナーダ
イオードの断面図である。ここで示す第２実施形態のツ
ェナーダイオード２と上記第１実施形態のツェナーダイ
オードとの異なる点は、基板２０の構成にある。すなわ
ち、第２実施形態のツェナーダイオード２は、高耐圧の
ＮＰＮバイポーラトランジスタを構成する基板２０上に
形成されている。このため、当該ツェナーダイオード２
は、高耐圧ＮＰＮバイポーラトランジスタと同一の製造
工程で形成される。なお、基板２０上に配置されるアノ
ード１１及びカソード１２は、上記第１実施形態と同様
に構成されたものである。 【００２９】以下に、図４を用いて上記ツェナーダイオ
ード２の形成方法を説明する。先ず、図４（１）に示す
ように、９５０℃程度のスチーム酸化によって、Ｐ型の
シリコン基板１０１の表面層に３００ｎｍ程度の膜厚の
酸化シリコン膜２０２を成長させる。次に、ここでは図
示しないレジストパターンをマスクに用いたエッチング
によって酸化シリコン膜２０２をエッチングし、Ｎ+ 埋
め込み層を形成する領域上の酸化シリコン膜２０２部分
を除去する。次に、シリコン基板１０１中に、例えばＳ
ｂ2 Ｏ3 （酸化アンチモン）のような固体拡散ソースを
用いて１２００℃程度の温度でＳｂを拡散させ、当該シ
リコン基板１０１の表面層にＮ+埋め込み層２０３を形
成する。 【００３０】次に、図４（２）に示すように上記酸化シ
リコン膜（２０２）を除去した後、第１実施形態のツェ
ナーダイオード製造において図２（１）を用いて説明し
た工程と同様にして、シリコン基板１０１の上面に上記
第１実施形態と同様のＮエピ層２０４を成膜し、次い
で、Ｎエピ層２０４上にパッド酸化膜２０５と窒化シリ
コン膜２０６とを成膜する。その後、Ｎエピ層２０４の
プラグ領域になる部分上とＮＰＮバイポーラトランジス
タのコレクタになる部分上とに開口部を有するレジスト
パターン２０７を窒化シリコン膜２０６上に形成する。
次いで、当該レジストパターン２０７をマスクに用いて
窒化シリコン膜２０６，パッド酸化膜２０５及びＮエピ
層２０４のエッチングを行う。 【００３１】次いで、図４（３）に示すように、レジス
トパターン（４０７）を除去した後、上記第１実施形態
において図２（２）を用いて説明した工程と同様にし
て、Ｎエピ層２０４表面にＬＯＣＯＳ酸化膜２０８を成
長させる。 【００３２】次に、図４（４）に示すように、上記第１
実施形態において図２（２）を用いて説明した工程と同
様にして、Ｎエピ層２０４内の表面側にプラグ領域２０
９を形成し、さらに、ＬＯＣＯＳ酸化膜２０８の下面に
沿ってアイソレーション領域２１０を形成する。以上に
よって、基板２０を形成する。 【００３３】その後、図５（５）〜（７）に示す工程
は、上記第１実施形態の図２（３）〜（５）を用いて説
明した工程と同様にして、基板２０上に第１半導体層１
１ａかなるアノード１１と第２半導体層１２ａからなる
カソード１２を積層形成する。以下の工程も上記第１実
施形態と同様に行い、これによって図３に示したツェナ
ーダイオード２を形成する。 【００３４】次に、図６は、第３実施形態のツェナーダ
イオードの断面図である。ここで示す第３実施形態のツ
ェナーダイオード３と上記第１及び第２実施形態のツェ
ナーダイオードとの異なる点は、アノード１１内の不純
物分布にある。すなわち、第３実施形態のツェナーダイ
オード３では、カソード１２から露出しているアノード
１１部分の不純物濃度がカソード１２下のアノード１１
部分の不純物濃度よりも濃くなっている。このため、以
下に示す製造工程においてカソード１２を形成する場合
に、当該カソード１２から露出しているアノード１１部
分の膜厚がオーバーエッチングによって薄くなっても、
配線１５が接続される上記アノード１１部分の抵抗値の
上昇を低く抑えることができる。そして、基板２０は、
例えば上記第２実施形態のツェナーダイオード（２）と
同様に構成されたものでも良い。 【００３５】以下に、上記ツェナーダイオード３の形成
方法を説明する。先ず、図７（５）に示すように、例え
ば第２実施形態のツェナーダイオード製造における図４
（１）〜（４）を用いて説明した工程と同様にして基板
２０を形成した後、図５（５）を用いて説明したと同様
にして当該基板２０上に第１半導体層１１ａと第２半導
体層１２ａとを成膜する。その後、当該第２半導体層１
２ａ上に、６０ｎｍ程度の膜厚の窒化シリコン膜３０１
を成膜する。この窒化シリコン膜３０１は、後の図７
（８）を用いて説明するイオン注入工程で、カソードの
マスクになる層である。 【００３６】次に、図７（６），（７）に示す工程は、
上記第２実施形態の図５（６）及び（７）を用いて説明
したと同様に行い、これによって基板２０上にアノード
１１とカソード１２とを積層形成する。カソード１２の
上面には、窒化シリコン膜３０１が残った状態になって
いる。 【００３７】その後、図７（８）に示す工程では、カソ
ード１２，当該カソード１２上の窒化シリコン膜３０１
及びアノード１１の側壁に酸化シリコンからなるサイド
ウォール３０２を形成する。このサイドウォール３０２
は、ＣＶＤ法によって成膜した４００ｎｍ程度の膜厚の
酸化シリコン膜（図示せず）をＲＩＥすることによって
形成される。次に、基板２０上に、レジストパターン３
０３を形成する。その後、このレジストパターン３０３
をマスクに用いたイオン注入によって、カソード１２か
ら露出するアノード１１部分に１０15個／ｃｍ2 程度の
ホウ素イオンまたはフッ化ホウ素イオン（ＢＦ2 ）のよ
うなＰ型不純物を注入する。 【００３８】これによって、上記アノード１１部分の不
純物濃度を他のアノード１１部分よりも高くする。そし
て、図７（６）で示したカソード１２を形成する際の第
２半導体層１２ａのエッチングで、オーバーエッチング
された第１半導体層１１ａの膜減りによるアノード１１
の抵抗の上昇を抑える。 【００３９】その後、図６に示すように、レジストパタ
ーン（３０３）と窒化シリコン膜（３０１）とを除去し
た後、第１及び第２実施形態と同様にして、配線１５を
形成する。 【００４０】以上の各実施形態では、ＮＰＮバイポーラ
トランジスタと同一工程で同一基板上に配置されるツェ
ナーダイオードを例に取って説明を行った。このため、
上記ツェナーダイオードの構成を、基板１０，２０上に
アノード１１を配置し、当該アノード１１上にカソード
１２を配置したものとして説明した。しかし、本発明の
ツェナーダイオードは上記に限定されるものではなく、
抵抗トリミングのツェナーザップとして用いられるもの
で有ればよい。このため、基板１０，２０上のアノード
１１とカソード１２との配置状態は、当該アノード１１
とカソード１２とが接合状態にあれば上記構成に限定さ
れるものではない。 【００４１】 【発明の効果】以上、本発明のツェナーダイオードによ
れば、アノード及びカソードのうちの何方か一方をシリ
コンとシリコンよりもツェナー降伏し易い半導体材料と
からなる化合物半導体で形成することで、シリコンから
なるホモジャンクションを有するツェナーダイオードと
比較して逆バイアスに対する耐圧を低くすることができ
る。このため、ツェナーダイオードを用いた抵抗トリミ
ング用の回路において、より低電圧でツェナーダイオー
ドをザッピングすることが可能になり、上記トリミング
回路に接続する抵抗及び素子に過大な電流を流すことな
く抵抗トリミングを行うことが可能になる。
トリミングに用いられるツェナーダイオードに関する。 【０００２】 【従来の技術】ＶＬＳＩに搭載されるデバイスを高精度
化する技術としてトリミングがある。例えば抵抗のトリ
ミングとしては、レーザーカット，アルミニウムヒュー
ズ，ツェナーザップがある。上記ツェナーザップによる
トリミングは、現有のデバイス測定装置で容易にツェナ
ーダイオードのザッピングが可能であることから有用な
トリミング技術として採用され始めている。 【０００３】図８は、上記トリミング回路に用いられる
ツェナーダイオードの断面図である。このツェナーダイ
オード８は、シリコン基板８１上にエピタキシャル成長
させたＮ型シリコンのエピタキシャル層（以下、Ｎエピ
層）８２と、このＮエピ層８２の表面層に配置されたＰ
型不純物層からなるアノード８３、当該アノード８３の
表面層に配置されたＮ型不純物層からなるカソード８４
とを有している。上記アノード８３及びカソード８４に
は、アルミニウムからなる配線８５がそれぞれ接続され
ている。また、アノード８３及びカソード８４は、Ｎエ
ピ層８２の表面層に不純物を拡散させることによって形
成された層であり、当該アノード８３とカソード８４と
の間には、Ｎ型シリコンとＰ型シリコンとのホモジャン
クションが形成される。また、ＮＰＮトランジスタのエ
ミッタ−ベース間がツェナー降伏を示すことから、図に
示すように上記Ｎエピ層８２をコレクタにしたＮＰＮト
ランジスタにおいて、当該トランジスタのベースをアノ
ード８３にし、エミッタをカソード８４にしてツェナー
ダイオードとしても良い。この場合には、上記Ｎエピ層
８２にＮ型埋め込み層８５を介して接続されたＮ型のプ
ラグ領域８６と、エミッタになるカソード８４とを短絡
させて用いることもできる。 【０００４】そして、ツェナーザップによる抵抗トリミ
ングでは、上記のツェナーダイオードを用いて図９に示
すようなトリミング回路を構成する。このトリミング回
路は、直列に接続された抵抗ｒ1 〜ｒ3 からなる抵抗Ｒ
と、抵抗ｒ2 ，ｒ3 にそれぞれ並列に接続されたツェナ
ーダイオードｄ1 ，ｄ2 とを有し、これらのツェナーダ
イオードｄ1 ，ｄ2 には、当該ツェナーダイオード
ｄ 1 ，ｄ2 のアノードとカソードとの間に逆バイアスを
印加してザッピングするためのトリミング用パッドｐ1
〜ｐ3 が接続されている。上記構成のトリミング回路
は、ＩＣ上に形成された素子が通常動作する状態におい
てツェナーダイオードｄ1 ，ｄ2 に逆バイアスが印加さ
れるように、当該ＩＣ上に作り込まれている。 【０００５】上記トリミング回路では、トリミングを行
わない場合には、ＩＣを通常動作させる電圧がツェナー
ダイオードｄ1 ，ｄ2 のアノードとカソードと間に逆バ
イアスとして印加される。この状態においては、ツェナ
ーダイオードｄ1 ，ｄ2 の抵抗が非常に高いため当該ツ
ェナーダイオードｄ1 ，ｄ2 には電流が流れず、抵抗Ｒ
＝ｒ1 ＋ｒ2 ＋ｒ3 になる。一方、トリミングによって
抵抗Ｒ＝ｒ1 にしたい場合には、トリミング用パッドｐ
1 〜ｐ2 を用いてツェナーダイオードｄ1 ，ｄ 2 に逆バ
イアスを印加して過大電流を流し、ツェナーダイオード
ｄ1 ，ｄ2 をザッピングする。これによって、ツェナー
ダイオードｄ1 ，ｄ2 を、抵抗値が２０〜３０Ω程度の
低抵抗体にして抵抗ｒ2 ，ｒ3 のバイパスにし、抵抗Ｒ
＝ｒ1 にする。 【０００６】 【発明が解決しようとする課題】しかし、上記ツェナー
ザップによるトリミングでは、ツェナーダイオードがザ
ッピングされるまでは、トリミング用抵抗の方が当該ツ
ェナーダイオードよりも抵抗値が小さいことからトリミ
ングパッドからの過大電流がトリミング用抵抗及びこれ
に接続される他の素子へ流れる。このため、上記過大電
流によって、トリミング用回路に接続される他の素子に
電気的なダメージが加わり、信頼性上の問題を引き起こ
すことが懸念される。 【０００７】これを防止するためには、アノード及びカ
ソード中の不純物濃度を高くしてより低い逆バイアスの
印加でツェナーダイオードをツェナー降伏させてザッピ
ングする必要がある。しかし、シリコン中の不純物濃度
には固溶限界があることから、上記構成のツェナーダイ
オードで逆バイアスに対する耐圧を低下させるには限界
がある。 【０００８】 【課題を解決するための手段】そこで本発明のツェナー
ダイオードでは、アノード及びカソードのうちの少なく
とも何方か一方を、シリコンとシリコンよりもツェナー
降伏し易い半導体材料とからなる化合物半導体で構成す
ることを上記課題を解決するための手段としている。ま
た、上記半導体材料にはゲルマニウムを用いる。 【０００９】上記ツェナーダイオードでは、アノード及
びカソードのうちの何方か一方が、シリコンとシリコン
よりもツェナー降伏し易い半導体材料とからなる化合物
半導体で構成されていることから、シリコンからなるホ
モジャンクションを有するツェナーダイオードと比較し
て、逆バイアスを印加した場合の耐圧、すなわちツェナ
ー降伏する電圧が低くなる。このため、このツェナーダ
イオードを用いたトリミング回路では、より低電圧で当
該ツェナーダイオードがザッピングされる。 【００１０】 【発明の実施の形態】以下、本発明のツェナーダイオー
ドの第１〜第３実施形態を図面に基づいて順次説明す
る。なお、各実施形態の説明において同一の構成部分に
は同一の符号を付し、重複する説明は省略する。 【００１１】図１は、第１実施形態のツェナーダイオー
ドの断面図である。このツェナーダイオード１は、基板
１０上に配置されるアノード１１と、当該アノード１１
上に配置されるカソード１２とを有している。また、ア
ノード１１及びカソード１２には、それぞれアルミニウ
ムかなる配線１５が接続され、当該各配線１５からアノ
ード１１及びカソード１２に逆バイアスが印加されるよ
うに構成されている。 【００１２】上記アノード１１は、シリコン（Ｓｉ）と
シＳｉよりもツェナー降伏し易い半導体材料とからなる
化合物半導体中に、Ｐ型不純物を拡散させてなる層であ
る。ここで、上記ツェナー降伏し易い半導体材料には、
例えばゲルマニウム（Ｇｅ）が用いられる。Ｇｅは、そ
の降伏電界が８〔V/μｍ〕でありＳｉの降伏電界３０
〔V/μｍ〕に比べて低いこと、及びＧｅ中の電子の移動
度は３９００〔cm2/Vsec〕でありＳｉ中の電子の移動度
１３５０〔cm2/Vsec〕に比べて速いことから、Ｓｉより
もツェナー降伏し易い。 【００１３】また、上記ＧｅとＳｉとの化合物半導体
（Ｓｉ1-x Ｇｅx 、以下ＳｉＧｅと記す）でアノード１
１を構成する場合、当該ＳｉＧｅ中におけるＧｅの濃度
は、アノード１１が加熱された場合に基板１０とアノー
ド１１を構成するＳｉＧｅとの格子定数の違いによって
アノード１１が塑性変形して結晶欠陥を生じない程度の
値にする。そこで好ましくは、基板１０がＳｉからなる
場合には、ＳｉＧｅ中におけるＧｅの含有量を１５ｗｔ
％以下に設定する。さらに、ＳｉＧｅ中におけるＧｅの
濃度及びＰ型不純物の濃度は、上記ツェナーダイオード
をツェナーザップに用いたトリミング回路が組み込まれ
たＩＣを通常動作させる電圧では当該ツェナーダイオー
ドがザッピングされない範囲でできるだけ低い耐圧を有
するように設定する。 【００１４】一方、上記カソード１２は、Ｓｉ中にＮ型
不純物を拡散させてなる層かまたは上記アノード１１と
同様のＳｉＧｅ中にＮ型不純物を拡散させてなる層であ
る。そして、当該カソード１２をＳｉＧｅで構成する場
合には、当該ＳｉＧｅ中におけるＧｅの濃度は、アノー
ド１１やカソードが加熱された場合にアノード１１とカ
ソード１２を構成するＳｉＧｅとの格子定数の違いによ
って当該アノード１１及びカソード１２が塑性変形して
結晶欠陥を生じない程度の値にする。さらに、当該カソ
ード１２中におけるＧｅの濃度及び不純物の濃度は、上
記ツェナーダイオードをツェナーザップに用いたトリミ
ング回路が組み込まれたＩＣを通常動作させる電圧では
当該ツェナーダイオードがザッピングされない範囲でで
きるだけ低い耐圧を有するように設定する。 【００１５】なお、カソード１２をＳｉＧｅで構成する
場合には、上記アノード１１（第１不純物層）をＳｉで
構成するようにしても良い。この場合においても、カソ
ード１２を構成するＳｉＧｅ中のＧｅの濃度及びカソー
ド１２中のＮ型不純物の濃度は、上記と同様にして設定
する。 【００１６】また、上記ツェナーダイオード１が配置さ
れる基板１０は、例えばシリコン基板１０１と、この上
面に形成されたＮ型シリコンのエピタキシャル層（以
下、Ｎエピ層と記す）１０２と、当該Ｎエピ層１０２の
表面側に形成されたＬＯＣＯＳ（Local Oxidation of S
ilicon) 酸化膜１０６とで構成されている。そして、Ｌ
ＯＣＯＳ酸化膜１０６で分離されたＮエピ層１０２上に
上記ツェナーダイオード１を配置し、Ｎエピ層１０２内
に形成されたプラグ領域１０７とＮ型のカソード１２と
を配線１５によって短絡させることで、アノード１１と
シリコン基板１０１との電気的な分離状態を確保してい
る。 【００１７】上記構成のツェナーダイオード１では、ア
ノード１１及びカソード１２のうちの何方か一方が、Ｓ
ｉとＳｉよりもツェナー降伏し易い半導体材料（例えば
Ｇｅ）とからなる化合物半導体で構成されている。この
ことから、Ｓｉからなるホモジャンクションを有するツ
ェナーダイオードと比較して、上記ツェナーダイオード
１は逆バイアスに対する耐圧が低いものになる。したが
って、このツェナーダイオード１をツェナーザップとし
て用いたトリミング回路では、抵抗トリミングの際によ
り低電圧で当該ツェナーダイオードがザッピングされ
る。したがって、当該トリミング回路が組み込まれたＩ
Ｃでは、当該ＩＣを構成する素子に対するトリミングの
ための電圧の影響を小さく抑えて抵抗トリミングを行う
ことが可能になる。尚、上記トリミング回路は、従来の
技術において図９を用いて説明したと同様の回路であ
り、詳しい回路構成の説明は省略する。 【００１８】以下に、図２を用いて上記ツェナーダイオ
ード１の形成方法を説明する。尚、ここでは、同一基板
上に当該ツェナーダイオードとＮＰＮバイポーラトラン
ジスタとを形成する場合を例に取って説明を行う。先
ず、図２（１）に示すように、Ｐ型のシリコン基板１０
１上に、抵抗率１Ω・ｃｍ程度，膜厚１μｍ程度のＮエ
ピ層１０２を成膜する。このＮエピ層１０２は、ＮＰＮ
バイポーラトランジスタのコレクタ層になる。次に、熱
酸化法によってＮエピ層１０２の表面に３０ｎｍ程度の
膜厚のパッド酸化膜１０３を成長させ、さらに減圧ＣＶ
Ｄ（Chemical Vapor Deposition)法によって６５μｍ程
度の膜厚の窒化シリコン膜１０４を当該パッド酸化膜１
０３上に成膜する。上記パッド酸化膜１０３は次に行う
ＬＯＣＯＳ酸化の際の緩衝膜になるものであり、上記窒
化シリコン膜１０４は上記ＬＯＣＯＳ酸化の際の酸化防
止膜になるものである。 【００１９】次に、リソグラフィー法によって、窒化シ
リコン膜１０４上にレジストパターン１０５を形成す
る。このレジストパターン１０５は、ＬＯＣＯＳ酸化膜
を形成する部分のＮエピ層１０２上に開口部を有する形
状のものである。その後、上記レジストパターン１０５
をマスクに用いたＲＩＥ（Reactive IonEtching) によ
って、窒化シリコン膜１０４, パッド酸化膜１０３及び
Ｎエピ層１０２をエッチングする。 【００２０】次いで、図２（２）に示すように、レジス
トパターン（１０５）を除去した後、１０５０℃程度の
スチーム酸化によって、窒化シリコン膜１０４から露出
するＮエピ層１０２表面に１．０μｍ程度の膜厚のＬＯ
ＣＯＳ酸化膜１０６を成長させる。その後、熱リン酸を
用いたウェットエッチングによって、窒化シリコン膜１
０４を除去する。次いで、ここでは図示しないレジスト
パターンをマスクに用いたイオン注入によって、Ｎエピ
層１０２内にリン（Ｐ）のようなＮ型の不純物を１０16
個／ｃｍ2 程度導入する。その後１０００℃程度の温度
で上記Ｎ型の不純物の活性化熱処理を行い、当該Ｎエピ
層１０２内の表面側に上記Ｎ型の不純物を拡散させてな
るプラグ領域１０７を形成する。 【００２１】次に、上記レジストパターンを除去した
後、ここでは図示しない新たなレジストパターンをマス
クに用いたイオン注入によって、ＬＯＣＯＳ酸化膜１０
６の下面に沿った基板１０中にホウ素（Ｂ）のようなＰ
型の不純物を１０14個／ｃｍ2程度導入する。その後９
５０℃程度の温度で上記Ｐ型の不純物の活性化熱処理を
行い、当該ＬＯＣＯＳ酸化膜１０６の下面に上記Ｐ型の
不純物を拡散させてなるアイソレーション領域１０８を
形成する。次に、上記レジストパターンを除去した後、
フッ酸系の薬液を用いたウェットエッチングによって、
Ｎエピ層１０２上のパッド酸化膜１０３を除去する。以
上によって、基板１０を形成する。 【００２２】次いで、図２（３）に示すように、ＭＢＥ
（Molecular Beam epitaxy），ＵＨＶ（Ultra High Vac
uum ）−ＣＶＤ等の成膜技術によって、Ｐ型不純物を含
有するＳｉＧｅからなる第１半導体層１１ａを基板１０
上にエピタキシャル成長させる。この第１半導体層１１
ａは、ツェナーダイオードのアノードになると共にＮＰ
Ｎバイポーラトランジスタのベースを構成する層にな
る。その後、上記第１半導体層１１ａの成膜に連続させ
て、当該第１半導体層１１ａ上にＮ型不純物を含有する
Ｓｉからなる第２半導体層１２ａをエピタキシャル成長
させる。 【００２３】次に、図２（４）に示すように、リソグラ
フィー法によって第２半導体層１２ａ上にレジストパタ
ーン１１０を形成し、このレジストパターン１１０をマ
スクに用いて第２半導体層１２ａをエッチングする。こ
れによって、当該第２半導体層１２ａからなるカソード
１２を形成する。また、ここでは図示しないＮＰＮバイ
ポーラトランジスタ領域に当該第２半導体層１２ａから
なるエミッタを形成する。 【００２４】次に、図２（５）に示すように、上記レジ
ストパターン（１１０）を除去した後、カソード１２を
覆う状態で第１半導体層１１ａ上にレジストパターン１
１１を形成し、このレジストパターン１１１をマスクに
用いて第１半導体層１１ａをエッチングする。これによ
って、当該第１半導体層１１ａからなるアノード１１を
形成する。また、ここでは図示しないＮＰＮバイポーラ
トランジスタ領域に当該第１半導体層１１ａからなるベ
ースを形成する。 【００２５】次いで、上記レジストパターン１１を除去
した後、図１に示したように、ＣＶＤ法によって当該ア
ノード１１及びカソード１２を覆う状態で基板１０上に
酸化シリコン膜１３を成膜する。次いで、酸化シリコン
膜１３上に形成したレジストパターン（図示せず）をマ
スクに用いたエッチングによって、アノード１１，カソ
ード１２及び基板１０表面のプラグ領域１０７にそれぞ
れ達する各コンタクトホール１４を当該酸化シリコン膜
１３に形成する。 【００２６】その後、スパッタ成膜によって、下層から
順に膜厚３０ｎｍのＴｉ（チタン），膜厚７０ｎｍのＴ
ｉＯＮ（酸化窒化チタン），膜厚３０ｎｍのＴｉをバリ
アメタルとして成膜し、この上面にアルミニウムからな
る配線層を０．７μｍの膜厚で成膜する。次に、上記配
線層上にレジストパターン（図示せず）を形成し、この
レジストパターンをマスクに用いて上記配線層及びバリ
アメタルをエッチングする。これによって、アノード１
１に接続する配線１５とカソード１２とプラグ領域１０
７とを短絡させた状態でこれらに接続する配線１５とを
形成する。ただし、上記配線１５は、必ずしもカソード
１２とプラグ領域１０７とを短絡させる必要はない。ま
た、このエッチングによって、ここでは図示しないＮＰ
Ｎバイポーラトランジスタ領域にベース，エミッタ及び
プラグ層（コレクタ取り出し層）にそれぞれ接続する配
線を形成する。 【００２７】以上によって、ＮＰＮバイポーラトランジ
スタと同一の製造プロセスで上記ツェナーダイオードが
形成される。 【００２８】次に、図３は、第２実施形態のツェナーダ
イオードの断面図である。ここで示す第２実施形態のツ
ェナーダイオード２と上記第１実施形態のツェナーダイ
オードとの異なる点は、基板２０の構成にある。すなわ
ち、第２実施形態のツェナーダイオード２は、高耐圧の
ＮＰＮバイポーラトランジスタを構成する基板２０上に
形成されている。このため、当該ツェナーダイオード２
は、高耐圧ＮＰＮバイポーラトランジスタと同一の製造
工程で形成される。なお、基板２０上に配置されるアノ
ード１１及びカソード１２は、上記第１実施形態と同様
に構成されたものである。 【００２９】以下に、図４を用いて上記ツェナーダイオ
ード２の形成方法を説明する。先ず、図４（１）に示す
ように、９５０℃程度のスチーム酸化によって、Ｐ型の
シリコン基板１０１の表面層に３００ｎｍ程度の膜厚の
酸化シリコン膜２０２を成長させる。次に、ここでは図
示しないレジストパターンをマスクに用いたエッチング
によって酸化シリコン膜２０２をエッチングし、Ｎ+ 埋
め込み層を形成する領域上の酸化シリコン膜２０２部分
を除去する。次に、シリコン基板１０１中に、例えばＳ
ｂ2 Ｏ3 （酸化アンチモン）のような固体拡散ソースを
用いて１２００℃程度の温度でＳｂを拡散させ、当該シ
リコン基板１０１の表面層にＮ+埋め込み層２０３を形
成する。 【００３０】次に、図４（２）に示すように上記酸化シ
リコン膜（２０２）を除去した後、第１実施形態のツェ
ナーダイオード製造において図２（１）を用いて説明し
た工程と同様にして、シリコン基板１０１の上面に上記
第１実施形態と同様のＮエピ層２０４を成膜し、次い
で、Ｎエピ層２０４上にパッド酸化膜２０５と窒化シリ
コン膜２０６とを成膜する。その後、Ｎエピ層２０４の
プラグ領域になる部分上とＮＰＮバイポーラトランジス
タのコレクタになる部分上とに開口部を有するレジスト
パターン２０７を窒化シリコン膜２０６上に形成する。
次いで、当該レジストパターン２０７をマスクに用いて
窒化シリコン膜２０６，パッド酸化膜２０５及びＮエピ
層２０４のエッチングを行う。 【００３１】次いで、図４（３）に示すように、レジス
トパターン（４０７）を除去した後、上記第１実施形態
において図２（２）を用いて説明した工程と同様にし
て、Ｎエピ層２０４表面にＬＯＣＯＳ酸化膜２０８を成
長させる。 【００３２】次に、図４（４）に示すように、上記第１
実施形態において図２（２）を用いて説明した工程と同
様にして、Ｎエピ層２０４内の表面側にプラグ領域２０
９を形成し、さらに、ＬＯＣＯＳ酸化膜２０８の下面に
沿ってアイソレーション領域２１０を形成する。以上に
よって、基板２０を形成する。 【００３３】その後、図５（５）〜（７）に示す工程
は、上記第１実施形態の図２（３）〜（５）を用いて説
明した工程と同様にして、基板２０上に第１半導体層１
１ａかなるアノード１１と第２半導体層１２ａからなる
カソード１２を積層形成する。以下の工程も上記第１実
施形態と同様に行い、これによって図３に示したツェナ
ーダイオード２を形成する。 【００３４】次に、図６は、第３実施形態のツェナーダ
イオードの断面図である。ここで示す第３実施形態のツ
ェナーダイオード３と上記第１及び第２実施形態のツェ
ナーダイオードとの異なる点は、アノード１１内の不純
物分布にある。すなわち、第３実施形態のツェナーダイ
オード３では、カソード１２から露出しているアノード
１１部分の不純物濃度がカソード１２下のアノード１１
部分の不純物濃度よりも濃くなっている。このため、以
下に示す製造工程においてカソード１２を形成する場合
に、当該カソード１２から露出しているアノード１１部
分の膜厚がオーバーエッチングによって薄くなっても、
配線１５が接続される上記アノード１１部分の抵抗値の
上昇を低く抑えることができる。そして、基板２０は、
例えば上記第２実施形態のツェナーダイオード（２）と
同様に構成されたものでも良い。 【００３５】以下に、上記ツェナーダイオード３の形成
方法を説明する。先ず、図７（５）に示すように、例え
ば第２実施形態のツェナーダイオード製造における図４
（１）〜（４）を用いて説明した工程と同様にして基板
２０を形成した後、図５（５）を用いて説明したと同様
にして当該基板２０上に第１半導体層１１ａと第２半導
体層１２ａとを成膜する。その後、当該第２半導体層１
２ａ上に、６０ｎｍ程度の膜厚の窒化シリコン膜３０１
を成膜する。この窒化シリコン膜３０１は、後の図７
（８）を用いて説明するイオン注入工程で、カソードの
マスクになる層である。 【００３６】次に、図７（６），（７）に示す工程は、
上記第２実施形態の図５（６）及び（７）を用いて説明
したと同様に行い、これによって基板２０上にアノード
１１とカソード１２とを積層形成する。カソード１２の
上面には、窒化シリコン膜３０１が残った状態になって
いる。 【００３７】その後、図７（８）に示す工程では、カソ
ード１２，当該カソード１２上の窒化シリコン膜３０１
及びアノード１１の側壁に酸化シリコンからなるサイド
ウォール３０２を形成する。このサイドウォール３０２
は、ＣＶＤ法によって成膜した４００ｎｍ程度の膜厚の
酸化シリコン膜（図示せず）をＲＩＥすることによって
形成される。次に、基板２０上に、レジストパターン３
０３を形成する。その後、このレジストパターン３０３
をマスクに用いたイオン注入によって、カソード１２か
ら露出するアノード１１部分に１０15個／ｃｍ2 程度の
ホウ素イオンまたはフッ化ホウ素イオン（ＢＦ2 ）のよ
うなＰ型不純物を注入する。 【００３８】これによって、上記アノード１１部分の不
純物濃度を他のアノード１１部分よりも高くする。そし
て、図７（６）で示したカソード１２を形成する際の第
２半導体層１２ａのエッチングで、オーバーエッチング
された第１半導体層１１ａの膜減りによるアノード１１
の抵抗の上昇を抑える。 【００３９】その後、図６に示すように、レジストパタ
ーン（３０３）と窒化シリコン膜（３０１）とを除去し
た後、第１及び第２実施形態と同様にして、配線１５を
形成する。 【００４０】以上の各実施形態では、ＮＰＮバイポーラ
トランジスタと同一工程で同一基板上に配置されるツェ
ナーダイオードを例に取って説明を行った。このため、
上記ツェナーダイオードの構成を、基板１０，２０上に
アノード１１を配置し、当該アノード１１上にカソード
１２を配置したものとして説明した。しかし、本発明の
ツェナーダイオードは上記に限定されるものではなく、
抵抗トリミングのツェナーザップとして用いられるもの
で有ればよい。このため、基板１０，２０上のアノード
１１とカソード１２との配置状態は、当該アノード１１
とカソード１２とが接合状態にあれば上記構成に限定さ
れるものではない。 【００４１】 【発明の効果】以上、本発明のツェナーダイオードによ
れば、アノード及びカソードのうちの何方か一方をシリ
コンとシリコンよりもツェナー降伏し易い半導体材料と
からなる化合物半導体で形成することで、シリコンから
なるホモジャンクションを有するツェナーダイオードと
比較して逆バイアスに対する耐圧を低くすることができ
る。このため、ツェナーダイオードを用いた抵抗トリミ
ング用の回路において、より低電圧でツェナーダイオー
ドをザッピングすることが可能になり、上記トリミング
回路に接続する抵抗及び素子に過大な電流を流すことな
く抵抗トリミングを行うことが可能になる。
【図面の簡単な説明】
【図１】第１実施形態のツェナーダイオードの断面図で
ある。 【図２】第１実施形態のツェナーダイオードの製造工程
図である。 【図３】第２実施形態のツェナーダイオードの断面図で
ある。 【図４】第２実施形態のツェナーダイオードの製造工程
図（その１）である。 【図５】第２実施形態のツェナーダイオードの製造工程
図（その２）である。 【図６】第３実施形態のツェナーダイオードの断面図で
ある。 【図７】第３実施形態のツェナーダイオードの製造工程
図である。 【図８】従来のツェナーダイオードの断面図である。 【図９】ツェナーザップによる抵抗トリミングの回路図
である。 【符号の説明】 １，２，３ ツェナーダイオード １０，２０ 基板 １１ アノード １２ カソード
ある。 【図２】第１実施形態のツェナーダイオードの製造工程
図である。 【図３】第２実施形態のツェナーダイオードの断面図で
ある。 【図４】第２実施形態のツェナーダイオードの製造工程
図（その１）である。 【図５】第２実施形態のツェナーダイオードの製造工程
図（その２）である。 【図６】第３実施形態のツェナーダイオードの断面図で
ある。 【図７】第３実施形態のツェナーダイオードの製造工程
図である。 【図８】従来のツェナーダイオードの断面図である。 【図９】ツェナーザップによる抵抗トリミングの回路図
である。 【符号の説明】 １，２，３ ツェナーダイオード １０，２０ 基板 １１ アノード １２ カソード
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 アノードと、当該アノードに接合する状
態で配置されたカソードとを有するツェナーダイオード
において、 前記アノード及びカソードのうちの少なくとも何れか一
方は、シリコンとゲルマニウムとからなる化合物半導体
で構成されたものであることを特徴とするツェナーダイ
オード。
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|---|---|---|---|
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Applications Claiming Priority (1)
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|---|---|---|---|
| JP33141095A JP3421895B2 (ja) | 1995-12-20 | 1995-12-20 | ツェナーダイオード |
Publications (2)
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