JPH04354219A - データ伝送方式 - Google Patents
データ伝送方式Info
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- JPH04354219A JPH04354219A JP3128116A JP12811691A JPH04354219A JP H04354219 A JPH04354219 A JP H04354219A JP 3128116 A JP3128116 A JP 3128116A JP 12811691 A JP12811691 A JP 12811691A JP H04354219 A JPH04354219 A JP H04354219A
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- clock
- data
- delay time
- circuit
- transmission
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 63
- 230000003111 delayed effect Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 5
- 230000001934 delay Effects 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、データ送信元に供給し
たクロックに同期して送られるデータを同一クロックを
用いて受信処理するデータ伝送方式に関する。
たクロックに同期して送られるデータを同一クロックを
用いて受信処理するデータ伝送方式に関する。
【0002】近年、一つの装置より他の装置にクロック
を供給し、かつ、クロック供給先の装置から供給したク
ロックに同期して送信されるデータをクロック供給元の
装置が同一クロックを用いて受信するデータ伝送方式が
多く使用されるようになってきている。
を供給し、かつ、クロック供給先の装置から供給したク
ロックに同期して送信されるデータをクロック供給元の
装置が同一クロックを用いて受信するデータ伝送方式が
多く使用されるようになってきている。
【0003】このようなデータ伝送方式においては、送
信元の装置のクロック源より送出されるクロックが供給
先の装置に受信されるまでに経由するクロック送信回路
や伝送路において遅延を生じ、更に、供給先の装置より
供給したクロックに同期して送信されるデータも伝送路
やクロック供給元の装置のデータ受信回路によって遅延
する。クロック供給元の装置が供給先より送られるデー
タを同一クロックを用いて受信処理する場合には前記遅
延時間の総和が一定の範囲内にある必要があり、その範
囲として例えばクロック1周期以内と規定されるのが一
般的である。
信元の装置のクロック源より送出されるクロックが供給
先の装置に受信されるまでに経由するクロック送信回路
や伝送路において遅延を生じ、更に、供給先の装置より
供給したクロックに同期して送信されるデータも伝送路
やクロック供給元の装置のデータ受信回路によって遅延
する。クロック供給元の装置が供給先より送られるデー
タを同一クロックを用いて受信処理する場合には前記遅
延時間の総和が一定の範囲内にある必要があり、その範
囲として例えばクロック1周期以内と規定されるのが一
般的である。
【0004】しかし、クロック及びデータを送受信する
際にクロックの送受信装置及びデータの送受信装置内に
おいて一定の遅延時間を生ずることは避けられないため
、遅延時間を規定の範囲内に収めるためには伝送路の遅
延時間或いはデータ伝送速度を制限することとなる。 従って、データ伝送速度が定められている場合にはデー
タ送信側(クロック供給先)装置とデータ受信側(クロ
ック供給元)装置の間の伝送路の距離が制約されること
となる。
際にクロックの送受信装置及びデータの送受信装置内に
おいて一定の遅延時間を生ずることは避けられないため
、遅延時間を規定の範囲内に収めるためには伝送路の遅
延時間或いはデータ伝送速度を制限することとなる。 従って、データ伝送速度が定められている場合にはデー
タ送信側(クロック供給先)装置とデータ受信側(クロ
ック供給元)装置の間の伝送路の距離が制約されること
となる。
【0005】このため、データ送受信装置間の伝送路の
距離の制約が少ないデータ伝送方式が求められている。
距離の制約が少ないデータ伝送方式が求められている。
【0006】
【従来の技術】図4は従来技術の構成図、図5は従来技
術のタイムチャートである。図4中の■〜■は図5にタ
イムチャートを示した点である。
術のタイムチャートである。図4中の■〜■は図5にタ
イムチャートを示した点である。
【0007】図4において装置1’(以下、装置Aと記
す)はクロック源3よりクロックを装置2 (以下、装
置Bと記す) に供給しているが、このクロックはクロ
ック源3よりクロック送信回路4内のドライバDA を
経て伝送路に送出され、装置BのレシーバRB を経て
装置B内の各回路、例えばデータ送信部8等に供給され
る。
す)はクロック源3よりクロックを装置2 (以下、装
置Bと記す) に供給しているが、このクロックはクロ
ック源3よりクロック送信回路4内のドライバDA を
経て伝送路に送出され、装置BのレシーバRB を経て
装置B内の各回路、例えばデータ送信部8等に供給され
る。
【0008】装置Bが装置Aに対してデータを送信する
場合、データ送信部8内のフリップフロップFFB の
Q端子に送信データが入力され、CK端子に供給される
前記クロックによって端子Dよりデータが出力される。 このデータはドライバDB を経て伝送路に送出され、
装置Aのデータ受信回路5内のレシーバRA を経て受
信データ処理部6に入力される。
場合、データ送信部8内のフリップフロップFFB の
Q端子に送信データが入力され、CK端子に供給される
前記クロックによって端子Dよりデータが出力される。 このデータはドライバDB を経て伝送路に送出され、
装置Aのデータ受信回路5内のレシーバRA を経て受
信データ処理部6に入力される。
【0009】受信データ処理部6ではフリップフロップ
FFA のQ端子に入力される前記データをクロック源
3よりCK端子に供給されるクロックによって読み込み
、必要な処理を行う。
FFA のQ端子に入力される前記データをクロック源
3よりCK端子に供給されるクロックによって読み込み
、必要な処理を行う。
【0010】図5は図4の構成においてクロック供給と
データ送受信の際に生ずる遅延時間を中心に示したタイ
ムチャートである。装置Aのクロック源3より送出され
るクロック■は、クロック送信回路4内のドライバDA
において遅延時間td1を生じ、クロック■として出
力される。クロック■はクロックを転送する伝送路にお
いて遅延時間td2を生じてクロック■として装置Bに
入力され、装置BのレシーバRB において遅延時間t
d3を生じてデータ送信部18にクロック■として入力
される。
データ送受信の際に生ずる遅延時間を中心に示したタイ
ムチャートである。装置Aのクロック源3より送出され
るクロック■は、クロック送信回路4内のドライバDA
において遅延時間td1を生じ、クロック■として出
力される。クロック■はクロックを転送する伝送路にお
いて遅延時間td2を生じてクロック■として装置Bに
入力され、装置BのレシーバRB において遅延時間t
d3を生じてデータ送信部18にクロック■として入力
される。
【0011】データ送信部8がデータを送信する場合、
フリップフロップFFB のQ端子に入力される送信デ
ータの各ビットは、CK端子に供給される前記クロック
■に同期して端子Dよりデータ■として出力される。図
5の■乃至■に斜線で示した部分は送信データの一つの
ビットを示す。
フリップフロップFFB のQ端子に入力される送信デ
ータの各ビットは、CK端子に供給される前記クロック
■に同期して端子Dよりデータ■として出力される。図
5の■乃至■に斜線で示した部分は送信データの一つの
ビットを示す。
【0012】データ送信部8より出力されるデータ■は
ドライバDB において遅延時間td4を生じ、データ
■としてデータを転送する伝送路に送出され、更に、伝
送路において遅延時間td5を生じ、データ■として装
置Aのデータ受信回路5に入力される。データ■はデー
タ受信回路5のレシーバRA による遅延時間td6を
加え、データ■として受信データ処理部6のフリップフ
ロップFFA のQ端子に入力され、クロック源3より
CK端子に供給されるクロック■によって読み込まれ、
D端子より出力されて必要な処理が行われる。
ドライバDB において遅延時間td4を生じ、データ
■としてデータを転送する伝送路に送出され、更に、伝
送路において遅延時間td5を生じ、データ■として装
置Aのデータ受信回路5に入力される。データ■はデー
タ受信回路5のレシーバRA による遅延時間td6を
加え、データ■として受信データ処理部6のフリップフ
ロップFFA のQ端子に入力され、クロック源3より
CK端子に供給されるクロック■によって読み込まれ、
D端子より出力されて必要な処理が行われる。
【0013】上記におけるクロック■はクロック■と同
一クロックであるが、読み込みに使用されるクロック(
立ち上がり点P2 )はデータ送信に使用されるクロッ
ク(立ち上がり点P1 )の1周期あとのクロックとな
る。従って、受信データ処理部6において立ち上がり点
P2 のクロックにより斜線で示したデータビットが読
み込める条件を遅延時間の総計Td (Td =td1
+td2+td3+td4+td5+td6)とクロッ
クの周期Tcの関係で示すと、 Td < Tc となる。
一クロックであるが、読み込みに使用されるクロック(
立ち上がり点P2 )はデータ送信に使用されるクロッ
ク(立ち上がり点P1 )の1周期あとのクロックとな
る。従って、受信データ処理部6において立ち上がり点
P2 のクロックにより斜線で示したデータビットが読
み込める条件を遅延時間の総計Td (Td =td1
+td2+td3+td4+td5+td6)とクロッ
クの周期Tcの関係で示すと、 Td < Tc となる。
【0014】P2 点のクロックで斜線のデータビット
が読み込める限界は、データ■の起点P3 がP2 点
に一致する点、即ち、Td =Tc であるから図5の
如くTd <Tc となっている場合には、 Tr2= Tc − Td
= Tc −(td1
+td2+td3+td4+td5+td6)
(1) だけ余裕時間があることとなる。この余裕時間
全部をクロック転送の伝送路とデータ転送の伝送路の遅
延時間に使用して伝送路の遅延時間の総和を、 td2+td5 +Tr2 とすれば、伝送路の距離は遅延時間Tr2に見合う分だ
け延ばすことができる。
が読み込める限界は、データ■の起点P3 がP2 点
に一致する点、即ち、Td =Tc であるから図5の
如くTd <Tc となっている場合には、 Tr2= Tc − Td
= Tc −(td1
+td2+td3+td4+td5+td6)
(1) だけ余裕時間があることとなる。この余裕時間
全部をクロック転送の伝送路とデータ転送の伝送路の遅
延時間に使用して伝送路の遅延時間の総和を、 td2+td5 +Tr2 とすれば、伝送路の距離は遅延時間Tr2に見合う分だ
け延ばすことができる。
【0015】しかし、従来技術においては、クロックの
送受信回路及びデータの送受信回路内において生ずるt
d1,td3,td4及びtd6の4つの遅延時間は減
らすことができないため、その分だけ伝送路の距離が制
限される。
送受信回路及びデータの送受信回路内において生ずるt
d1,td3,td4及びtd6の4つの遅延時間は減
らすことができないため、その分だけ伝送路の距離が制
限される。
【0016】
【発明が解決しようとする課題】従来技術においては、
クロック及びデータを送受信する際にクロックの送受信
回路及びデータの送受信回路内において生ずる遅延時間
が遅延時間の許容範囲の一部を占めるため、伝送路に割
り当て可能な遅延時間がその分だけ減少し、クロック供
給元の装置とクロック供給先の装置の間の伝送路の距離
の制約が大きいという欠点があった。
クロック及びデータを送受信する際にクロックの送受信
回路及びデータの送受信回路内において生ずる遅延時間
が遅延時間の許容範囲の一部を占めるため、伝送路に割
り当て可能な遅延時間がその分だけ減少し、クロック供
給元の装置とクロック供給先の装置の間の伝送路の距離
の制約が大きいという欠点があった。
【0017】本発明は、クロック及びデータ送受信の際
に生ずる遅延時間を補償することによりデータ伝送可能
距離を延長することを目的とする。
に生ずる遅延時間を補償することによりデータ伝送可能
距離を延長することを目的とする。
【0018】
【課題を解決するための手段】図1は本発明の原理説明
図である。図中、1はクロックを供給するとともにクロ
ック供給先の装置よりデータを受信する第1の装置、2
は前記第1の装置1より前記クロックの供給を受け、該
クロックに同期してデータを送信する第2の装置、3乃
至7は前記第1の装置1内に設けられ、3はクロックを
送出するクロック源、4は前記クロック源3より送出さ
れるクロックを第2の装置2に送信するクロック送信回
路、5は供給した前記クロックに同期して前記第2の装
置2より送信されるデータを受信するデータ受信回路、
6は該データ受信回路5が受信したデータを入力して受
信処理を行う受信データ処理部、7は前記クロック源3
よりクロックを入力し、前記クロック送信回路4の遅延
時間と前記データ受信回路5の遅延時間の和に等しい時
間だけ前記クロックを遅延させて前記受信データ処理部
6に出力するクロック遅延回路である。
図である。図中、1はクロックを供給するとともにクロ
ック供給先の装置よりデータを受信する第1の装置、2
は前記第1の装置1より前記クロックの供給を受け、該
クロックに同期してデータを送信する第2の装置、3乃
至7は前記第1の装置1内に設けられ、3はクロックを
送出するクロック源、4は前記クロック源3より送出さ
れるクロックを第2の装置2に送信するクロック送信回
路、5は供給した前記クロックに同期して前記第2の装
置2より送信されるデータを受信するデータ受信回路、
6は該データ受信回路5が受信したデータを入力して受
信処理を行う受信データ処理部、7は前記クロック源3
よりクロックを入力し、前記クロック送信回路4の遅延
時間と前記データ受信回路5の遅延時間の和に等しい時
間だけ前記クロックを遅延させて前記受信データ処理部
6に出力するクロック遅延回路である。
【0019】また、8は前記第2の装置2内において第
1の装置1より供給されるクロックに同期してデータを
送信するデータ送信部である。
1の装置1より供給されるクロックに同期してデータを
送信するデータ送信部である。
【0020】
【作用】図1において、第1の装置1は第2の装置2に
対してクロック送信回路4を介してクロックを供給する
とともに、供給したクロックに同期して該第2の装置2
より送られるデータをデータ受信回路5を介して受信デ
ータ処理部6に入力して処理する。
対してクロック送信回路4を介してクロックを供給する
とともに、供給したクロックに同期して該第2の装置2
より送られるデータをデータ受信回路5を介して受信デ
ータ処理部6に入力して処理する。
【0021】このようなデータ伝送においては、受信デ
ータ処理部6に入力されるデータはクロック源3より出
力されるクロックに対してクロック供給の経路とデータ
伝送の経路において生ずる遅延時間だけ遅延して受信さ
れる。
ータ処理部6に入力されるデータはクロック源3より出
力されるクロックに対してクロック供給の経路とデータ
伝送の経路において生ずる遅延時間だけ遅延して受信さ
れる。
【0022】従って、受信データの遅延時間がクロック
1周期以内に制限される場合、受信データ処理部6にお
いてクロック源3より出力されるクロックで直接読み出
すと、前記クロック供給経路とデータ伝送経路において
生ずる全遅延時間をクロック1周期以内に収める必要が
ある。
1周期以内に制限される場合、受信データ処理部6にお
いてクロック源3より出力されるクロックで直接読み出
すと、前記クロック供給経路とデータ伝送経路において
生ずる全遅延時間をクロック1周期以内に収める必要が
ある。
【0023】しかし、図1の構成においては、クロック
遅延回路7が受信データ処理部6に対して、クロック源
3より送出されるクロックをクロック送信回路4の遅延
時間とデータ受信回路5の遅延時間の和に等しい時間だ
け前記クロックを遅延させて供給するため、クロック供
給経路とデータ伝送経路において生ずる遅延時間のうち
、クロック送信回路4とデータ受信回路5の遅延時間が
クロックの遅延時間と相殺される。従って、図1の構成
ではクロック送信回路4とデータ受信回路5の遅延時間
を伝送路遅延時間に割り振ることができる。即ち、この
遅延時間に見合う分だけ伝送路を延長することが可能と
なる。
遅延回路7が受信データ処理部6に対して、クロック源
3より送出されるクロックをクロック送信回路4の遅延
時間とデータ受信回路5の遅延時間の和に等しい時間だ
け前記クロックを遅延させて供給するため、クロック供
給経路とデータ伝送経路において生ずる遅延時間のうち
、クロック送信回路4とデータ受信回路5の遅延時間が
クロックの遅延時間と相殺される。従って、図1の構成
ではクロック送信回路4とデータ受信回路5の遅延時間
を伝送路遅延時間に割り振ることができる。即ち、この
遅延時間に見合う分だけ伝送路を延長することが可能と
なる。
【0024】
【実施例】図2は本発明の実施例の構成図、図3は本発
明の実施例のタイムチャートである。
明の実施例のタイムチャートである。
【0025】全図を通じ同一対象部分は同一記号をもっ
て示し、DA,DB はドライバ、RA,RB はレシ
ーバ、FFA ,FFB はフリップフロップ、DAA
, RAAはそれぞれドライバDA 、レシーバDB
と同一遅延時間をもつ擬似ドライバ及び擬似レシーバで
ある。また、図2中の■〜■は図3にタイムチャートを
示した点である。
て示し、DA,DB はドライバ、RA,RB はレシ
ーバ、FFA ,FFB はフリップフロップ、DAA
, RAAはそれぞれドライバDA 、レシーバDB
と同一遅延時間をもつ擬似ドライバ及び擬似レシーバで
ある。また、図2中の■〜■は図3にタイムチャートを
示した点である。
【0026】図2において装置1(以下、装置Aと記す
)はクロック源3よりクロックを装置2 (以下、装置
Bと記す) に供給しているが、このクロックはクロッ
ク源3よりクロック送信回路4内のドライバDA を経
て伝送路に送出され、装置BのレシーバRB を経て装
置B内の各回路、例えばデータ送信部8等に供給される
。
)はクロック源3よりクロックを装置2 (以下、装置
Bと記す) に供給しているが、このクロックはクロッ
ク源3よりクロック送信回路4内のドライバDA を経
て伝送路に送出され、装置BのレシーバRB を経て装
置B内の各回路、例えばデータ送信部8等に供給される
。
【0027】装置Bが装置Aに対してデータを送信する
場合、データ送信部8内のフリップフロップFFB の
Q端子に送信データが入力され、CK端子に供給される
前記クロックによって端子Dよりデータが出力される。 このデータはドライバDB を経て伝送路に送出され、
装置Aのデータ受信回路5内のレシーバRA を経て受
信データ処理部6に入力される。
場合、データ送信部8内のフリップフロップFFB の
Q端子に送信データが入力され、CK端子に供給される
前記クロックによって端子Dよりデータが出力される。 このデータはドライバDB を経て伝送路に送出され、
装置Aのデータ受信回路5内のレシーバRA を経て受
信データ処理部6に入力される。
【0028】受信データ処理部6ではフリップフロップ
FFA のQ端子に入力される前記データをCK端子に
供給されるクロックによって読み込み、必要な処理を行
うが、CK端子に供給されるクロックはクロック源3よ
り送出されるクロックをクロック遅延回路7で遅延させ
たクロックであるため、読み込む時期はクロック源3よ
り送出されるクロックを直接使用する場合に比してクロ
ック遅延回路7の遅延時間、即ち、クロック送信回路4
の遅延時間と前記データ受信回路5の遅延時間の和に等
しい時間だけ遅れる。
FFA のQ端子に入力される前記データをCK端子に
供給されるクロックによって読み込み、必要な処理を行
うが、CK端子に供給されるクロックはクロック源3よ
り送出されるクロックをクロック遅延回路7で遅延させ
たクロックであるため、読み込む時期はクロック源3よ
り送出されるクロックを直接使用する場合に比してクロ
ック遅延回路7の遅延時間、即ち、クロック送信回路4
の遅延時間と前記データ受信回路5の遅延時間の和に等
しい時間だけ遅れる。
【0029】図3は図2の構成においてクロック供給と
データ送受信の際に生ずる遅延時間を中心に示したタイ
ムチャートである。装置Aのクロック源3より送出され
るクロック■の立ち上がり点P1 はクロック送信回路
4内のドライバDA において遅延時間td1を生じ、
クロック■としてクロックを転送する伝送路に送出され
る。クロック■は前記伝送路において遅延時間td2を
生じてクロック■として装置BのレシーバRBに入力さ
れ、レシーバRB において遅延時間td3を生じてデ
ータ送信部8にクロック■として入力される。
データ送受信の際に生ずる遅延時間を中心に示したタイ
ムチャートである。装置Aのクロック源3より送出され
るクロック■の立ち上がり点P1 はクロック送信回路
4内のドライバDA において遅延時間td1を生じ、
クロック■としてクロックを転送する伝送路に送出され
る。クロック■は前記伝送路において遅延時間td2を
生じてクロック■として装置BのレシーバRBに入力さ
れ、レシーバRB において遅延時間td3を生じてデ
ータ送信部8にクロック■として入力される。
【0030】データ送信部8がデータを送信する場合、
フリップフロップFFB のQ端子に入力される送信デ
ータの各ビットは、CK端子に供給される前記クロック
■に同期して端子Dよりデータ■として出力される。図
5の■乃至■に斜線で示した部分は立ち上がり点P1
を基点とするクロックにより送信されるデータのビット
を示す。
フリップフロップFFB のQ端子に入力される送信デ
ータの各ビットは、CK端子に供給される前記クロック
■に同期して端子Dよりデータ■として出力される。図
5の■乃至■に斜線で示した部分は立ち上がり点P1
を基点とするクロックにより送信されるデータのビット
を示す。
【0031】データ送信部8より出力されるデータ■は
ドライバDB において遅延時間td4を生じ、データ
■としてデータを転送する伝送路に送出され、更に、伝
送路において遅延時間td5を生じ、データ■として装
置Aのデータ受信回路5に入力される。データ■はデー
タ受信回路5のレシーバRA による遅延時間td6を
加え、データ■として受信データ処理部6のフリップフ
ロップFFA のQ端子に入力される。
ドライバDB において遅延時間td4を生じ、データ
■としてデータを転送する伝送路に送出され、更に、伝
送路において遅延時間td5を生じ、データ■として装
置Aのデータ受信回路5に入力される。データ■はデー
タ受信回路5のレシーバRA による遅延時間td6を
加え、データ■として受信データ処理部6のフリップフ
ロップFFA のQ端子に入力される。
【0032】一方、受信データ処理部6のCK端子には
クロック源3よりクロック遅延回路7を経てクロック■
が供給されている。クロック遅延回路7は前記クロック
送信回路4のドライバDA の遅延時間td1及びデー
タ受信回路5のレシーバRA の遅延時間td6と同一
遅延時間をもつ擬似ドライバDAA及び擬似レシーバR
AAにより構成されているため、クロック■はクロック
■よりクロック送信回路4の遅延時間と前記データ受信
回路5の遅延時間の和に等しい時間、即ち、「td1+
td6」だけ遅延したクロックとなる。
クロック源3よりクロック遅延回路7を経てクロック■
が供給されている。クロック遅延回路7は前記クロック
送信回路4のドライバDA の遅延時間td1及びデー
タ受信回路5のレシーバRA の遅延時間td6と同一
遅延時間をもつ擬似ドライバDAA及び擬似レシーバR
AAにより構成されているため、クロック■はクロック
■よりクロック送信回路4の遅延時間と前記データ受信
回路5の遅延時間の和に等しい時間、即ち、「td1+
td6」だけ遅延したクロックとなる。
【0033】受信データ処理部6に入力されたデータは
前記クロック■によって読み込まれてD端子より出力さ
れ、必要な処理が行われるが、斜線で示したデータビッ
トを読み込むクロックは立ち上がり点P2 のクロック
となる。クロックの周期をTc とすれば、立ち上がり
点P2 は前記データビットを送信する基となるクロッ
クの立ち上がり点P1 からtd1+td6+Tc だ
け遅延した点となる。
前記クロック■によって読み込まれてD端子より出力さ
れ、必要な処理が行われるが、斜線で示したデータビッ
トを読み込むクロックは立ち上がり点P2 のクロック
となる。クロックの周期をTc とすれば、立ち上がり
点P2 は前記データビットを送信する基となるクロッ
クの立ち上がり点P1 からtd1+td6+Tc だ
け遅延した点となる。
【0034】このP2 点で斜線のデータビットが読み
込める限界は、データ■の起点P3 がP2 点に一致
する点である。P3 点をクロック■のP1 点からの
遅延時間で示すと、P1点からの遅延時間の総和Td
に等しく、Td =td1+td2+td3+td4+
td5+td6となる。
込める限界は、データ■の起点P3 がP2 点に一致
する点である。P3 点をクロック■のP1 点からの
遅延時間で示すと、P1点からの遅延時間の総和Td
に等しく、Td =td1+td2+td3+td4+
td5+td6となる。
【0035】またP2 点は前記の如くP1 点から「
td1+td6+Tc 」であるから、P3 点がP2
点に一致するまでの余裕時間をTr1とすれば、 Tr1=(td1+td6+Tc
)−Td =Tc −
(td2+td3+td4+td5)
(2) となる。
td1+td6+Tc 」であるから、P3 点がP2
点に一致するまでの余裕時間をTr1とすれば、 Tr1=(td1+td6+Tc
)−Td =Tc −
(td2+td3+td4+td5)
(2) となる。
【0036】この(2) 式のTr1と従来技術の(1
) 式のTr2を比較すれば、明らかにTr1の方が「
td1+td6」だけ大きい。従って、本発明では遅延
時間「td1+td6」に見合うだけ伝送路の距離を延
長したり、データ伝送速度を高速化することが可能とな
る。
) 式のTr2を比較すれば、明らかにTr1の方が「
td1+td6」だけ大きい。従って、本発明では遅延
時間「td1+td6」に見合うだけ伝送路の距離を延
長したり、データ伝送速度を高速化することが可能とな
る。
【0037】なお、上記においては説明上、P3 点と
P2 点が一致する点をデータ読み込みの限界点とした
が、実際には回路特性を考慮して若干の余裕をとる必要
があることは勿論である。
P2 点が一致する点をデータ読み込みの限界点とした
が、実際には回路特性を考慮して若干の余裕をとる必要
があることは勿論である。
【0038】また、上記におけるクロック送信回路4の
ドライバDA とデータ受信回路5のレシーバRA は
通常IC(集積回路)素子で構成されるが、クロック遅
延回路7は擬似ドライバDAA及び擬似レシーバRAA
にそれぞれドライバDA 及びレシーバRA と同一素
子をそのまま使用して容易に構成することができる。こ
の場合はクロック遅延回路7のために新たな部品を設計
する必要がなくなる。
ドライバDA とデータ受信回路5のレシーバRA は
通常IC(集積回路)素子で構成されるが、クロック遅
延回路7は擬似ドライバDAA及び擬似レシーバRAA
にそれぞれドライバDA 及びレシーバRA と同一素
子をそのまま使用して容易に構成することができる。こ
の場合はクロック遅延回路7のために新たな部品を設計
する必要がなくなる。
【0039】以上、図2及び図3により本発明の実施例
を説明したが、図2及び図3はあくまで本発明の一実施
例を示したものに過ぎず、装置1及び装置2が図2に限
定されないことは勿論である。例えば、受信データ処理
部6またはデータ送信部8が図2と異なる構成であって
も本発明の効果を得ることが可能であることは明らかで
ある。
を説明したが、図2及び図3はあくまで本発明の一実施
例を示したものに過ぎず、装置1及び装置2が図2に限
定されないことは勿論である。例えば、受信データ処理
部6またはデータ送信部8が図2と異なる構成であって
も本発明の効果を得ることが可能であることは明らかで
ある。
【0040】
【発明の効果】以上説明したように、本発明によれば、
一つの装置より他の装置にクロックを供給し、かつ、ク
ロック供給先の装置から供給したクロックに同期して送
信されるデータをクロック供給元の装置が同一クロック
を用いて受信するデータ伝送方式において、クロック及
びデータを送受信する際に生ずる遅延時間の一部を補償
することができるため、遅延時間の制限が緩和され、デ
ータ伝送の伝送可能距離をその分延長し、或いはデータ
伝送速度をより高速化することが可能となり、かかるデ
ータ伝送方式の性能向上に資するところが大きい。
一つの装置より他の装置にクロックを供給し、かつ、ク
ロック供給先の装置から供給したクロックに同期して送
信されるデータをクロック供給元の装置が同一クロック
を用いて受信するデータ伝送方式において、クロック及
びデータを送受信する際に生ずる遅延時間の一部を補償
することができるため、遅延時間の制限が緩和され、デ
ータ伝送の伝送可能距離をその分延長し、或いはデータ
伝送速度をより高速化することが可能となり、かかるデ
ータ伝送方式の性能向上に資するところが大きい。
【図1】 本発明の原理説明図
【図2】 本発明の実施例構成図
【図3】 本発明の実施例タイムチャート
【図4】
従来技術の構成図
従来技術の構成図
【図5】 従来技術のタイムチャート
1、2 装置
3 クロック源
4 クロック送信回路
5 データ受信回路
6 受信データ処理部
7 クロック遅延回路
8 データ送信部
Claims (1)
- 【請求項1】 第1の装置(1) のクロック源(3
) よりクロック送信回路(4)を介してクロックを第
2の装置(2) に供給し、かつ、供給した前記クロッ
クに同期して該第2の装置(2) より送信されるデー
タを前記第1の装置(1) がデータ受信回路(5)
を介して受信データ処理部(6) に受信し、前記クロ
ックにより受信処理を行うデータ伝送方式において、前
記クロック源(3) よりクロックを入力し、前記クロ
ック送信回路(4) の遅延時間と前記データ受信回路
(5) の遅延時間の和に等しい時間だけ前記クロック
を遅延させて前記受信データ処理部(6) に出力する
クロック遅延回路(7) を備え、クロック送信回路及
びデータ受信回路において生ずる遅延時間に等しい時間
だけ遅延させたクロックによりデータ受信処理を行うこ
とを特徴とするデータ伝送方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3128116A JPH04354219A (ja) | 1991-05-31 | 1991-05-31 | データ伝送方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3128116A JPH04354219A (ja) | 1991-05-31 | 1991-05-31 | データ伝送方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04354219A true JPH04354219A (ja) | 1992-12-08 |
Family
ID=14976776
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3128116A Withdrawn JPH04354219A (ja) | 1991-05-31 | 1991-05-31 | データ伝送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04354219A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005354540A (ja) * | 2004-06-11 | 2005-12-22 | Sony Corp | 無線通信装置及び無線通信方法、並びにコンピュータ・プログラム |
JP2008099228A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | シリアルデータ通信システムおよび画像形成装置 |
JP2015076667A (ja) * | 2013-10-07 | 2015-04-20 | 東洋電機製造株式会社 | 通信装置 |
JP2019129436A (ja) * | 2018-01-25 | 2019-08-01 | 株式会社デンソー | 通信装置 |
JP2020529765A (ja) * | 2017-07-27 | 2020-10-08 | 日本テキサス・インスツルメンツ合同会社 | 2ワイヤ通信インタフェースシステム |
-
1991
- 1991-05-31 JP JP3128116A patent/JPH04354219A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005354540A (ja) * | 2004-06-11 | 2005-12-22 | Sony Corp | 無線通信装置及び無線通信方法、並びにコンピュータ・プログラム |
JP4506295B2 (ja) * | 2004-06-11 | 2010-07-21 | ソニー株式会社 | 無線通信装置及び無線通信方法、並びにコンピュータ・プログラム |
JP2008099228A (ja) * | 2006-09-15 | 2008-04-24 | Ricoh Co Ltd | シリアルデータ通信システムおよび画像形成装置 |
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JP2019129436A (ja) * | 2018-01-25 | 2019-08-01 | 株式会社デンソー | 通信装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |