JPH031260A - 計算機方式 - Google Patents
計算機方式Info
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- JPH031260A JPH031260A JP1134663A JP13466389A JPH031260A JP H031260 A JPH031260 A JP H031260A JP 1134663 A JP1134663 A JP 1134663A JP 13466389 A JP13466389 A JP 13466389A JP H031260 A JPH031260 A JP H031260A
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- memory
- processor
- bus
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Links
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- 238000013519 translation Methods 0.000 claims description 12
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0284—Multiple user address space allocation, e.g. using different base addresses
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野)
本発明は、共有メモリを有するマルチプロセッサ方式に
係り、特に、このようなマルチプロセッサ方式において
、各プロセッサエレメントが上位プロセッサエレメント
との間にそれぞれ専用アービタと共有メモリを有する計
算機方式に関する。
係り、特に、このようなマルチプロセッサ方式において
、各プロセッサエレメントが上位プロセッサエレメント
との間にそれぞれ専用アービタと共有メモリを有する計
算機方式に関する。
従来、共有メモリを有するマルチプロセッサ方式として
は、例えば、「日経エレクトロエックス。
は、例えば、「日経エレクトロエックス。
第407号、(1986年11月3日号)J、第119
〜129ページに示されているものが知られている。第
4図は、上記従来方式の概略の構成を示すブロック図で
ある。
〜129ページに示されているものが知られている。第
4図は、上記従来方式の概略の構成を示すブロック図で
ある。
同図に示すように、従来の共有メモリを有する計算処理
装置においては、2つ以上の計算処理装置CPUI、C
PU2. ・−・−間の共通バスに、1つの共有メモ
リが接続され、また、共有メモリへのアクセスの競合を
調整するためのバスアービタが接続されている。
装置においては、2つ以上の計算処理装置CPUI、C
PU2. ・−・−間の共通バスに、1つの共有メモ
リが接続され、また、共有メモリへのアクセスの競合を
調整するためのバスアービタが接続されている。
上記従来方式では、共有メモリの容量は、共通バスのア
ドレス空間(共通バスのビット幅で表現し得るアドレス
幅)に限定され、拡張性にかけるという問題があった。
ドレス空間(共通バスのビット幅で表現し得るアドレス
幅)に限定され、拡張性にかけるという問題があった。
すなわち、システムを拡張大規模化して処理性能を向上
するためには、メモリ容量を拡張増大すること、および
、プロセッサエレメント(ここではCPUI、CPU2
. −・−)の数を増加することが考えられるが、従来
方式のように各プロセッサエレメントから共通のアービ
タおよび共通の外部バスを介して外部の1個所にある共
有メモリにアクセスする方式では、単にCPU0数やメ
モリ容量を増やしても、共通バスがネックになって拡張
システムを実現することはできない。すなわち、共通バ
スはそのままにしてCPUの数だけ増加しても、各CP
Uのアクセスが衝突し、CPUの数に見合うだけの処理
性能(スルーブツト)は得られない。CPUの数の増加
やメモリ容量の増加と合わせて、アービタやバス廻りも
改造してシステム全体の性能アップを図ることも考えら
れるが、それには多大の労力と経費を必要とする。そう
かといって、将来のシステム拡張に備えて予めアドレス
幅の広いバスを設置しておくのは不経済である。
するためには、メモリ容量を拡張増大すること、および
、プロセッサエレメント(ここではCPUI、CPU2
. −・−)の数を増加することが考えられるが、従来
方式のように各プロセッサエレメントから共通のアービ
タおよび共通の外部バスを介して外部の1個所にある共
有メモリにアクセスする方式では、単にCPU0数やメ
モリ容量を増やしても、共通バスがネックになって拡張
システムを実現することはできない。すなわち、共通バ
スはそのままにしてCPUの数だけ増加しても、各CP
Uのアクセスが衝突し、CPUの数に見合うだけの処理
性能(スルーブツト)は得られない。CPUの数の増加
やメモリ容量の増加と合わせて、アービタやバス廻りも
改造してシステム全体の性能アップを図ることも考えら
れるが、それには多大の労力と経費を必要とする。そう
かといって、将来のシステム拡張に備えて予めアドレス
幅の広いバスを設置しておくのは不経済である。
このように、従来の共有メモリ方式のマルチプロセッサ
システムにおいては、共有メモリの最大アクセス空間は
、共通バスのアドレス空間と同じになり、この共通バス
アドレス空間の大きさが限られているため、実メモリ容
量をそれ以上増加させることは困難である。また、この
方式では、共有メモリを集中的に管理するために、複数
のプロセッサに共用される1つのO3が、共有メモリ上
に配置される。したがって、バスのアクセス頻度が高く
なり、上記のようなバスネックを解消するためプロセッ
サの増設個数が制限されるので、新たな機能を実現する
のに限度がある。
システムにおいては、共有メモリの最大アクセス空間は
、共通バスのアドレス空間と同じになり、この共通バス
アドレス空間の大きさが限られているため、実メモリ容
量をそれ以上増加させることは困難である。また、この
方式では、共有メモリを集中的に管理するために、複数
のプロセッサに共用される1つのO3が、共有メモリ上
に配置される。したがって、バスのアクセス頻度が高く
なり、上記のようなバスネックを解消するためプロセッ
サの増設個数が制限されるので、新たな機能を実現する
のに限度がある。
また、各プロセッサがアクセスするデータの範囲は、各
プロセッサに固有の部分が多いのにもかかわらず、そう
したデータのためにいつも集中的な共有メモリを用いる
のでは、効率的なアクセスができない。従来の集中型シ
ステムの長所を維持しながら、各プロセッサの機能を分
散化して、データの集中を解消することは望ましいこと
である。
プロセッサに固有の部分が多いのにもかかわらず、そう
したデータのためにいつも集中的な共有メモリを用いる
のでは、効率的なアクセスができない。従来の集中型シ
ステムの長所を維持しながら、各プロセッサの機能を分
散化して、データの集中を解消することは望ましいこと
である。
従って、本発明の目的は、上記従来技術の問題点を克服
し、マルチプロセッサシステムにおいて、バスのアドレ
ス空間がネックになって実メモリ容量が制限されること
を無くすると共に、各プロセッサの機能を分散化してデ
ータの集中化を解消し、システムの機能の拡張大規模化
に際し、メモリバスやアービタの大幅な改造を要するこ
となく、メモリバス結合のみで各プロセッサを順次接続
することでシステム拡張を行なうことができる計算機方
式を提供することを目的とする。
し、マルチプロセッサシステムにおいて、バスのアドレ
ス空間がネックになって実メモリ容量が制限されること
を無くすると共に、各プロセッサの機能を分散化してデ
ータの集中化を解消し、システムの機能の拡張大規模化
に際し、メモリバスやアービタの大幅な改造を要するこ
となく、メモリバス結合のみで各プロセッサを順次接続
することでシステム拡張を行なうことができる計算機方
式を提供することを目的とする。
〔課題を解決するための手段]
上記「目的を達成するため、本発明の計算機方式は、各
プロセッサエレメントがそれぞれメモリを内蔵する形式
のマルチプロセッサシステムであって、それぞれのプロ
セッサエレメントには、前記メモリのほか、更に、CP
Uと、CPUの出力する論理アドレスを物理アドレスに
変換して内部メモリバスまたは外部メモリバスに出力す
るアドレス変換装置と、前記メモリを上位プロセッサエ
レメントのメモリバスのバスマスタと前記CP tJと
で(すなわち、上位プロセッサエレメントと下位プロセ
ッサエレメントとで)共有するため、両者(上位プロセ
ッサエレメントのバスマスタおよび前記CPU)のアク
セスを調整し、バスを選択して切り替えるバスアービタ
・セレクタ(上位/下位間のメモリアクセスを調整する
アービタ、および、アービタの出力によってバスを切り
替えるためのバスセレクタ)とを内蔵し、これらのプロ
セッサエレメントは、メモリバス結合(前記外部メモリ
バスによる結合。この外部メモリバスは、アドレスバス
、データバス、および制御ハス(アドレスストローブ、
リードストローブ、ライトストローブ、ウェイト制御信
号など)から構成される。)のみで順次多段に(上位/
下位の関係で木構造に)接続するように構成する。
プロセッサエレメントがそれぞれメモリを内蔵する形式
のマルチプロセッサシステムであって、それぞれのプロ
セッサエレメントには、前記メモリのほか、更に、CP
Uと、CPUの出力する論理アドレスを物理アドレスに
変換して内部メモリバスまたは外部メモリバスに出力す
るアドレス変換装置と、前記メモリを上位プロセッサエ
レメントのメモリバスのバスマスタと前記CP tJと
で(すなわち、上位プロセッサエレメントと下位プロセ
ッサエレメントとで)共有するため、両者(上位プロセ
ッサエレメントのバスマスタおよび前記CPU)のアク
セスを調整し、バスを選択して切り替えるバスアービタ
・セレクタ(上位/下位間のメモリアクセスを調整する
アービタ、および、アービタの出力によってバスを切り
替えるためのバスセレクタ)とを内蔵し、これらのプロ
セッサエレメントは、メモリバス結合(前記外部メモリ
バスによる結合。この外部メモリバスは、アドレスバス
、データバス、および制御ハス(アドレスストローブ、
リードストローブ、ライトストローブ、ウェイト制御信
号など)から構成される。)のみで順次多段に(上位/
下位の関係で木構造に)接続するように構成する。
各プロセッサエレメントは、仮想アドレス空間を持ち、
この仮想アドレス空間でのアクセスにより、目的の実メ
モリ領域が自プロセッサエレメント内蔵のメモリにある
ときにはj亥自プロセッサエレメント内蔵メモリにアク
セスし、目的の実メモリ領域が(自分よりも)下位のプ
ロセッサエレメント内蔵のメモリにあるときには該下位
プロセッサエレメント内蔵のメモリにアクセスする。こ
のようにして、各プロセッサエレメントの内蔵メモリは
、自フ゛ロセッサエレメントと(自分よりも)上位のプ
ロセッサエレメントとの間で共用される(但し、自分よ
りも下位のプロセッサニレメンi・との間で自プロセッ
サエレメント内蔵の実メモリが共用されることはない。
この仮想アドレス空間でのアクセスにより、目的の実メ
モリ領域が自プロセッサエレメント内蔵のメモリにある
ときにはj亥自プロセッサエレメント内蔵メモリにアク
セスし、目的の実メモリ領域が(自分よりも)下位のプ
ロセッサエレメント内蔵のメモリにあるときには該下位
プロセッサエレメント内蔵のメモリにアクセスする。こ
のようにして、各プロセッサエレメントの内蔵メモリは
、自フ゛ロセッサエレメントと(自分よりも)上位のプ
ロセッサエレメントとの間で共用される(但し、自分よ
りも下位のプロセッサニレメンi・との間で自プロセッ
サエレメント内蔵の実メモリが共用されることはない。
)。
また、−1−記のプロセッサエレメントをlチップに収
納することにより複数のチップを接続するだけで、全体
システムが小型で安価に実現できる。
納することにより複数のチップを接続するだけで、全体
システムが小型で安価に実現できる。
更に、物理的、論理的に離れたプロセッサエレメントに
対しては、各プロセッサエレメントに汎用通信インタフ
ェースを持つ能動型のリモートアドレス&データ通信制
御装置および、汎用通信インタフェースを持つ受動型の
リモートアドレス&データ通信制御装置を設けることに
よって各プロセッサエレメントからは、あたかもメモリ
インタフェースでアクセスしたかのようにアクセスする
ことができる。
対しては、各プロセッサエレメントに汎用通信インタフ
ェースを持つ能動型のリモートアドレス&データ通信制
御装置および、汎用通信インタフェースを持つ受動型の
リモートアドレス&データ通信制御装置を設けることに
よって各プロセッサエレメントからは、あたかもメモリ
インタフェースでアクセスしたかのようにアクセスする
ことができる。
なお、任意の機能分散を実現するために、各プロセッサ
エレメントの共有メモリの一部に上位プロセッサエレメ
ントあるいは、該プロセッサエレメント内のプロセッサ
から各プロセッサエレメントの機能を登録できるレジス
タを設け、上記レジスタの内容によって、各プロセッサ
エレメントの処yP機能を変更あるいは追加することが
できる。
エレメントの共有メモリの一部に上位プロセッサエレメ
ントあるいは、該プロセッサエレメント内のプロセッサ
から各プロセッサエレメントの機能を登録できるレジス
タを設け、上記レジスタの内容によって、各プロセッサ
エレメントの処yP機能を変更あるいは追加することが
できる。
なおまた、隣接する上位プロセッサとの間で各プロセッ
サエレメントの自己診断により、上位プロセッサエレメ
ントの異常が下位プロセッサエレメントに共有メモリを
介して報告されたときは、異常報告を受けたプロセッサ
エレメント自身がすみやかに自プロセッサエレメントの
機能を変更すべく、変更機能を上記レジスタに登録し、
上位プロセッサを切り離すことによって該プロセッサエ
レメントよりも下位のプロセッサエレメント群を上位プ
ロセッサと独立して制御することが可能である。
サエレメントの自己診断により、上位プロセッサエレメ
ントの異常が下位プロセッサエレメントに共有メモリを
介して報告されたときは、異常報告を受けたプロセッサ
エレメント自身がすみやかに自プロセッサエレメントの
機能を変更すべく、変更機能を上記レジスタに登録し、
上位プロセッサを切り離すことによって該プロセッサエ
レメントよりも下位のプロセッサエレメント群を上位プ
ロセッサと独立して制御することが可能である。
〔作用]
上記構成に基づく作用を説明する。
本発明によれば、それぞれデータを記憶するメモリを内
蔵する複数のプロセッサエレメントを有するマルチプロ
セッサにおいて、各プロセッサエレメントと互いに上下
に隣接するプロセッサ間で、メモリを共有するため下位
側のプロセッサエレメント内に上位プロセッサエレメン
トとの間のメモリアクセスをfiIII整するアービタ
と、−1−記アービタの出力によってハスを切り替える
ためのハスセレクタを設け、ごれらプロセッサニレメン
I・をメモリバス結合のみで多段に(例えば木構造に)
接続する構成としたので、−F位ブI゛1セッサエレメ
ントからはアドレスバス5データバス、および、制御ハ
ス(アドレスストローブ、リードストローブ。
蔵する複数のプロセッサエレメントを有するマルチプロ
セッサにおいて、各プロセッサエレメントと互いに上下
に隣接するプロセッサ間で、メモリを共有するため下位
側のプロセッサエレメント内に上位プロセッサエレメン
トとの間のメモリアクセスをfiIII整するアービタ
と、−1−記アービタの出力によってハスを切り替える
ためのハスセレクタを設け、ごれらプロセッサニレメン
I・をメモリバス結合のみで多段に(例えば木構造に)
接続する構成としたので、−F位ブI゛1セッサエレメ
ントからはアドレスバス5データバス、および、制御ハ
ス(アドレスストローブ、リードストローブ。
ライトストローブ7 ウェイト制御信号など)から構成
される外部メモリバスでのみ、下位プロセッサエレメン
ト内の共有メモリをアクセスできる。
される外部メモリバスでのみ、下位プロセッサエレメン
ト内の共有メモリをアクセスできる。
また、各プロセッサエレメントはそれぞれ固有の仮想ア
ドレス空間を有し、この仮想アドレス空間を通じて共有
メモリにアクセスする。すなわら、上位プロセッサエレ
メントからみた外部仕様は、メモリとして動作し、自プ
ロセッサニレメン1−の下位プロセッサエレメントに対
しては、下位プロセッサエレメントをメモリとする計算
処理装置にみえるように動作する。したがって、互いに
上下に隣接する同一構造のプロセッサエレメントをメモ
リバスのみで順次多段に結合することによって、各プロ
セッサおよびバスのアドレス空間は有限でも、全体シス
テムとしては、それに制限されることなく、各プロセッ
サエレメントの内蔵メモリに対応して、実メモリ容量を
無限に拡張することがテキる。また、各プロセッサエレ
メントは、上位プロセッサエレメントからみて、すべて
同種のストアドメモリにみえることから、仮想メモリ空
間に存在するメモリを一元化できるので、バスアービト
レーション制御などの特別な外部論理を用意することな
く、各プロセッサエレメント間を直接あるいは、ドライ
バ/レシーバを介して配線するだけで、容易に全体シス
テムが構築できる。
ドレス空間を有し、この仮想アドレス空間を通じて共有
メモリにアクセスする。すなわら、上位プロセッサエレ
メントからみた外部仕様は、メモリとして動作し、自プ
ロセッサニレメン1−の下位プロセッサエレメントに対
しては、下位プロセッサエレメントをメモリとする計算
処理装置にみえるように動作する。したがって、互いに
上下に隣接する同一構造のプロセッサエレメントをメモ
リバスのみで順次多段に結合することによって、各プロ
セッサおよびバスのアドレス空間は有限でも、全体シス
テムとしては、それに制限されることなく、各プロセッ
サエレメントの内蔵メモリに対応して、実メモリ容量を
無限に拡張することがテキる。また、各プロセッサエレ
メントは、上位プロセッサエレメントからみて、すべて
同種のストアドメモリにみえることから、仮想メモリ空
間に存在するメモリを一元化できるので、バスアービト
レーション制御などの特別な外部論理を用意することな
く、各プロセッサエレメント間を直接あるいは、ドライ
バ/レシーバを介して配線するだけで、容易に全体シス
テムが構築できる。
また、各プロセッサエレメントが上位プロセッサとの共
有メモリを内蔵しているため、上位プロセッサエレメン
トから下位プロセッサエレメントに対して分担させるべ
き機能を登録することにより容易に機能分散が可能とな
る。
有メモリを内蔵しているため、上位プロセッサエレメン
トから下位プロセッサエレメントに対して分担させるべ
き機能を登録することにより容易に機能分散が可能とな
る。
以下に、本発明の実施例を図面によって説明する。
第1図は、本発明の適用された計算機処理装置の一実施
例の構成図である。2台のプロセッサエレメント(PE
a)laおよび(PEb)Ibをそれぞれ−L位、およ
び、下位に配置し、各PEI(laおよびtb)は、内
部プロセッサMPU2(2aおよび2b)と、上位プロ
セッサエレメントとの共有メモり3(3aおよび3b)
と、上記共有メモリ3へのアクセスに関して、上位プロ
セッサエレメントのメモリバス等のバスマスタとの競合
を調停するバスアービタ&セレクタ4(4aおよび4b
)、ならびに、上位プロセッサエレメントと内部プロセ
ッサエレメントの両者がハスアービタ&セレクタ4 (
4a、4b)を介して、アクセス可能な制御レジスタ5
(5aおよび5b)と、MPU2が出力する論理アドレ
ス7(7aおよび7b)を物理アドレス8(8aおよび
8b)に変換するアドレス変換装置6(6aおよび6b
)とから構成される。なお、loa、lObは、各プロ
セッサエレメント間を結合する外部バス、10a’、1
0b’ は各プロセッサエレメント内の内部バスで、本
実施例の場合、内外のバスは直接つながっている。
例の構成図である。2台のプロセッサエレメント(PE
a)laおよび(PEb)Ibをそれぞれ−L位、およ
び、下位に配置し、各PEI(laおよびtb)は、内
部プロセッサMPU2(2aおよび2b)と、上位プロ
セッサエレメントとの共有メモり3(3aおよび3b)
と、上記共有メモリ3へのアクセスに関して、上位プロ
セッサエレメントのメモリバス等のバスマスタとの競合
を調停するバスアービタ&セレクタ4(4aおよび4b
)、ならびに、上位プロセッサエレメントと内部プロセ
ッサエレメントの両者がハスアービタ&セレクタ4 (
4a、4b)を介して、アクセス可能な制御レジスタ5
(5aおよび5b)と、MPU2が出力する論理アドレ
ス7(7aおよび7b)を物理アドレス8(8aおよび
8b)に変換するアドレス変換装置6(6aおよび6b
)とから構成される。なお、loa、lObは、各プロ
セッサエレメント間を結合する外部バス、10a’、1
0b’ は各プロセッサエレメント内の内部バスで、本
実施例の場合、内外のバスは直接つながっている。
第1図において、PEa (1a)の内部プロセッサM
PUa (2a)は、PEb(lb)のアービタ&セレ
クタ4bを介して、PEb (l b)の内部プロセッ
サMPUb (2b)と共に、PEb(1b)に内蔵す
る共有メモリ3bを共有する。
PUa (2a)は、PEb(lb)のアービタ&セレ
クタ4bを介して、PEb (l b)の内部プロセッ
サMPUb (2b)と共に、PEb(1b)に内蔵す
る共有メモリ3bを共有する。
PEa (la)は、PEb(Ib)との共有メモIJ
3 bをMPUa (2a)の仮想アドレス空間の一
部に割り付け、アドレス変換装置6aを介してMPUa
(2a)の論理アドレス7dをMPUb(2b)の物
理アドレス8aに変換する。MPUa (2a)のデー
タ線9aは、直接PEa (la)の外部バス10aへ
入出力されるとともに、アービタ&セレクタ4aへ接続
され、該アービタの調停に従って共有メモリ3aまたは
制御レジスタ5aへ入出力される。上位プロセッサPE
a (la)は、下位プロセッサPEb(lb)に対し
て分散させる機能を登録するため、pEb(lb)内の
共有領域にある制御レジスタ5bまたは、バッファメモ
リに、分担させるべき機能を示す機能コードを登録する
。PEb (1b)は、制御レジスタ5b内の機能コー
ドを参照し、機能コードに対応して予め定められた機能
を実行する。つまり、上記のようなプロセッサエレメン
トを多数、使用する場合、第1図のPEa (la)と
PEb(lb)のように、PEを多段に接続することに
よって、PEa (la)の論理アドレス空間とPEb
(1b)の論理アドレス空間とに実メモリを配置する
ことが可能である。この実メモリには、PEa(1a)
、PEb (lb)と同様の構造を持ったプロセッサ付
きメモリを使用する。このように順次多段に論理アドレ
ス空間を拡張することによって、実メモリ容量を任意に
拡張することができる。
3 bをMPUa (2a)の仮想アドレス空間の一
部に割り付け、アドレス変換装置6aを介してMPUa
(2a)の論理アドレス7dをMPUb(2b)の物
理アドレス8aに変換する。MPUa (2a)のデー
タ線9aは、直接PEa (la)の外部バス10aへ
入出力されるとともに、アービタ&セレクタ4aへ接続
され、該アービタの調停に従って共有メモリ3aまたは
制御レジスタ5aへ入出力される。上位プロセッサPE
a (la)は、下位プロセッサPEb(lb)に対し
て分散させる機能を登録するため、pEb(lb)内の
共有領域にある制御レジスタ5bまたは、バッファメモ
リに、分担させるべき機能を示す機能コードを登録する
。PEb (1b)は、制御レジスタ5b内の機能コー
ドを参照し、機能コードに対応して予め定められた機能
を実行する。つまり、上記のようなプロセッサエレメン
トを多数、使用する場合、第1図のPEa (la)と
PEb(lb)のように、PEを多段に接続することに
よって、PEa (la)の論理アドレス空間とPEb
(1b)の論理アドレス空間とに実メモリを配置する
ことが可能である。この実メモリには、PEa(1a)
、PEb (lb)と同様の構造を持ったプロセッサ付
きメモリを使用する。このように順次多段に論理アドレ
ス空間を拡張することによって、実メモリ容量を任意に
拡張することができる。
第2図は、本発明による各プロセッサエレメントのメモ
リ領域に対するアドレス割り付けを示したものである。
リ領域に対するアドレス割り付けを示したものである。
本例では、同一の階層に2台のプロセッサエレメントが
並置して接続され、その1台に対してその下位の階層に
2台のプロセッサエレメントが並置して接続された場合
を示す。すなわち、上位プロセッサエレメント(図示せ
ず)の外部バス10にプロセッサエレメントPEa、と
PEa、が並置して接続され、該上位プロセッサエレメ
ントは、共有アドレス領域30 a (30a ++3
0az)をアクセスすることができる。しかし、同位に
あるPEa、とPEa2はそれぞれ独立していて、互い
に他のプロセッサエレメントの共有アドレス領域30a
をアクセスすることはできない。各プロセッサエレメン
トPEa、およびPEa2のメモリは、上位プロセッサ
エレメントとの共有アドレス領域30a (30a+
、30az )、下位プロセッサエレメントとの共有ア
ドレス領域31a (31a+ 、31ag )、及び
、自己の専用アドレス領域32a (32a+ 、32
az )で構成される。次に、PEa、は、下位プロセ
ッサエレメントとしてPEb、とPEb2を持ち、これ
らの下位プロセッサエレメントとの共通アドレス3B域
31a+を持つが、注意すべきは、この領域:31 a
l は、30aや32aと違って自プロセッサエレメ
ントの実メモリではなく、その実メモリは、下位プロセ
ッサエレメントPEb、およびP L’: b 、中の
−L位プ[1セ′シナエレメントとの共有アドレス領域
30bl、30b2に存在することである。従って、プ
ロセッサエレメントPEa。
並置して接続され、その1台に対してその下位の階層に
2台のプロセッサエレメントが並置して接続された場合
を示す。すなわち、上位プロセッサエレメント(図示せ
ず)の外部バス10にプロセッサエレメントPEa、と
PEa、が並置して接続され、該上位プロセッサエレメ
ントは、共有アドレス領域30 a (30a ++3
0az)をアクセスすることができる。しかし、同位に
あるPEa、とPEa2はそれぞれ独立していて、互い
に他のプロセッサエレメントの共有アドレス領域30a
をアクセスすることはできない。各プロセッサエレメン
トPEa、およびPEa2のメモリは、上位プロセッサ
エレメントとの共有アドレス領域30a (30a+
、30az )、下位プロセッサエレメントとの共有ア
ドレス領域31a (31a+ 、31ag )、及び
、自己の専用アドレス領域32a (32a+ 、32
az )で構成される。次に、PEa、は、下位プロセ
ッサエレメントとしてPEb、とPEb2を持ち、これ
らの下位プロセッサエレメントとの共通アドレス3B域
31a+を持つが、注意すべきは、この領域:31 a
l は、30aや32aと違って自プロセッサエレメ
ントの実メモリではなく、その実メモリは、下位プロセ
ッサエレメントPEb、およびP L’: b 、中の
−L位プ[1セ′シナエレメントとの共有アドレス領域
30bl、30b2に存在することである。従って、プ
ロセッサエレメントPEa。
は、領域31alを通じて、その下位のプロセッサエレ
メントPEb、またはPEb2の共有アドレス領域30
b1または30b2をアクセスすることができる。しか
し、同位にあるPEb、 とPEb、は、相互に相手の
共有アドレス領域にアクセスすることはできない。この
ようにして、PEb、、PEb、も、PEa、 と同様
のメモリ構成を取り、以下同様の構成を持つプロセッサ
エレメントを順次多段に接続することによって、メモリ
バスインタフェースのみで、全体システムヲ構築するこ
とができる。以上から明らかなように、各PE毎のアド
レス領域30〜32は、第1図でいえば、各P′F:?
、のアドレス変換装置6 (6a、6b。
メントPEb、またはPEb2の共有アドレス領域30
b1または30b2をアクセスすることができる。しか
し、同位にあるPEb、 とPEb、は、相互に相手の
共有アドレス領域にアクセスすることはできない。この
ようにして、PEb、、PEb、も、PEa、 と同様
のメモリ構成を取り、以下同様の構成を持つプロセッサ
エレメントを順次多段に接続することによって、メモリ
バスインタフェースのみで、全体システムヲ構築するこ
とができる。以上から明らかなように、各PE毎のアド
レス領域30〜32は、第1図でいえば、各P′F:?
、のアドレス変換装置6 (6a、6b。
・−)の入力側から下方を見たときの、各PEがアクセ
ス可能なメモリ領域を表すことになる。また、機能分散
については、各プロセッサエレメントに各プロセッサエ
レメントの機能分担を示す機能コードを登録する制御レ
ジスタを有するので、機能の関連形態に合わせて各プロ
セッサエレメントの機能を登録すること、および、上記
メモリバスを介し機能の関連形態に合わせた木構造状に
各プロセッサエレメントを接続することによって、用途
に適合する機能分散が可能となることは明白である。
ス可能なメモリ領域を表すことになる。また、機能分散
については、各プロセッサエレメントに各プロセッサエ
レメントの機能分担を示す機能コードを登録する制御レ
ジスタを有するので、機能の関連形態に合わせて各プロ
セッサエレメントの機能を登録すること、および、上記
メモリバスを介し機能の関連形態に合わせた木構造状に
各プロセッサエレメントを接続することによって、用途
に適合する機能分散が可能となることは明白である。
次に、物理的、論理的に離れたプロセッサエレメントに
アクセスする場合について、第3図により説明する。同
図で、第1図と同一の部分には同一符号を付し説明を省
略する。第3図は、上位プロセッサエレメント(PEa
)laと下位プロセッサエレメント(PEb)1 b、
(PEc)1 cが物理的、論理的に遠方に離れて
いてバスを直接アクセスできない場合の論理アドレス出
力に関するものである。PEa (la)は、PEa
(la)の外部バス上に出力した論理アドレスが物理的
、論理的に遠方のプロセッサエレメントに対して割り付
けられた論理アドレスであることを検出してpryb(
lb)へ該論理アドレスおよびデータを送受信出力する
能動型アドレス&データ通信制御2i11aを持つ。こ
の能動型アドレス&データ通信制御器11aは、モデム
、LANなどの汎用通信インタフェースを持ら、プロセ
ッサエレメント間は、汎用通信インタフェースで接続さ
れる。−方、下位ブロモ・ンサエレメントPEb (1
b)は、上記の汎用通信インタフェースを持つ能動型ア
ドレス&データ通信制御器11aにより出力される上位
プロセッサエレメントPEa(la)からのアドレスお
よびデータを、受動型アドレス&データ通信制御器12
bを介して、110データとして受信する。受信した論
理アドレスは、該プロセッサの判断により自論理アドレ
スに変換して出力する。同様にして、PEb(lb)は
、能動型アドレス&データ通信制御器11b及び受動型
アI・レス&データ通信制御器12(二を介して、物理
的。
アクセスする場合について、第3図により説明する。同
図で、第1図と同一の部分には同一符号を付し説明を省
略する。第3図は、上位プロセッサエレメント(PEa
)laと下位プロセッサエレメント(PEb)1 b、
(PEc)1 cが物理的、論理的に遠方に離れて
いてバスを直接アクセスできない場合の論理アドレス出
力に関するものである。PEa (la)は、PEa
(la)の外部バス上に出力した論理アドレスが物理的
、論理的に遠方のプロセッサエレメントに対して割り付
けられた論理アドレスであることを検出してpryb(
lb)へ該論理アドレスおよびデータを送受信出力する
能動型アドレス&データ通信制御2i11aを持つ。こ
の能動型アドレス&データ通信制御器11aは、モデム
、LANなどの汎用通信インタフェースを持ら、プロセ
ッサエレメント間は、汎用通信インタフェースで接続さ
れる。−方、下位ブロモ・ンサエレメントPEb (1
b)は、上記の汎用通信インタフェースを持つ能動型ア
ドレス&データ通信制御器11aにより出力される上位
プロセッサエレメントPEa(la)からのアドレスお
よびデータを、受動型アドレス&データ通信制御器12
bを介して、110データとして受信する。受信した論
理アドレスは、該プロセッサの判断により自論理アドレ
スに変換して出力する。同様にして、PEb(lb)は
、能動型アドレス&データ通信制御器11b及び受動型
アI・レス&データ通信制御器12(二を介して、物理
的。
論理的に離れた下位プロセッサエレメントPEc(lc
)にアクセスすることができる。
)にアクセスすることができる。
本発明によるマルチプロセッサについて、第5図〜第1
O図を用いて詳細に説明する。マルチプロセッサの各プ
ロセッサエレメントPEは、第5図に示すようなアドレ
スフォーマットを持つ。
O図を用いて詳細に説明する。マルチプロセッサの各プ
ロセッサエレメントPEは、第5図に示すようなアドレ
スフォーマットを持つ。
第5図において、5(201)は、S egmen t
N umberを、P(202)は、P age N
umberを示し、論理アドレスまたは、物理アドレス
として使用される。RA(203)は、S egmen
t、 P ageの下位のアドレスで物理アドレスを
示す。
N umberを、P(202)は、P age N
umberを示し、論理アドレスまたは、物理アドレス
として使用される。RA(203)は、S egmen
t、 P ageの下位のアドレスで物理アドレスを
示す。
次に、第6図に1つのプロセッサエレメント(仮にPE
、とする)のアドレス空間を示す。第7図は、第6図に
対応するプロセッサ構成を示す。
、とする)のアドレス空間を示す。第7図は、第6図に
対応するプロセッサ構成を示す。
PE、のアドレス空間は、m個のセグメントS0S、、
S2. ・−、−、S、、 ・−’−”+ S
@−1からなり、各セグメントS、は、n個のベージP
o、P+。
S2. ・−、−、S、、 ・−’−”+ S
@−1からなり、各セグメントS、は、n個のベージP
o、P+。
Pz、 ・−”’−’+ P n−1から構成され
る。ここで、セグメントS0 (第6図で、SがOであ
る欄のセグメント)は、プロセッサエレメントPEG(
第7図の1008)が直接アクセスできるアドレス空間
である。同様に、セグメント81〜Sm−1(第6図で
Sが1〜m−1である欄のセグメント)は、それぞれ、
プロセッサエレメントPE、〜PIΣI、1−1(第7
図の100bl〜1oob、−、)が直接アクセスでき
るアドレス空間である。
る。ここで、セグメントS0 (第6図で、SがOであ
る欄のセグメント)は、プロセッサエレメントPEG(
第7図の1008)が直接アクセスできるアドレス空間
である。同様に、セグメント81〜Sm−1(第6図で
Sが1〜m−1である欄のセグメント)は、それぞれ、
プロセッサエレメントPE、〜PIΣI、1−1(第7
図の100bl〜1oob、−、)が直接アクセスでき
るアドレス空間である。
セグメントS0のページP。(第6図でPがOのa)は
、プロセッサエレメントPE、の内部メモリであるとと
もに、プロセッサエレメントPE。
、プロセッサエレメントPE、の内部メモリであるとと
もに、プロセッサエレメントPE。
の上位プロセッサエレメント(図示せず)との共有領域
である。この領域は、第2図の領域30に相当する。同
様に、セグメントS0のページP〜Pi−1(第6図で
、SがO,Pが1−n−1の欄)は、PE、が直接アク
セス可能な実メモリ領域であり、PE、(第7図で10
0a)の下位のプロセッサエレメントPE、〜PEn−
+ (第7図で100bl 〜100b、−1)との
共有メモリ領域である。この領域は、第2図の領域31
に相当する。なお、本実施例では、第2図における自プ
ロセッサの専用領域32に相当するものは設けていない
。
である。この領域は、第2図の領域30に相当する。同
様に、セグメントS0のページP〜Pi−1(第6図で
、SがO,Pが1−n−1の欄)は、PE、が直接アク
セス可能な実メモリ領域であり、PE、(第7図で10
0a)の下位のプロセッサエレメントPE、〜PEn−
+ (第7図で100bl 〜100b、−1)との
共有メモリ領域である。この領域は、第2図の領域31
に相当する。なお、本実施例では、第2図における自プ
ロセッサの専用領域32に相当するものは設けていない
。
セグメント31〜S、−1は、PE0の論理アドレス領
域であって、PE0からは直接アクセスすることはでき
ず、PE、〜PE□、を介してアクセスすることのでき
る領域である。このことを、第7図により説明する。第
7図で、IはセグメントSoの空間におけるプロセッサ
エレメント番号0.1,2.−−−−−、(m−1)を
表し、iはその任意の1つを表す。JはセグメントS、
の空間におけるプロセッサエレメント番号0,1,2゜
(m−1)を表し、jはその任意の1つを表す。PE、
〜PE、、(100b、〜l 00 b 、ll−+
)は、相互に同位にあり、かつ、PEo (100a
)に対してその直ぐの下位にある。また、PIE、、〜
PEI(11−11(100cI 〜100c、、−,
)は、相互に同位にあり、かつ、PE、(100b、)
に対してその直ぐの下位にある。PE、は、空間S0と
S、に共通している。すなわち、第6図で、S−〇、P
=iの領域と、S= i、p=oの領域とは、実際には
一致する。
域であって、PE0からは直接アクセスすることはでき
ず、PE、〜PE□、を介してアクセスすることのでき
る領域である。このことを、第7図により説明する。第
7図で、IはセグメントSoの空間におけるプロセッサ
エレメント番号0.1,2.−−−−−、(m−1)を
表し、iはその任意の1つを表す。JはセグメントS、
の空間におけるプロセッサエレメント番号0,1,2゜
(m−1)を表し、jはその任意の1つを表す。PE、
〜PE、、(100b、〜l 00 b 、ll−+
)は、相互に同位にあり、かつ、PEo (100a
)に対してその直ぐの下位にある。また、PIE、、〜
PEI(11−11(100cI 〜100c、、−,
)は、相互に同位にあり、かつ、PE、(100b、)
に対してその直ぐの下位にある。PE、は、空間S0と
S、に共通している。すなわち、第6図で、S−〇、P
=iの領域と、S= i、p=oの領域とは、実際には
一致する。
この構成によると、プロセッサエレメントPIE。
(loOa)が、セグメントS、のページPJをアクセ
スする場合は、PE、(100a)の出力した論理アド
レスが、(セグメントS、内のページを直接アクセスで
きるプロセッサエレメントである)プロセッサエレメン
トPE、(100bi)に内蔵される上位プロセッサと
のインタフェース用のアドレスレジスタに、−旦記憶さ
れ、これをソフトウェアで参照し、プロセッサエレメン
トPE、の論理アドレスとしてPE、の下位のプロセッ
サエレメントP Ei+〜P Et f−11(100
C1〜100ctn−n)に出力する。こうして、l)
U?、、。
スする場合は、PE、(100a)の出力した論理アド
レスが、(セグメントS、内のページを直接アクセスで
きるプロセッサエレメントである)プロセッサエレメン
トPE、(100bi)に内蔵される上位プロセッサと
のインタフェース用のアドレスレジスタに、−旦記憶さ
れ、これをソフトウェアで参照し、プロセッサエレメン
トPE、の論理アドレスとしてPE、の下位のプロセッ
サエレメントP Ei+〜P Et f−11(100
C1〜100ctn−n)に出力する。こうして、l)
U?、、。
〜PE、。−1のうち該当したプロセッサエレメントP
E、、(100c、)との共有メモリをPE。
E、、(100c、)との共有メモリをPE。
(100b、)がアクセスすることになる。
次に、第8図に直接アクセスの場合のアドレス変換の説
明図を示す。まず、プロセ・ンサエレメン)PE、が、
−上位との共有メモリすなわち自己の内蔵メモリをアク
セスする場合から説明する。PE、内のMPU、2は、
第5図のアドレスフォーマットに従って論理アドレス7
を出力し、その論理アドレスをアドレス変換器6を通し
て物理アドレス8に変換し、自プロセッサMPU12の
内蔵メモリ領域(仮にS、−0,Pi−0)としてアク
セスする。アドレス変換器6の出力である物理アドレス
8が、デコーダ303に入力され、デコーダ303は、
S、=O,Pi =Oを検出してハス要求信号をアービ
タ304に出力する。アービタ304は、PE、の直ぐ
の上位プロセッサエレメント(このばあいはPEo)か
らのアクセスと自プロセッサエレメントのアクセスを、
MPU12からあらかじめ登録されたモードに従って調
停する。調停のモードとしては、自プロセッサエレメン
ト優先、上位プロセッサエレメント優先、対等、及び自
プロセッサエレメント単独アクセスなどのモードを設定
できる。モード設定は、MPU。
明図を示す。まず、プロセ・ンサエレメン)PE、が、
−上位との共有メモリすなわち自己の内蔵メモリをアク
セスする場合から説明する。PE、内のMPU、2は、
第5図のアドレスフォーマットに従って論理アドレス7
を出力し、その論理アドレスをアドレス変換器6を通し
て物理アドレス8に変換し、自プロセッサMPU12の
内蔵メモリ領域(仮にS、−0,Pi−0)としてアク
セスする。アドレス変換器6の出力である物理アドレス
8が、デコーダ303に入力され、デコーダ303は、
S、=O,Pi =Oを検出してハス要求信号をアービ
タ304に出力する。アービタ304は、PE、の直ぐ
の上位プロセッサエレメント(このばあいはPEo)か
らのアクセスと自プロセッサエレメントのアクセスを、
MPU12からあらかじめ登録されたモードに従って調
停する。調停のモードとしては、自プロセッサエレメン
ト優先、上位プロセッサエレメント優先、対等、及び自
プロセッサエレメント単独アクセスなどのモードを設定
できる。モード設定は、MPU。
2がモードレジスタ310に登録することにより、行う
。アービタ304の調停結果に従って、パス選択信号S
EL及びメモリセレクト信号MSELを出力する。例え
ば、SELが′0°′の時が、自プロセッサエレメント
、“lo”の時が上位プロセツリーエレメントとする。
。アービタ304の調停結果に従って、パス選択信号S
EL及びメモリセレクト信号MSELを出力する。例え
ば、SELが′0°′の時が、自プロセッサエレメント
、“lo”の時が上位プロセツリーエレメントとする。
アービタの出力したメモリセレノl−信号MSCI、に
したがって共有メモリが選択され、自プlコセツサMP
LJ、2又は、上位プロセッサニレメン+−PE、の物
理アドレスRAがセレクタ305によって選IRされ、
共有メモリ3内の該番地をアクセスすることができる。
したがって共有メモリが選択され、自プlコセツサMP
LJ、2又は、上位プロセッサニレメン+−PE、の物
理アドレスRAがセレクタ305によって選IRされ、
共有メモリ3内の該番地をアクセスすることができる。
上位プロセツナエL・メントPF、。から共有メモリ3
をアクセスする場合は、PE、の外部パスからのアドレ
スを外部ハスサイクルのときにアドレスの有効性を示す
アドレスストローブASでラッチし、アドレスレジスタ
307に記憶する。PE、からのアドレスを第8図のア
ドレスレジスタ307に示ずようにS、、P、、RAで
表すと、PE、との共有メモリ3をアクセスするために
、5o−0゜P、−iが出力され、アドレスレジスタ3
07の出力をデコートするデコーダ308のデコード結
果にしたがって、アービタ304を経由して、共有メモ
リ3がアクセス可能となる。このとき、自プロセッサエ
レメントPE、のアドレスであることを示すデコード信
号として使用されるページナンバーPは、各PEによっ
て異なるため、に位プロセッサのもとてのプロセッサナ
ンバをあらかじめ設定しておく必要がある。外部スイッ
チなどの外付は回路を要するものは、外部デバイスが増
加するなどの点でコスト高となるため、プロセッサエレ
メント内に内蔵するプロセッサナンバレジスタ(PNP
)309を設ける。
をアクセスする場合は、PE、の外部パスからのアドレ
スを外部ハスサイクルのときにアドレスの有効性を示す
アドレスストローブASでラッチし、アドレスレジスタ
307に記憶する。PE、からのアドレスを第8図のア
ドレスレジスタ307に示ずようにS、、P、、RAで
表すと、PE、との共有メモリ3をアクセスするために
、5o−0゜P、−iが出力され、アドレスレジスタ3
07の出力をデコートするデコーダ308のデコード結
果にしたがって、アービタ304を経由して、共有メモ
リ3がアクセス可能となる。このとき、自プロセッサエ
レメントPE、のアドレスであることを示すデコード信
号として使用されるページナンバーPは、各PEによっ
て異なるため、に位プロセッサのもとてのプロセッサナ
ンバをあらかじめ設定しておく必要がある。外部スイッ
チなどの外付は回路を要するものは、外部デバイスが増
加するなどの点でコスト高となるため、プロセッサエレ
メント内に内蔵するプロセッサナンバレジスタ(PNP
)309を設ける。
次に、第9図によりプロセッサエレメントPE。
から下位プロセッサエレメント内の共有メモリをアクセ
スするときのアドレス変換方法について述べる。節単の
ため、各プロセッサエレメントに内蔵のメモリの物理ア
ドレスは、各プロセッサエレメント自身がアクセスする
ときは、セグメントS−0,ベージP=Oとする。プロ
セッサエレメントPE、から出力される論理アドレスは
、第5図のアドレスフォーマットに従って、S、、P。
スするときのアドレス変換方法について述べる。節単の
ため、各プロセッサエレメントに内蔵のメモリの物理ア
ドレスは、各プロセッサエレメント自身がアクセスする
ときは、セグメントS−0,ベージP=Oとする。プロ
セッサエレメントPE、から出力される論理アドレスは
、第5図のアドレスフォーマットに従って、S、、P。
RAが出力される。So −to 、 Po −jo
(i。
(i。
とj。は、セグメンI−3゜とページP0の値を示す)
とすると、まず、内蔵メモリをアクセスする場合は、デ
コーダ308によりi、−j。−0が検出され、PIE
。自身のメモリがアービタを経由してアクセスされる。
とすると、まず、内蔵メモリをアクセスする場合は、デ
コーダ308によりi、−j。−0が検出され、PIE
。自身のメモリがアービタを経由してアクセスされる。
もう一つの場合として、セグメントS−0の他のプロセ
ッサ:Lレメントのメモリをアクセスする場合、!o−
0.jo≠0がデコーダ30Bにより検出され、PEo
内のアドレス変換テーブルDAT311の索引j。のエ
ントりが呼び出される。
ッサ:Lレメントのメモリをアクセスする場合、!o−
0.jo≠0がデコーダ30Bにより検出され、PEo
内のアドレス変換テーブルDAT311の索引j。のエ
ントりが呼び出される。
ページテーブル311の内容312は、各論理ページに
対応する実ページと、該実ページの有効、無効を示すP
age Invalid Bit(IB)から構成
される。例えば、[B=Oの時は、該実ページは有効で
あり、ダイレクトにアクセスできる。もし、プロセッサ
エレメントPE、からセグメントS−0が出力されて、
PE。の下位プロセッサエレメントが、(n−1)個よ
り少ないときは、IB=1となることがあり、IB=1
のときは、該実ページは、無効であるためPE、内のプ
ロセッサMPU、にアドレス無効割込みとしていわゆる
ページフォールト割込みを発生させる。ページフォール
トを受は付けたMPU、は、二次記憶から該当する領域
を切り出してきて該実ページ」0に相当する実メモリに
ローディング、すなわちページインし、Page I
nvalid Bit([B)を■B=Oにセットし
、所定のアドレスをアクセスする。Page Inva
lid Bit (I B )が°“0°”のときは
、ページテーブル311のエントリページは、アクセス
するページの先頭アドレス(第9図では、jo“)を示
す。10=0であるので、実際には、S−0,P=JO
、RAのアドレスが、PE0の外部アドレスとして出力
される。
対応する実ページと、該実ページの有効、無効を示すP
age Invalid Bit(IB)から構成
される。例えば、[B=Oの時は、該実ページは有効で
あり、ダイレクトにアクセスできる。もし、プロセッサ
エレメントPE、からセグメントS−0が出力されて、
PE。の下位プロセッサエレメントが、(n−1)個よ
り少ないときは、IB=1となることがあり、IB=1
のときは、該実ページは、無効であるためPE、内のプ
ロセッサMPU、にアドレス無効割込みとしていわゆる
ページフォールト割込みを発生させる。ページフォール
トを受は付けたMPU、は、二次記憶から該当する領域
を切り出してきて該実ページ」0に相当する実メモリに
ローディング、すなわちページインし、Page I
nvalid Bit([B)を■B=Oにセットし
、所定のアドレスをアクセスする。Page Inva
lid Bit (I B )が°“0°”のときは
、ページテーブル311のエントリページは、アクセス
するページの先頭アドレス(第9図では、jo“)を示
す。10=0であるので、実際には、S−0,P=JO
、RAのアドレスが、PE0の外部アドレスとして出力
される。
さらに、もう一つの場合として、10≠0のときは、他
プロセッサエレメントPE、。が管理するセグメントS
1゜を間接的にアクセスすることを示す。上記の場合は
、10は、そのまま出力され、10≠0であることによ
り、PE、の外部出力べ一ジj。′は、MPU、の出力
したページj0が出力される。1o=o、jo≠0のと
きは、jo=j0′であることは、先に、述べた。すな
わち、セグメント番号10の値に従って、セレクタ31
3の選択方向が決まり、プロセッサエレメントPE。
プロセッサエレメントPE、。が管理するセグメントS
1゜を間接的にアクセスすることを示す。上記の場合は
、10は、そのまま出力され、10≠0であることによ
り、PE、の外部出力べ一ジj。′は、MPU、の出力
したページj0が出力される。1o=o、jo≠0のと
きは、jo=j0′であることは、先に、述べた。すな
わち、セグメント番号10の値に従って、セレクタ31
3の選択方向が決まり、プロセッサエレメントPE。
から出力されるページアドレスj。″は、Joまたは、
jooのどちらかが選択される。
jooのどちらかが選択される。
以上、上位プロセッサエレメントのアドレス出力方法に
ついて述べたが、上位プロセッサニレメン1−〇PEo
からの間接アクセスを受ける下位プロセッサエレメント
PE、のアドレス出力方法ヲ第1O図により述べる。下
位プロセッサニレメン1− P E 、は、上位プロセ
ッサニレメンI−PE。の出力アトレスを入力アドレス
レジスタ307でアドレスストローブAsにより一旦バ
ッファし、セグメントS0およびページP。をデコーダ
30Bによりデコードする。間接アクセスの場合、S。
ついて述べたが、上位プロセッサニレメン1−〇PEo
からの間接アクセスを受ける下位プロセッサエレメント
PE、のアドレス出力方法ヲ第1O図により述べる。下
位プロセッサニレメン1− P E 、は、上位プロセ
ッサニレメンI−PE。の出力アトレスを入力アドレス
レジスタ307でアドレスストローブAsにより一旦バ
ッファし、セグメントS0およびページP。をデコーダ
30Bによりデコードする。間接アクセスの場合、S。
≠0であるから、(30,po)=H,jo)(iとj
oは、セグメントS0とページP0の値)とすると、i
≠0を検知するとともに、上位プロセッサエレメントP
E0にたいして、W a i を信号を返し、M))(
J、2に対しては、間接アクセスであることを示すため
、ページインデックス割込みコントロールステータスレ
ジスタPXR315にページインデックスフラグPXを
セットする。PXR315には、PXI割込みイネーブ
ルビットPXIEがあり、PXIE=1のとき、AND
演算器316によりPXIEとPXとの論理積をとるこ
とによって、MPU1 2にページインデックス割込み
PXIの入力を受は付ける。MPU12は、PXIを受
は付けると入力アドレスレジスタ307を参照し、PE
iの管理するセグメント内の論理ページj0をアクセス
するため、MPUP2O3理アドレス(S五、Pi )
= (0,jo )を出力する。PE、内の動的アドレ
ス変換装置DAT6により、(S+、Pi )= (0
,jo )は、PE、の実アドレス(s、’、p、”)
=(0,j)に変換される。上記の(S、’、Pr ’
)= (0,j)とディスプレースメント物理アドレス
RAが、PE、の下位プロセッサPE、、に出力される
。S。
oは、セグメントS0とページP0の値)とすると、i
≠0を検知するとともに、上位プロセッサエレメントP
E0にたいして、W a i を信号を返し、M))(
J、2に対しては、間接アクセスであることを示すため
、ページインデックス割込みコントロールステータスレ
ジスタPXR315にページインデックスフラグPXを
セットする。PXR315には、PXI割込みイネーブ
ルビットPXIEがあり、PXIE=1のとき、AND
演算器316によりPXIEとPXとの論理積をとるこ
とによって、MPU1 2にページインデックス割込み
PXIの入力を受は付ける。MPU12は、PXIを受
は付けると入力アドレスレジスタ307を参照し、PE
iの管理するセグメント内の論理ページj0をアクセス
するため、MPUP2O3理アドレス(S五、Pi )
= (0,jo )を出力する。PE、内の動的アドレ
ス変換装置DAT6により、(S+、Pi )= (0
,jo )は、PE、の実アドレス(s、’、p、”)
=(0,j)に変換される。上記の(S、’、Pr ’
)= (0,j)とディスプレースメント物理アドレス
RAが、PE、の下位プロセッサPE、、に出力される
。S。
=0のため、上記アドレスは、PE□が直接アクセス可
能なアドレス領域である。もし、PXIE=Oのときは
、割込みがディスエーブルされるためPE、のソフトウ
ェアで、PXIコントロールステーデーレジスタPXR
315を参照し、PX1E=1のときと同様の動作を行
う。なお、W a i を信号は、MPU、がデータを
アクセス完了するまで、発行し続けられる。
能なアドレス領域である。もし、PXIE=Oのときは
、割込みがディスエーブルされるためPE、のソフトウ
ェアで、PXIコントロールステーデーレジスタPXR
315を参照し、PX1E=1のときと同様の動作を行
う。なお、W a i を信号は、MPU、がデータを
アクセス完了するまで、発行し続けられる。
次に、物理的、論理的に離れたプロセッサにアクセス(
以下、リモートアクセスと呼ぶ)する場合について、第
11図〜第12図を用いて述べる。
以下、リモートアクセスと呼ぶ)する場合について、第
11図〜第12図を用いて述べる。
第11図は、リモートアクセスの動作説明図である。第
12図は、リモートアドレス出力データのフォーマット
を示す。リモートアクセスするプロセッサエレメントを
PE、、リモートアクセスされるプロセッサエレメント
をPF、tjとする。
12図は、リモートアドレス出力データのフォーマット
を示す。リモートアクセスするプロセッサエレメントを
PE、、リモートアクセスされるプロセッサエレメント
をPF、tjとする。
PE、内のプロセッサMPU、2がアドレス変換装置D
AT6を介してアドレスを出力すると、能動型アドレス
入出力制御器320内のリモートアドレスアクセステー
ブル321により、リモートアクセスか否かが判定され
る。リモートアクセスでない場合は、通常通り外部バス
からアドレスが出力される。リモートアクセスの場合は
、リモートアドレスアクセステーブル321による判定
結果であるリモートアクセス信号が、リモートバス制御
器322およびリモート送信バッファ323に出力され
る。リモートアクセス信号を受けたリモートバス制御器
322は、MPU、2にW a i を信号を出力する
とともに外部バスの出力禁止信号をバスドライバ324
に出力する。さらに、リモートバス制御器322は、リ
モートアクセス信号を人力したとき、リモート送信バッ
ファ323へ設定するデータを生成させるため、FC,
DL発生Lt325及びリモート送信バッファ323ヘ
バス制御信号を出力する。リモート送信バッファ323
に設定するデータのフォーマットは、例えば、第12図
に示すように、ファンクションコードFC。
AT6を介してアドレスを出力すると、能動型アドレス
入出力制御器320内のリモートアドレスアクセステー
ブル321により、リモートアクセスか否かが判定され
る。リモートアクセスでない場合は、通常通り外部バス
からアドレスが出力される。リモートアクセスの場合は
、リモートアドレスアクセステーブル321による判定
結果であるリモートアクセス信号が、リモートバス制御
器322およびリモート送信バッファ323に出力され
る。リモートアクセス信号を受けたリモートバス制御器
322は、MPU、2にW a i を信号を出力する
とともに外部バスの出力禁止信号をバスドライバ324
に出力する。さらに、リモートバス制御器322は、リ
モートアクセス信号を人力したとき、リモート送信バッ
ファ323へ設定するデータを生成させるため、FC,
DL発生Lt325及びリモート送信バッファ323ヘ
バス制御信号を出力する。リモート送信バッファ323
に設定するデータのフォーマットは、例えば、第12図
に示すように、ファンクションコードFC。
データ長DL、 アドレスS、P、RA、データDから
構成される。ファンクションコードFCは、リモートア
クセスのl?/W (リート/ライト)方向、データ幅
等をコード化した機能コードを設定する。データ長DL
は、汎用通信アダプタから送信する送信データ長を示す
。アドレスは、アドレス変換器DAT302を経由した
後のセグメントS、ページP1 および物理アドレスR
Aを格納する。最後に、ライト命令の場合は、その命令
のデータサイズに相当する出力データを設定し、リード
命令の場合は、その命令のデータサイズに相当するダミ
ーデータを設定する。すなわち、リモートアクセスによ
るライト動作の場合は、データを出力したことでライト
サイクルは、完了する。しかし、リード動作の場合は、
データが汎用通信インタフェースから返されるまでW
a i Lする。W a i を信号は、能動型アドレ
ス入出力制御器320からPE、のメモリバスに返され
る。第12図で示したフォーマットのデータが、リモー
ト送信バッファ323に格納されるとあらかしめ送受信
のための初期化がなされたD M A (D trac
t MemoryAccess )コントローラ326
が動作し、リモート送信バッファ323のデータを汎用
の送信アダプタ327にDMA転送し、PE、の能動型
アドレス入出力制御器320からリモートアクセスアド
レスおよびデータが出力される。
構成される。ファンクションコードFCは、リモートア
クセスのl?/W (リート/ライト)方向、データ幅
等をコード化した機能コードを設定する。データ長DL
は、汎用通信アダプタから送信する送信データ長を示す
。アドレスは、アドレス変換器DAT302を経由した
後のセグメントS、ページP1 および物理アドレスR
Aを格納する。最後に、ライト命令の場合は、その命令
のデータサイズに相当する出力データを設定し、リード
命令の場合は、その命令のデータサイズに相当するダミ
ーデータを設定する。すなわち、リモートアクセスによ
るライト動作の場合は、データを出力したことでライト
サイクルは、完了する。しかし、リード動作の場合は、
データが汎用通信インタフェースから返されるまでW
a i Lする。W a i を信号は、能動型アドレ
ス入出力制御器320からPE、のメモリバスに返され
る。第12図で示したフォーマットのデータが、リモー
ト送信バッファ323に格納されるとあらかしめ送受信
のための初期化がなされたD M A (D trac
t MemoryAccess )コントローラ326
が動作し、リモート送信バッファ323のデータを汎用
の送信アダプタ327にDMA転送し、PE、の能動型
アドレス入出力制御器320からリモートアクセスアド
レスおよびデータが出力される。
送受信DMAコントローラ326は、通常のDMAコン
トローラと同じ動作をする。すなわら、PP、、内のプ
ロセッサMPU、2に対して、バス制御権を要求し、バ
ス制御権を獲得すると、リモート送信バッファ323と
送信アダプタ327の間で、バスを使用してDMA転送
を行なう。DMA転送中は、送受信DMAコントローラ
326は、リモート送信バッファ323にリードアドレ
スを出力し、リモート送信バッファから第12図のフォ
ーマットに従って格納された送信データを順次読み出す
と同時に、データバスを経由して、上記送信データが、
送信アダプタ327に直接書き込まれるように、送受信
コントローラ326から送信アダプタ327に送信スト
ローブが出力され、送信アダプタ327から順次、上記
送信データが出力される。
トローラと同じ動作をする。すなわら、PP、、内のプ
ロセッサMPU、2に対して、バス制御権を要求し、バ
ス制御権を獲得すると、リモート送信バッファ323と
送信アダプタ327の間で、バスを使用してDMA転送
を行なう。DMA転送中は、送受信DMAコントローラ
326は、リモート送信バッファ323にリードアドレ
スを出力し、リモート送信バッファから第12図のフォ
ーマットに従って格納された送信データを順次読み出す
と同時に、データバスを経由して、上記送信データが、
送信アダプタ327に直接書き込まれるように、送受信
コントローラ326から送信アダプタ327に送信スト
ローブが出力され、送信アダプタ327から順次、上記
送信データが出力される。
一方、PE、のリモートアクセスを受ける下位プロセッ
サPE、Jは、上記リモートアクセスデータを受信アダ
プタ421で受信し、送信の場合と同様にあらかじめ設
定された受信DMAコントローラ422により、受信バ
ッファ423に格納される。受信バッファ423に入力
が完了すると、受信バッファ423からリモートアドレ
ス受信完了信号が、バスタイミング発生器424に出力
され、バスタイミング発生器424から、リモートアク
セスのバス制御信号例えば、アドレスストローブAS”
リードストローブFID’ ライトス(−ロー
ブWRが生成される。リモートアクセスのアドレススト
ローブAS’により、受信バッファのデータがプロセッ
サエレメントPE、、の−L位プロセッサ用のアドレス
レジスタ501に格納される。アドレスレジスタからは
、上位プロセッサからの直接アクセスの場合と同様にし
て、デコーダ、アービタ502を経由してメモリ選択信
号MSELが出力され、共有メモリ3ヘライトデータを
格納し、あるいは、共有メモリ3からリードデータを読
み出す。ライトの場合は、メモリ3ヘライトした段階で
アクセスが完了する。リードデータの場合は、返信バッ
ファ425ヘリードデータを設定するとともに、ハスタ
イミング発生器424からリモートアクセスフラグRM
Fが出力され、返信用のFC,DL発生器426に入力
される。
サPE、Jは、上記リモートアクセスデータを受信アダ
プタ421で受信し、送信の場合と同様にあらかじめ設
定された受信DMAコントローラ422により、受信バ
ッファ423に格納される。受信バッファ423に入力
が完了すると、受信バッファ423からリモートアドレ
ス受信完了信号が、バスタイミング発生器424に出力
され、バスタイミング発生器424から、リモートアク
セスのバス制御信号例えば、アドレスストローブAS”
リードストローブFID’ ライトス(−ロー
ブWRが生成される。リモートアクセスのアドレススト
ローブAS’により、受信バッファのデータがプロセッ
サエレメントPE、、の−L位プロセッサ用のアドレス
レジスタ501に格納される。アドレスレジスタからは
、上位プロセッサからの直接アクセスの場合と同様にし
て、デコーダ、アービタ502を経由してメモリ選択信
号MSELが出力され、共有メモリ3ヘライトデータを
格納し、あるいは、共有メモリ3からリードデータを読
み出す。ライトの場合は、メモリ3ヘライトした段階で
アクセスが完了する。リードデータの場合は、返信バッ
ファ425ヘリードデータを設定するとともに、ハスタ
イミング発生器424からリモートアクセスフラグRM
Fが出力され、返信用のFC,DL発生器426に入力
される。
また、メモリ選択信号も、FC,DL発生器に入力され
、アドレスストローブAS’ 、リードストローブRD
’ のバス制御信号を基本信号として、FC,DLを生
成し返信バッファ425に格納する。返信バッファ42
5からは、P E、、内の送受信DMAコントローラ4
22により、送信アダプタ427を経由して、第12図
に示すようなフォーマットの返送データがPE、に返さ
れる。PE。
、アドレスストローブAS’ 、リードストローブRD
’ のバス制御信号を基本信号として、FC,DLを生
成し返信バッファ425に格納する。返信バッファ42
5からは、P E、、内の送受信DMAコントローラ4
22により、送信アダプタ427を経由して、第12図
に示すようなフォーマットの返送データがPE、に返さ
れる。PE。
では、受信アダプタ328と送受信DMAコントローラ
326で、リモート受信バッファ329に返信データを
受信する。リモート受信バッファ329のFC,DLと
、送信用のFC,DL発生器325のFC,DLが一致
していることを、FC一致検出器330により検知して
、一致していれば受信完了を、不一致であれば、エラー
をリモートバス制御器322に返す。リモートバス制御
器322は、直ちに、W a i を信号をオフするこ
とによって、MPU12は、リモート受信バッファ32
9のデータをリードしてデータの転送を完了する。FC
あるいは、DLが一致しない場合は、FC一致検出器3
30からエラー信号が出力され、リモートバス制御器3
22を経由して、MPU。
326で、リモート受信バッファ329に返信データを
受信する。リモート受信バッファ329のFC,DLと
、送信用のFC,DL発生器325のFC,DLが一致
していることを、FC一致検出器330により検知して
、一致していれば受信完了を、不一致であれば、エラー
をリモートバス制御器322に返す。リモートバス制御
器322は、直ちに、W a i を信号をオフするこ
とによって、MPU12は、リモート受信バッファ32
9のデータをリードしてデータの転送を完了する。FC
あるいは、DLが一致しない場合は、FC一致検出器3
30からエラー信号が出力され、リモートバス制御器3
22を経由して、MPU。
2にリードエラー割り込みを発行して、W a i を
信号を解除し、直ちにリードサイクルを完了する。
信号を解除し、直ちにリードサイクルを完了する。
次に、本発明のもう一つの実施例として、第13図に、
上位プロセッサエレメントからのアクセスを中継してさ
らに下位のプロセッサエレメント内の共有メモリへの間
接アクセスをハードウェアで実現する場合の実施例を示
す。第13図に示すように、プロセッサエレメントP
Eo (P E a )、PE、(PEb) 、PE
、(PEc)は、それぞれPE、の下にPE、 、PE
、の下にPE、が、メモリバスによって、順次多段に接
続されている。
上位プロセッサエレメントからのアクセスを中継してさ
らに下位のプロセッサエレメント内の共有メモリへの間
接アクセスをハードウェアで実現する場合の実施例を示
す。第13図に示すように、プロセッサエレメントP
Eo (P E a )、PE、(PEb) 、PE
、(PEc)は、それぞれPE、の下にPE、 、PE
、の下にPE、が、メモリバスによって、順次多段に接
続されている。
プロセッサエレメントPEoがプロセッサエレメントP
E、を介してプロセッサエレメントPE。
E、を介してプロセッサエレメントPE。
の共有メモリをアクセスする場合について述べる。
各プロセッサエレメントPEは、MPU2 (2a。
2b、2c)と、MPU2の出力する論理アドレス7
(7a、7’b、7c)を物理アドレス8(8a、8b
、8c)に変換する動的アドレス変換装置DAT6 (
6a、6b、6c)を有している。
(7a、7’b、7c)を物理アドレス8(8a、8b
、8c)に変換する動的アドレス変換装置DAT6 (
6a、6b、6c)を有している。
物理アドレス8 (8a、8b、8c)は、デコーダ4
1 (41a、41b、41c)によりデコードされ、
ここで、内部の共有メモリ3 (3a、 3b、3c
)へのアクセスか、あるいは、外部出力バッファを経由
して外部バスに接続されている下位プロセッサへのアク
セスかに従い、アービタ4(4a、4b、4c)または
、43(43a、43b、43c)にデコード信号を出
力する。同様にして、上位プロセッサから、領域デコー
ダ40(40a、40b、40c)、さらに、デコーダ
42 (42a、42b、42c)を介して、アービタ
4またはアービタ43に上位プロセッサエレメントから
のデコード信号が出力される。アービタ4は、セレクタ
5EL45 (45a、45b45c)を介して、共有
メモリ3を選択する。外部メモリ領域をアクセスする場
合は、同様にして、アービタ43およびセレクタ46
(46a、46b、46c)を介して、出力バッファ4
4(44a、44b、44c)から下位プロセッサエレ
メントの共有メモリをアクセスしようとする。セレクタ
45.46は、それぞれアービタ4または、43から選
択信号を入力し、MPUのデータバス9 (9a、9b
、9c)または上位プロセッサエレメントからのデータ
47 (47a、47b、47C)を選択信号によって
選択して出力する。
1 (41a、41b、41c)によりデコードされ、
ここで、内部の共有メモリ3 (3a、 3b、3c
)へのアクセスか、あるいは、外部出力バッファを経由
して外部バスに接続されている下位プロセッサへのアク
セスかに従い、アービタ4(4a、4b、4c)または
、43(43a、43b、43c)にデコード信号を出
力する。同様にして、上位プロセッサから、領域デコー
ダ40(40a、40b、40c)、さらに、デコーダ
42 (42a、42b、42c)を介して、アービタ
4またはアービタ43に上位プロセッサエレメントから
のデコード信号が出力される。アービタ4は、セレクタ
5EL45 (45a、45b45c)を介して、共有
メモリ3を選択する。外部メモリ領域をアクセスする場
合は、同様にして、アービタ43およびセレクタ46
(46a、46b、46c)を介して、出力バッファ4
4(44a、44b、44c)から下位プロセッサエレ
メントの共有メモリをアクセスしようとする。セレクタ
45.46は、それぞれアービタ4または、43から選
択信号を入力し、MPUのデータバス9 (9a、9b
、9c)または上位プロセッサエレメントからのデータ
47 (47a、47b、47C)を選択信号によって
選択して出力する。
次に、プロセッサエレメントPEoが、プロセッサエレ
メントPE+を経由して、プロセッサエレメントPE、
の共有メモリをアクセスする場合について、述べる。プ
ロセッサエレメントPEo。
メントPE+を経由して、プロセッサエレメントPE、
の共有メモリをアクセスする場合について、述べる。プ
ロセッサエレメントPEo。
PE、 、PE、のセグメント番号Sは、PEoからみ
て、それぞれ0,1.2と仮定する。まず、プロセッサ
エレメントPEoからプロセッサエレメントPE、の共
有メモリ3Cをアクセスするために、MPU2aから論
理アドレス7aとして、第5図のフォーマットに従って
セグメント番号S=2、ページ番号P=O1物理アドレ
スRAが、出力される。論理アドレス7aは、動的アド
レス変換装置6aを介して、物理アドレス8aに変換さ
れるが、簡単のために物理アドレス8aは、論理アドレ
ス7aと同じ値とする。また、各プロセッサエレメント
内の共有メモリは、それぞれ1ページとする。第13図
の構成における各プロセッサエレメントPE0.PE、
、PE2のメモリ空間をそれぞれ第14図、第15図、
第16図に示す。プロセッサエレメントPE、のメそり
空間は、第14図に示すように全体のメモリ空間が見え
る。
て、それぞれ0,1.2と仮定する。まず、プロセッサ
エレメントPEoからプロセッサエレメントPE、の共
有メモリ3Cをアクセスするために、MPU2aから論
理アドレス7aとして、第5図のフォーマットに従って
セグメント番号S=2、ページ番号P=O1物理アドレ
スRAが、出力される。論理アドレス7aは、動的アド
レス変換装置6aを介して、物理アドレス8aに変換さ
れるが、簡単のために物理アドレス8aは、論理アドレ
ス7aと同じ値とする。また、各プロセッサエレメント
内の共有メモリは、それぞれ1ページとする。第13図
の構成における各プロセッサエレメントPE0.PE、
、PE2のメモリ空間をそれぞれ第14図、第15図、
第16図に示す。プロセッサエレメントPE、のメそり
空間は、第14図に示すように全体のメモリ空間が見え
る。
すなわち、セグメント$=0、セグメンI−S = 1
の両方にP=O2P=1の2ペ一ジ分のメモリ領域、S
=2にP=Oの1ペ一ジ分のメモリ領域を有するように
見える。プロセッサエレメントPE。
の両方にP=O2P=1の2ペ一ジ分のメモリ領域、S
=2にP=Oの1ペ一ジ分のメモリ領域を有するように
見える。プロセッサエレメントPE。
のメそり空間は、第15図に示すように、プロセッサエ
レメントPE、のメモリ空間のうち、S−〇の空間を除
いたもので、自プロセッサセグメントS=0の2さ−ジ
、他プロセツサセグメントS=2の1ページの空間が見
える。
レメントPE、のメモリ空間のうち、S−〇の空間を除
いたもので、自プロセッサセグメントS=0の2さ−ジ
、他プロセツサセグメントS=2の1ページの空間が見
える。
プロセッサエレメントPE、のメモリ空間は、第16図
に示すように、自プロセッサセグメントS=0の1ペー
ジの空間のみが見える。
に示すように、自プロセッサセグメントS=0の1ペー
ジの空間のみが見える。
第13図に戻って、MPUa (2a)が発行したアド
レスの流れについて述べる。MPUa(2a)の出力し
た論理アドレス7aが、動的アドレス変換装WDAT6
aによって物理アドレス8aに変換され、物理アドレス
8aは、デコーダ4aに入力される。デコーダ4aは、
物理アドレス8aをデコードし、S=2.P=Oのメモ
リ領域が、プロセッサエレメントPE0のメモリ空間内
の他プロセツサエレメントに内蔵する共有メモリである
ことをデコードし、アービタ43aにアクセス要求信号
を出力する。デコーダ4aからのアクセス要求信号を受
けたアービタ43aは、M P LJ 2a側を選択す
る選択信号をセレクタ5EL46aに出力し、MPUa
(2a)のデータ9aを人出カバツファ44aに出力
するとともにM P U a (2a)の物理アドレス
8aを人出力バツファ44aに出力する。プロセッサエ
レメントPE、の入出力バッファ44aが出力したアド
レスは、プロセッサエレメントPE、の領域デコーダ4
0bに入力される。領域デコーダ40bは、入力したア
ドレスがS=2.P=Oであるので、第14図に示すプ
ロセッサエレメントPE+のメモリ空間の中でプロセッ
サエレメントPEzのアクセスできるメモリ領域すなわ
ちS=l、S=2の領域であることをデコードし、上位
プロセッサニレメンI−PE0にW a i を信号を
出力するとともに、アドレスをデコーダ42bに出力す
る。プロセッサエレメントPE、では、W a i を
信号を受けるとW a i を信号を受けている間、バ
スサイクルを引き延ばす。
レスの流れについて述べる。MPUa(2a)の出力し
た論理アドレス7aが、動的アドレス変換装WDAT6
aによって物理アドレス8aに変換され、物理アドレス
8aは、デコーダ4aに入力される。デコーダ4aは、
物理アドレス8aをデコードし、S=2.P=Oのメモ
リ領域が、プロセッサエレメントPE0のメモリ空間内
の他プロセツサエレメントに内蔵する共有メモリである
ことをデコードし、アービタ43aにアクセス要求信号
を出力する。デコーダ4aからのアクセス要求信号を受
けたアービタ43aは、M P LJ 2a側を選択す
る選択信号をセレクタ5EL46aに出力し、MPUa
(2a)のデータ9aを人出カバツファ44aに出力
するとともにM P U a (2a)の物理アドレス
8aを人出力バツファ44aに出力する。プロセッサエ
レメントPE、の入出力バッファ44aが出力したアド
レスは、プロセッサエレメントPE、の領域デコーダ4
0bに入力される。領域デコーダ40bは、入力したア
ドレスがS=2.P=Oであるので、第14図に示すプ
ロセッサエレメントPE+のメモリ空間の中でプロセッ
サエレメントPEzのアクセスできるメモリ領域すなわ
ちS=l、S=2の領域であることをデコードし、上位
プロセッサニレメンI−PE0にW a i を信号を
出力するとともに、アドレスをデコーダ42bに出力す
る。プロセッサエレメントPE、では、W a i を
信号を受けるとW a i を信号を受けている間、バ
スサイクルを引き延ばす。
デコーダ42bは、アクセス領域が自プロセッサエレメ
ント内蔵の共有メモリか、下位プロセッサエレメントの
メモリかを判断する。この場合は、アドレスがS=2.
P=Oであるので、メモリ領域は、下位プロセッサエレ
メントのメモリHJjXであると判定し、プロセッサエ
レメントPE、の場合と同様にしてデコーダ42b、ア
ービタ43b、人出力バツファ44bを介して、下位プ
ロセッサエレメントPBzの領域デコーダ40cにアド
レスを中継出力する。一方、データは、アービタ43b
の出力する選択信号によってセレクタ46bを介して、
アクセスの方向に従って入出力バッファ44bに入出力
され、人出力バツファ44bからアクセスの方向に従っ
て下位プロセッサニレメンIE、に入出力される。プロ
セッサエレメントPEzは、プロセッサエレメントPE
、の場合と同様にして、領域デコーダ40cで自ブロセ
ツナエレメントの管理領域であることを判定し、上位プ
ロセッサエレメントにW a i を信号を出力すると
ともに、デコーダ42cによってアドレスがS=2、P
=Oであることから、自プロセッサエレメントの内蔵メ
モリ3Cの領域であることをデコードし、アービタ4C
は、自プロセッサMPU2cからのアクセスがない場合
、上位プロセッサエレメントからのアドレスを共有メモ
リ3Cに出力するとともにセレクタ45cに上位プロセ
ッサニレメン!・PE、からのデータバスを選択する選
択信号を出力し、アクセスの方向に従って、メモリ3C
をリードあるいは、ライトする。アービタ4Cが、上位
プロセッサエレメントのバスを選択する選択信号を出力
したとき、領域デコーダ40cは、上位プロセッサエレ
メントPE、に対するW a i を信号出力を解除す
る。プロセッサニレメンl−PE。
ント内蔵の共有メモリか、下位プロセッサエレメントの
メモリかを判断する。この場合は、アドレスがS=2.
P=Oであるので、メモリ領域は、下位プロセッサエレ
メントのメモリHJjXであると判定し、プロセッサエ
レメントPE、の場合と同様にしてデコーダ42b、ア
ービタ43b、人出力バツファ44bを介して、下位プ
ロセッサエレメントPBzの領域デコーダ40cにアド
レスを中継出力する。一方、データは、アービタ43b
の出力する選択信号によってセレクタ46bを介して、
アクセスの方向に従って入出力バッファ44bに入出力
され、人出力バツファ44bからアクセスの方向に従っ
て下位プロセッサニレメンIE、に入出力される。プロ
セッサエレメントPEzは、プロセッサエレメントPE
、の場合と同様にして、領域デコーダ40cで自ブロセ
ツナエレメントの管理領域であることを判定し、上位プ
ロセッサエレメントにW a i を信号を出力すると
ともに、デコーダ42cによってアドレスがS=2、P
=Oであることから、自プロセッサエレメントの内蔵メ
モリ3Cの領域であることをデコードし、アービタ4C
は、自プロセッサMPU2cからのアクセスがない場合
、上位プロセッサエレメントからのアドレスを共有メモ
リ3Cに出力するとともにセレクタ45cに上位プロセ
ッサニレメン!・PE、からのデータバスを選択する選
択信号を出力し、アクセスの方向に従って、メモリ3C
をリードあるいは、ライトする。アービタ4Cが、上位
プロセッサエレメントのバスを選択する選択信号を出力
したとき、領域デコーダ40cは、上位プロセッサエレ
メントPE、に対するW a i を信号出力を解除す
る。プロセッサニレメンl−PE。
は、下位プロセッサエレメントPEzからのW a i
を信号を解除されたことにより、プロセッサエレメン
トPE、かさらにその上位のプロセッサエレメントPE
0に出力していたWait信号を、領域デコーダ40b
によって解除する。
を信号を解除されたことにより、プロセッサエレメン
トPE、かさらにその上位のプロセッサエレメントPE
0に出力していたWait信号を、領域デコーダ40b
によって解除する。
もちろん、アクセスがリードの場合は、下位プロセッサ
エレメントのリードデータが、出力バッファ44b、セ
レクタ46cを介して、上位プロセッサエレメントPE
oの出力バッファ44aへ中継出力される。アクセス元
であるMPUa (2a)は、プロセッサエレメントP
E、からのW a i を信号が解除されたことによっ
て、データバス9aのデータをリードして、リードサイ
クルを完了する。
エレメントのリードデータが、出力バッファ44b、セ
レクタ46cを介して、上位プロセッサエレメントPE
oの出力バッファ44aへ中継出力される。アクセス元
であるMPUa (2a)は、プロセッサエレメントP
E、からのW a i を信号が解除されたことによっ
て、データバス9aのデータをリードして、リードサイ
クルを完了する。
データライトの場合は、プロセッサエレメントPE、は
、人出力バッファ44aにデータをライトすることによ
って、データのアクセスを完了する。従って、各プロセ
ッサの領域デコーダは、上位プロセッサからのライトア
クセスの場合は、もし、下位プロセッサエレメントのM
PU2とアクセスが競合したときは、アービタ4または
、43からパスグランド信号BGEXアを受は取ること
によって、下位プロセッサエレメントの内蔵メモリ3あ
るいは、出力バッファ44にアクセスする。
、人出力バッファ44aにデータをライトすることによ
って、データのアクセスを完了する。従って、各プロセ
ッサの領域デコーダは、上位プロセッサからのライトア
クセスの場合は、もし、下位プロセッサエレメントのM
PU2とアクセスが競合したときは、アービタ4または
、43からパスグランド信号BGEXアを受は取ること
によって、下位プロセッサエレメントの内蔵メモリ3あ
るいは、出力バッファ44にアクセスする。
パスグランド信号BGEX丁を受けてからのバス制御信
号(アドレスストローブ、リードストローブ、ライトス
トローブ、W a i を信号など)の入出力制御は、
領域デコーダ40が行う。以上のように制御することに
より、−L位プロセッサエレメントPE0から下位プロ
セッサエレメントPE、の共有メモリ3Cをハードウェ
アで間接的にアクセスすることができる。
号(アドレスストローブ、リードストローブ、ライトス
トローブ、W a i を信号など)の入出力制御は、
領域デコーダ40が行う。以上のように制御することに
より、−L位プロセッサエレメントPE0から下位プロ
セッサエレメントPE、の共有メモリ3Cをハードウェ
アで間接的にアクセスすることができる。
〔発明の効果]
以上詳しく説明したように、本発明によれば、それぞれ
メモリを内蔵するプロセッサエレメント間を簡単なメモ
リバスインタフェースで順次多段に接続することによっ
て、各プロセッサは、逆にプロセッサ付きのメモリエレ
メントとみなすことができ、このようなメモリエレメン
トの多段接続構造(木構造)により、バスのアドレス幅
に依存せずに実メモリ容量を無限に拡張できる効果を奏
する。従って、システムを拡張し大規模化するには、バ
ス廻りやアービタの改造を要することなく、単に同一構
成のプロセッサエレメントを木構造に追加して行くだけ
で、実現できる。
メモリを内蔵するプロセッサエレメント間を簡単なメモ
リバスインタフェースで順次多段に接続することによっ
て、各プロセッサは、逆にプロセッサ付きのメモリエレ
メントとみなすことができ、このようなメモリエレメン
トの多段接続構造(木構造)により、バスのアドレス幅
に依存せずに実メモリ容量を無限に拡張できる効果を奏
する。従って、システムを拡張し大規模化するには、バ
ス廻りやアービタの改造を要することなく、単に同一構
成のプロセッサエレメントを木構造に追加して行くだけ
で、実現できる。
また、上記メモリエレメント内にプロセッサが存在する
ため、木構造状に接続されるような機能分散化が容易に
実現できる効果がある。
ため、木構造状に接続されるような機能分散化が容易に
実現できる効果がある。
さらに、アドレスとデータを送信して遠方プロセッサエ
レメントにアクセスするため、能動型アドレス&データ
通信制御器、および、遠方プロセッサエレメントからア
クセスを受けたときアドレスとデータを返送する受動型
アドレス&データ通信制御器を設けたことにより、論理
的、物理的に離れているようなプロセッサに対して間接
的にメモリインタフェースでアクセス可能となり、拡張
性に冨んだシステムが構築できる効果を奏する。
レメントにアクセスするため、能動型アドレス&データ
通信制御器、および、遠方プロセッサエレメントからア
クセスを受けたときアドレスとデータを返送する受動型
アドレス&データ通信制御器を設けたことにより、論理
的、物理的に離れているようなプロセッサに対して間接
的にメモリインタフェースでアクセス可能となり、拡張
性に冨んだシステムが構築できる効果を奏する。
第1図は本発明による計算処理装置の一実施例の構成図
、第2図は本発明による各プロセッサエレメントのメモ
リ領域に対するアドレス領域割付けを示す図、第3図は
本発明における遠方プロセッサとの接続構成を持つ計算
処理装置の一実施例を示す構成図、第4図は共有メモリ
を持つマルチプロセッサの従来例の構成図、第5図は本
発明における各プロセッサエレメントの71゛レスフオ
ーマツトの一例を示す図、第6図は本発明によるプロセ
ッサエレメントのメモリ空間の一例を示す図、第7図は
上位プロセッサから2段下の下位プロセッサへの間接ア
クセスを行なうプロセッサ構成を示すブロック図、第8
図は本発明におけるダイレクトアクセスの場合のアドレ
ス変換の説明図、第9図は本発明における上位プロセッ
サから下位プロセッサをアクセスしたときのアドレス変
換方法の説明図、第10図は本発明における上位プロセ
ッサからの間接アクセスの説明図、第11図は本発明に
おけるリモートアクセスの動作説明図、第12図は本発
明におけるリモート送受信のデータフォーマットを示す
図、第13図は本発明におけるハードウェアによる上位
プロセッサエレメントカラの2段下の下位プロセッサエ
レメントへの間接アクセスを行なうプロセッサの一実施
例の構成図、第14図は第13図の構成における最上位
プロセッサエレメントPE、のメモリ空間を示す図、第
15図は第13図の構成における中間プロセッサエレメ
ントPE、のメモリ空間を示す図、第16図は第13図
の構成における最下位プロセッサエレメントPEzのメ
モリ空間を示す図である。 la、lb、lc (PEa、PEb、PEc)(PE
、、PE、、PE、、−・−) −一一一−−−プロセ
ッサエレメント、2 a、2 b、2 c−−MPU。 3 a 、 3 b 、 3 c−−−−−一共有
メモリ、4a、4b。 4 c−−−−アービタ&セレクタ、5a、5b、5c
・−・・制御レジスタ、6 a、 6 b、 6
c−・−アドレス変換装置、7a、7b、7cm・・−
・−論理アドレス、8 a、 8 b、 8 c−
−−−物理アドレス、9a、9b。 9 c−−−−データ、10 a、 10 b、
10 c外部バス、1 t a、 1 l b、
11 c−−−−−−一能動型アドレス&データ通信制
御装置、12a、12b。 受動型アドレス&データ通信制御装置。 第 図 第 図 第 図 S : Segment Num berρ: Pag
、t::、 NumberRA: ReQL Addr
esS (@T里子アドレス第 図 第 図 P2O3))う出力さf115論理アドレス第 図 第 図 (St’、PI’)=(0,J) FG : Function CocJCDし:データ
長 S :ヤクンントナンバ P ;ぺこ゛クナンバ RA=物理アドレス D :送受信データ
、第2図は本発明による各プロセッサエレメントのメモ
リ領域に対するアドレス領域割付けを示す図、第3図は
本発明における遠方プロセッサとの接続構成を持つ計算
処理装置の一実施例を示す構成図、第4図は共有メモリ
を持つマルチプロセッサの従来例の構成図、第5図は本
発明における各プロセッサエレメントの71゛レスフオ
ーマツトの一例を示す図、第6図は本発明によるプロセ
ッサエレメントのメモリ空間の一例を示す図、第7図は
上位プロセッサから2段下の下位プロセッサへの間接ア
クセスを行なうプロセッサ構成を示すブロック図、第8
図は本発明におけるダイレクトアクセスの場合のアドレ
ス変換の説明図、第9図は本発明における上位プロセッ
サから下位プロセッサをアクセスしたときのアドレス変
換方法の説明図、第10図は本発明における上位プロセ
ッサからの間接アクセスの説明図、第11図は本発明に
おけるリモートアクセスの動作説明図、第12図は本発
明におけるリモート送受信のデータフォーマットを示す
図、第13図は本発明におけるハードウェアによる上位
プロセッサエレメントカラの2段下の下位プロセッサエ
レメントへの間接アクセスを行なうプロセッサの一実施
例の構成図、第14図は第13図の構成における最上位
プロセッサエレメントPE、のメモリ空間を示す図、第
15図は第13図の構成における中間プロセッサエレメ
ントPE、のメモリ空間を示す図、第16図は第13図
の構成における最下位プロセッサエレメントPEzのメ
モリ空間を示す図である。 la、lb、lc (PEa、PEb、PEc)(PE
、、PE、、PE、、−・−) −一一一−−−プロセ
ッサエレメント、2 a、2 b、2 c−−MPU。 3 a 、 3 b 、 3 c−−−−−一共有
メモリ、4a、4b。 4 c−−−−アービタ&セレクタ、5a、5b、5c
・−・・制御レジスタ、6 a、 6 b、 6
c−・−アドレス変換装置、7a、7b、7cm・・−
・−論理アドレス、8 a、 8 b、 8 c−
−−−物理アドレス、9a、9b。 9 c−−−−データ、10 a、 10 b、
10 c外部バス、1 t a、 1 l b、
11 c−−−−−−一能動型アドレス&データ通信制
御装置、12a、12b。 受動型アドレス&データ通信制御装置。 第 図 第 図 第 図 S : Segment Num berρ: Pag
、t::、 NumberRA: ReQL Addr
esS (@T里子アドレス第 図 第 図 P2O3))う出力さf115論理アドレス第 図 第 図 (St’、PI’)=(0,J) FG : Function CocJCDし:データ
長 S :ヤクンントナンバ P ;ぺこ゛クナンバ RA=物理アドレス D :送受信データ
Claims (1)
- 【特許請求の範囲】 1、各プロセッサエレメントがメモリを内蔵する形式の
マルチプロセッサシステムにおいて、各プロセッサエレ
メントは、データを処理するCPUと、前記CPUが出
力する論理アドレスを物理アドレスに変換し、該物理ア
ドレスを各プロセッサエレメントの内部メモリバスまた
は外部メモリバスに出力するアドレス変換装置と、前記
アドレス変換装置を介して前記CPUからアクセスされ
るメモリと、前記アドレス変換装置と前記メモリとの間
に設置され、前記メモリを上位プロセッサエレメントの
メモリバスのバスマスタと前記CPUとで共有するため
、両者のアクセスを調整し、バスを選択して切り替える
バスアービタ・セレクタとを備え、各プロセッサエレメ
ントをメモリバス結合のみで順次多段に接続したことを
特徴とする計算機方式。 2、前記CPU,メモリ,アドレス変換装置,および,
バスアービタ・セレクタからなるプロセッサエレメント
を1チップに収納したことを特徴とする請求項1記載の
計算機方式。 3、前記各プロセッサエレメントを、メモリバス結合の
みで木構造を構成するように接続したことを特徴とする
請求項1記載の計算機方式。 4、前記CPUは、バスマスタとなるプロセッサエレメ
ントの仮想アドレス空間の順序番号を示すセグメントと
、前記セグメント内のページ番号を示すページと、下位
の物理アドレスとからなるアドレスフォーマットでアド
レスを出力することを特徴とする請求項1記載の計算機
方式。 5、上位プロセッサエレメントからの入力アドレスを検
出する手段を設け、前記検出手段によつて、自プロセッ
サエレメントの直接管理下のアドレス領域にあるが自プ
ロセッサエレメントの内蔵メモリ領域にないアドレスを
検出したときに、前記上位プロセッサエレメントからの
入力アドレスを自プロセッサエレメント内のCPUで読
み取り、これを自プロセッサエレメントの論理アドレス
に変換して自プロセッサエレメントの下位のプロセッサ
エレメントとの共有メモリ領域にアクセスすることによ
つて、前記下位のプロセッサエレメントとの共有メモリ
を前記上位プロセッサエレメントから間接的にアクセス
することを特徴とする請求項1記載の計算機方式。 6、自プロセッサエレメントが直接アクセスすることの
できるアドレス領域を示す領域番号を格納する領域番号
レジスタを備えたことを特徴とする請求項1記載の計算
機方式。 7、自プロセッサエレメント内に上位プロセッサエレメ
ントと共有するメモリを持つマルチプロセッサシステム
において、上位プロセッサエレメントと自プロセッサエ
レメントとの共有メモリへのアクセスを調停するアービ
タと、該アービタの調停モードを設定するアービタ調停
モードレジスタとを備えたことを特徴とする計算機方式
。 8、各プロセッサエレメントがメモリを内蔵する形式の
マルチプロセッサシステムのプロセッサエレメントにお
いて、 物理的論理的に離れたプロセッサエレメントの管理下に
あるメモリにアクセスするため、アドレスおよびデータ
を非同期に送受信できる第1の通信手段と、 物理的論理的に離れた別のプロセッサエレメントから前
記第1の通信手段と同様の通信手段によつてアクセスさ
れたとき、そのアクセスアドレスおよびデータを非同期
に受信し、前記別のプロセッサエレメントに代つて自プ
ロセッサエレメントが前記アクセスアドレスに対応する
メモリ領域をアクセスすると共に、リードアクセスの場
合、前記アクセスアドレスおよびデータを前記別のプロ
セツサエレメントへ非同期に送り返す第2の通信手段と
、 を備えたことを特徴とする計算機方式。 9、マルチプロセッサにおける各プロセッサエレメント
を1チップに収納してなり、かつ、該1チップに収納し
たプロセッサエレメントのそれぞれは、請求項5,7,
および8記載のプロセッサエレメントのすべての構成を
備えたことを特徴とする計算機方式。 10、各プロセッサエレメントがメモリを内蔵するマル
チプロセッサシステムにおいて、各プロセッサエレメン
ト間をメモリバス結合により階層状または木構造状に接
続し、上位プロセッサエレメントが次段のプロセッサエ
レメントを介して次次段の内蔵メモリをハードウェアで
間接的にアクセスするように構成したことを特徴とする
計算機方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1134663A JPH031260A (ja) | 1989-05-30 | 1989-05-30 | 計算機方式 |
US07/530,398 US5214775A (en) | 1989-05-30 | 1990-05-30 | Hierarchy structured memory system contained in a multiprocessor system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1134663A JPH031260A (ja) | 1989-05-30 | 1989-05-30 | 計算機方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH031260A true JPH031260A (ja) | 1991-01-07 |
Family
ID=15133647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1134663A Pending JPH031260A (ja) | 1989-05-30 | 1989-05-30 | 計算機方式 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5214775A (ja) |
JP (1) | JPH031260A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2314674A1 (en) | 2004-04-12 | 2011-04-27 | SanBio, Inc. | Cells exhibiting neuronal progenitor cell characteristics |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
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US5699540A (en) * | 1992-11-16 | 1997-12-16 | Intel Corporation | Pseudo-concurrent access to a cached shared resource |
JP2826028B2 (ja) * | 1993-01-28 | 1998-11-18 | 富士通株式会社 | 分散メモリ型プロセッサシステム |
JPH06274462A (ja) * | 1993-03-18 | 1994-09-30 | Fujitsu Ltd | 共有メモリの非同期書込み方式 |
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WO1996010230A1 (fr) * | 1994-09-27 | 1996-04-04 | Sega Enterprises, Ltd. | Dispositif de transfert de donnees et jeux video utilisant ce dispositif |
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KR100197407B1 (ko) * | 1995-12-28 | 1999-06-15 | 유기범 | 전전자 교환기에 있어서 프로세서들간 통신버스구조 |
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-
1989
- 1989-05-30 JP JP1134663A patent/JPH031260A/ja active Pending
-
1990
- 1990-05-30 US US07/530,398 patent/US5214775A/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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EP2314674A1 (en) | 2004-04-12 | 2011-04-27 | SanBio, Inc. | Cells exhibiting neuronal progenitor cell characteristics |
Also Published As
Publication number | Publication date |
---|---|
US5214775A (en) | 1993-05-25 |
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