JPH06268188A - 増幅型撮像素子 - Google Patents
増幅型撮像素子Info
- Publication number
- JPH06268188A JPH06268188A JP5050727A JP5072793A JPH06268188A JP H06268188 A JPH06268188 A JP H06268188A JP 5050727 A JP5050727 A JP 5050727A JP 5072793 A JP5072793 A JP 5072793A JP H06268188 A JPH06268188 A JP H06268188A
- Authority
- JP
- Japan
- Prior art keywords
- buffer layer
- amplification type
- gate electrode
- contact
- ring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 title claims abstract description 42
- 238000003199 nucleic acid amplification method Methods 0.000 title claims abstract description 42
- 238000003384 imaging method Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 230000006866 deterioration Effects 0.000 abstract description 8
- 239000010409 thin film Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 54
- 239000010408 film Substances 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910008065 Si-SiO Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910006405 Si—SiO Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14825—Linear CCD imagers
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】
【目的】 増幅型撮像素子においてリング状ゲートのチ
ャネル長をどの部分でも一定にし、且つゲートコンタク
ト部でのポテンシャルシフトを防止して画素トランジス
タの動作劣化を回避する。 【構成】 増幅型画素トランジスタ２９の薄膜多結晶シ
リコンからなるリング状ゲート電極２６と第２層Ａｌか
らなる垂直選択線３２の層間に多結晶シリコンからなる
Ｖ字型のコンタクトバッファ層３３を配し、このコンタ
クトバッファ層３３とリング状ゲート電極２６とを、ま
たコンタクトバッファ層３３と垂直選択線３２とを各コ
ンタクト位置がずれるように夫々接続して構成する。
ャネル長をどの部分でも一定にし、且つゲートコンタク
ト部でのポテンシャルシフトを防止して画素トランジス
タの動作劣化を回避する。 【構成】 増幅型画素トランジスタ２９の薄膜多結晶シ
リコンからなるリング状ゲート電極２６と第２層Ａｌか
らなる垂直選択線３２の層間に多結晶シリコンからなる
Ｖ字型のコンタクトバッファ層３３を配し、このコンタ
クトバッファ層３３とリング状ゲート電極２６とを、ま
たコンタクトバッファ層３３と垂直選択線３２とを各コ
ンタクト位置がずれるように夫々接続して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、増幅型撮像素子に関す
る。
る。
【０００２】
【従来の技術】図７〜図９は従来の増幅型撮像素子を示
す。増幅型撮像素子は、ゲート電極下に光電変換された
電荷を蓄積し、この電荷によりドレイン電流を変調、増
幅するＭＯＳ型トランジスタ（以下増幅型画素トランジ
スタを称する）を画素に用いて構成される。
す。増幅型撮像素子は、ゲート電極下に光電変換された
電荷を蓄積し、この電荷によりドレイン電流を変調、増
幅するＭＯＳ型トランジスタ（以下増幅型画素トランジ
スタを称する）を画素に用いて構成される。
【０００３】即ち、図８（図７のＡ−Ａ線上の断面）に
示すように、Ｐ形のシリコン半導体基板２上にＮ形半導
体層３及びＰ型ウエル領域４が形成され、このＰ形ウエ
ル領域４上にＳｉＯ2 等のゲート絶縁膜５を介して光を
透過しうる薄膜多結晶シリコンからなるリング状ゲート
電極６が形成され、そのリング状ゲート電極６の中心孔
及び外周に対応するウエル領域４に夫々ゲート電極６を
マスクとするセルフアラインにて夫々Ｎ形のソース領域
７及びドレイン領域８が形成され、ここに１画素となる
増幅型画素トランジスタ９が構成される。なお、１２は
パッシベーション膜、１４は層間絶縁膜である。
示すように、Ｐ形のシリコン半導体基板２上にＮ形半導
体層３及びＰ型ウエル領域４が形成され、このＰ形ウエ
ル領域４上にＳｉＯ2 等のゲート絶縁膜５を介して光を
透過しうる薄膜多結晶シリコンからなるリング状ゲート
電極６が形成され、そのリング状ゲート電極６の中心孔
及び外周に対応するウエル領域４に夫々ゲート電極６を
マスクとするセルフアラインにて夫々Ｎ形のソース領域
７及びドレイン領域８が形成され、ここに１画素となる
増幅型画素トランジスタ９が構成される。なお、１２は
パッシベーション膜、１４は層間絶縁膜である。
【０００４】この増幅型画素トランジスタ９が図７に示
すように複数個マトリックス状に配列され、各列に対応
する画素トランジスタ９のソース領域７が第１層Ａｌに
よる共通の信号線１０に接続され、各行に対応する画素
トランジスタ９のゲート電極６が第２層Ａｌによる共通
の垂直選択線１１に接続される。
すように複数個マトリックス状に配列され、各列に対応
する画素トランジスタ９のソース領域７が第１層Ａｌに
よる共通の信号線１０に接続され、各行に対応する画素
トランジスタ９のゲート電極６が第２層Ａｌによる共通
の垂直選択線１１に接続される。
【０００５】従来は、特に水平方向に隣り合う２つの画
素トランジスタ９のリング状ゲート電極６を互に連結す
るように、幅広のコンタクトパッド部１３が両リング状
ゲート電極６から一体に延長形成され、このコンタクト
パッド部１３と第２層Ａｌの垂直選択線１１とが接続さ
れる（図７及び図９〔図７のＢ−Ｂ線上の断面〕参
照）。なお、図７において、１９はソース領域７と信号
線１０が接続されたいわゆるソースコンタクト部、２０
はゲート電極より一体のコンタクトパッド部１３と垂直
選択線１１が接続されたいわゆるゲートコンタクト部で
ある。
素トランジスタ９のリング状ゲート電極６を互に連結す
るように、幅広のコンタクトパッド部１３が両リング状
ゲート電極６から一体に延長形成され、このコンタクト
パッド部１３と第２層Ａｌの垂直選択線１１とが接続さ
れる（図７及び図９〔図７のＢ−Ｂ線上の断面〕参
照）。なお、図７において、１９はソース領域７と信号
線１０が接続されたいわゆるソースコンタクト部、２０
はゲート電極より一体のコンタクトパッド部１３と垂直
選択線１１が接続されたいわゆるゲートコンタクト部で
ある。
【０００６】この増幅型画素トランジスタ９では、図８
に示すように、リング状ゲート電極６を透過した光が電
子−正孔を発生し、このうちの正孔ｈが信号電荷として
リング状ゲート電極９下のＳｉ−ＳｉＯ2 界面に蓄積す
る。図７の垂直選択線１１を通してリング状ゲート電極
６に高い電圧が印加され、画素トランジスタ９がオンさ
れると、ドレイン電流Ｉｄが表面に流れる。このドレイ
ン電流Ｉｄはリング状ゲート電極６下に蓄積された信号
電荷ｈにより変化を受けるので、このドレイン電流Ｉｄ
を信号線１０を通して出力し、その変化量を信号出力と
する。
に示すように、リング状ゲート電極６を透過した光が電
子−正孔を発生し、このうちの正孔ｈが信号電荷として
リング状ゲート電極９下のＳｉ−ＳｉＯ2 界面に蓄積す
る。図７の垂直選択線１１を通してリング状ゲート電極
６に高い電圧が印加され、画素トランジスタ９がオンさ
れると、ドレイン電流Ｉｄが表面に流れる。このドレイ
ン電流Ｉｄはリング状ゲート電極６下に蓄積された信号
電荷ｈにより変化を受けるので、このドレイン電流Ｉｄ
を信号線１０を通して出力し、その変化量を信号出力と
する。
【０００７】図６は、増幅型撮像素子のブロック図を示
す。ＭＯＳ型撮像素子と同様に垂直走査回路１５及び水
平走査回路１６を有し、画素トランジスタ９のゲートに
接続された各垂直選択線１１が垂直走査回路１６に接続
され、画素トランジスタ９のドレインが電源線７を介し
て電源端子ｔ1 に接続される。画素トランジスタ９のソ
ースは水平スイッチング用ＭＯＳトランジスタ１８を介
して出力端子ｔ2 に接続され、水平スイッチング用ＭＯ
Ｓトランジスタ１８のゲートが水平走査回路１６に接続
される。
す。ＭＯＳ型撮像素子と同様に垂直走査回路１５及び水
平走査回路１６を有し、画素トランジスタ９のゲートに
接続された各垂直選択線１１が垂直走査回路１６に接続
され、画素トランジスタ９のドレインが電源線７を介し
て電源端子ｔ1 に接続される。画素トランジスタ９のソ
ースは水平スイッチング用ＭＯＳトランジスタ１８を介
して出力端子ｔ2 に接続され、水平スイッチング用ＭＯ
Ｓトランジスタ１８のゲートが水平走査回路１６に接続
される。
【０００８】そして、テレビの走査線と同期して垂直走
査回路１５として例えばＮ番目の垂直選択線１１の電位
を高くして横１行の画素トランジスタ９をオンし、水平
方向ｉ番目の画素選択は水平走査回路１６によって水平
スイッチング用ＭＯＳトランジスタ１７を選択する。こ
のようにしてテレビの走査方式と同期して画素トランジ
スタ９を選択し、光電変換して得られた信号電荷ｈで変
化した画素トランジスタ９のドレイン電流Ｉｄを検出し
ビデオ信号とする。
査回路１５として例えばＮ番目の垂直選択線１１の電位
を高くして横１行の画素トランジスタ９をオンし、水平
方向ｉ番目の画素選択は水平走査回路１６によって水平
スイッチング用ＭＯＳトランジスタ１７を選択する。こ
のようにしてテレビの走査方式と同期して画素トランジ
スタ９を選択し、光電変換して得られた信号電荷ｈで変
化した画素トランジスタ９のドレイン電流Ｉｄを検出し
ビデオ信号とする。
【０００９】
【発明が解決しようとする課題】図７に示す従来の増幅
型撮像素子１においては、その画素トランジスタ９のリ
ング状ゲート電極６の一部を延長し垂直選択線１１と接
続するための幅広のコンタクトパッド部１３が設けられ
ることから、ゲート電極形状が一部不均一になる。つま
り、ゲート長をあらゆる部分で均一に保つことができな
い。
型撮像素子１においては、その画素トランジスタ９のリ
ング状ゲート電極６の一部を延長し垂直選択線１１と接
続するための幅広のコンタクトパッド部１３が設けられ
ることから、ゲート電極形状が一部不均一になる。つま
り、ゲート長をあらゆる部分で均一に保つことができな
い。
【００１０】このため、ゲート領域に蓄積される信号電
荷ｈがコンタクトパッド部１３の付近に集中したり、コ
ンタクトパッド部１３にも信号電荷ｈが蓄積され、画素
の特性を劣化する原因になっていた。
荷ｈがコンタクトパッド部１３の付近に集中したり、コ
ンタクトパッド部１３にも信号電荷ｈが蓄積され、画素
の特性を劣化する原因になっていた。
【００１１】特に、リング状ゲート電極６は光を透過さ
せるため薄い多結晶シリコン膜で形成されており、その
コンタクトパッド部１３を介してＡｌによる垂直選択線
１１と接続したとき、ＳｉとＡｌが反応し、コンタクト
パッド部１３を通じてリング状ゲート電極の一部をも合
金化する懼れがある。合金化した部分は多結晶シリコン
と仕事関数が異なるため仕事関数の差だけ部分的にしき
い値が変わり（これをポテンシャルシフトと呼ぶ）、特
性劣化を来す。
せるため薄い多結晶シリコン膜で形成されており、その
コンタクトパッド部１３を介してＡｌによる垂直選択線
１１と接続したとき、ＳｉとＡｌが反応し、コンタクト
パッド部１３を通じてリング状ゲート電極の一部をも合
金化する懼れがある。合金化した部分は多結晶シリコン
と仕事関数が異なるため仕事関数の差だけ部分的にしき
い値が変わり（これをポテンシャルシフトと呼ぶ）、特
性劣化を来す。
【００１２】また、信号電荷ｈがリング状ゲート領域に
のみに蓄積するようにコンタクトパッド部１３下に不純
物のイオン注入を行ってチャネルストップ領域を形成す
ることも考えられるが、マスクの合せずれにより、結果
として信号電荷の蓄積がリング状ゲート領域内で不均一
になる場合が生ずる。
のみに蓄積するようにコンタクトパッド部１３下に不純
物のイオン注入を行ってチャネルストップ領域を形成す
ることも考えられるが、マスクの合せずれにより、結果
として信号電荷の蓄積がリング状ゲート領域内で不均一
になる場合が生ずる。
【００１３】本発明は、上述の点に鑑み、ゲートコンタ
クト部でのポテンシャルシフトを防止し、かつゲート領
域のチャネル長をどの部分でも一定に保つことができる
増幅型撮像素子を提供するものである。
クト部でのポテンシャルシフトを防止し、かつゲート領
域のチャネル長をどの部分でも一定に保つことができる
増幅型撮像素子を提供するものである。
【００１４】
【課題を解決するための手段】本発明に係る増幅型撮像
素子は、増幅型画素トランジスタ２９のゲート電極２６
と垂直選択線３２の層間にゲート電極２６及び垂直選択
線３２を接続するコンタクトバッファ層３３（又は４
６，５２）を設けて構成する。
素子は、増幅型画素トランジスタ２９のゲート電極２６
と垂直選択線３２の層間にゲート電極２６及び垂直選択
線３２を接続するコンタクトバッファ層３３（又は４
６，５２）を設けて構成する。
【００１５】ここで、垂直選択線３２とコンタクトバッ
ファ層３３（又は４６，５２）との接続部４３（又は４
７，５４）と、コンタクトバッファ層３３（又は４６，
５２）とゲート電極２６との接続部４２（又は４８Ａ，
４８Ｂ，５３）は、互に異なる位置に配置する。
ファ層３３（又は４６，５２）との接続部４３（又は４
７，５４）と、コンタクトバッファ層３３（又は４６，
５２）とゲート電極２６との接続部４２（又は４８Ａ，
４８Ｂ，５３）は、互に異なる位置に配置する。
【００１６】また、コンタクトバッファ層３３（又は４
６，５２）としては、水平方向に隣り合う２つの増幅型
画素トランジスタ２９のゲート電極２６と接続しうるパ
ターン形状を有する。
６，５２）としては、水平方向に隣り合う２つの増幅型
画素トランジスタ２９のゲート電極２６と接続しうるパ
ターン形状を有する。
【００１７】また、コンタクトバッファ層３３（又は４
６，５２）は、増幅型画素トランジスタ２９のゲート電
極２６と反応しない導電材料で形成する。
６，５２）は、増幅型画素トランジスタ２９のゲート電
極２６と反応しない導電材料で形成する。
【００１８】
【作用】本発明においては、増幅型画素トランジスタ２
９のゲート電極２６と垂直選択線３２の層間にゲート電
極２６及び垂直選択線３２を互に接続するためのコンタ
クトバッファ層３３（又は４６，５２）を設けることに
より、信号電荷はゲート電極２６下のみに蓄積され、い
わゆるゲート長がどの部分でも一定となり、画素トラン
ジスタ２９の動作劣化が回避される。
９のゲート電極２６と垂直選択線３２の層間にゲート電
極２６及び垂直選択線３２を互に接続するためのコンタ
クトバッファ層３３（又は４６，５２）を設けることに
より、信号電荷はゲート電極２６下のみに蓄積され、い
わゆるゲート長がどの部分でも一定となり、画素トラン
ジスタ２９の動作劣化が回避される。
【００１９】垂直選択線３２とコンタクトバッファ層３
３（又は４６，５２）との接続部４３（又は４７，５
４）と、コンタクトバッファ層３３（又は４６，５２）
とゲート電極２６との接続部４２（又は４８Ａ，４８
Ｂ，５３）とが互に異なる位置に配置される（即ち互い
の接続部の位置がずれている）ので、垂直選択線３２の
Ａｌとゲート電極２６の多結晶シリコンが反応すること
なく、従って、合金化されず、接続部即ちゲートコンタ
クト部４２（又は４８Ａ，４８Ｂ，５３）におけるポテ
ンシャルシフトが防止される。コンタクトバッファ層３
３（又は４６，５２）として水平方向に隣り合う２つの
増幅型画素トランジスタ２９のゲート電極２６と接続し
うるパターン形状にすることにより、コンタクトバッフ
ァ層３３（又は４６，５２）がまたがらない隣り合う画
素トランジスタ２９間にドレイン電源線３６を配列する
ことが可能となる。
３（又は４６，５２）との接続部４３（又は４７，５
４）と、コンタクトバッファ層３３（又は４６，５２）
とゲート電極２６との接続部４２（又は４８Ａ，４８
Ｂ，５３）とが互に異なる位置に配置される（即ち互い
の接続部の位置がずれている）ので、垂直選択線３２の
Ａｌとゲート電極２６の多結晶シリコンが反応すること
なく、従って、合金化されず、接続部即ちゲートコンタ
クト部４２（又は４８Ａ，４８Ｂ，５３）におけるポテ
ンシャルシフトが防止される。コンタクトバッファ層３
３（又は４６，５２）として水平方向に隣り合う２つの
増幅型画素トランジスタ２９のゲート電極２６と接続し
うるパターン形状にすることにより、コンタクトバッフ
ァ層３３（又は４６，５２）がまたがらない隣り合う画
素トランジスタ２９間にドレイン電源線３６を配列する
ことが可能となる。
【００２０】コンタクトバッファ層３３（又は４６，５
２）を増幅型画素トランジスタ２９のゲート電極２６と
反応しない導電材料で形成することにより、ゲートコン
タクト部４２（又は４８Ａ，４８Ｂ，５３）でのポテン
シャルシフトを防止することができる。
２）を増幅型画素トランジスタ２９のゲート電極２６と
反応しない導電材料で形成することにより、ゲートコン
タクト部４２（又は４８Ａ，４８Ｂ，５３）でのポテン
シャルシフトを防止することができる。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００２２】図１、図２（図１のＣ−Ｃ線上の断面）及
び図３（図１のＤ−Ｄ線上の断面）は本発明の一実施例
を示す。本例においては、第１導電形例えばＰ形のシリ
コン半導体基板２２上に第２導電形即ちＮ形の半導体層
２３及びＰ形のウエル領域２４が形成され、このＰ形ウ
エル領域２４上にＳｉＯ2 等によるゲート絶縁膜２５を
介して光を透過しうる薄膜多結晶シリコンからなるリン
グ状ゲート電極２６を形成し、このリング状ゲート電極
２６の中心孔及び外周に対応する領域に夫々ゲート電極
２６をマスクとするイオン注入（いわゆるセルフアライ
ン）により夫々Ｎ形のソース領域２７及びドレイン領域
２８を形成して１画素となる増幅型画素トランジスタ２
９が構成される。
び図３（図１のＤ−Ｄ線上の断面）は本発明の一実施例
を示す。本例においては、第１導電形例えばＰ形のシリ
コン半導体基板２２上に第２導電形即ちＮ形の半導体層
２３及びＰ形のウエル領域２４が形成され、このＰ形ウ
エル領域２４上にＳｉＯ2 等によるゲート絶縁膜２５を
介して光を透過しうる薄膜多結晶シリコンからなるリン
グ状ゲート電極２６を形成し、このリング状ゲート電極
２６の中心孔及び外周に対応する領域に夫々ゲート電極
２６をマスクとするイオン注入（いわゆるセルフアライ
ン）により夫々Ｎ形のソース領域２７及びドレイン領域
２８を形成して１画素となる増幅型画素トランジスタ２
９が構成される。
【００２３】この増幅型画素トランジスタ２９が複数個
マトリックス状に配列される。そして、垂直方向に配列
された画素トランジスタ２９の各列毎に対応して、夫々
のソース領域２７に接続した第１層Ａｌによる信号線３
１が垂直方向に沿って形成され、この信号線３１と直交
するように画素トランジスタ２９の各行間に対応する位
置に第２層Ａｌによる垂直選択線３２が水平方向に沿っ
て形成される。
マトリックス状に配列される。そして、垂直方向に配列
された画素トランジスタ２９の各列毎に対応して、夫々
のソース領域２７に接続した第１層Ａｌによる信号線３
１が垂直方向に沿って形成され、この信号線３１と直交
するように画素トランジスタ２９の各行間に対応する位
置に第２層Ａｌによる垂直選択線３２が水平方向に沿っ
て形成される。
【００２４】しかして、本例では、特に水平方向（即ち
横方向）に隣り合う２つの画素トランジスタ２９のリン
グ状ゲート電極２６に夫々またがり、且つ対応する垂直
選択線３２に延長するようなＶ字型のコンタクトバッフ
ァ層３３を形成し、このコンタクトバッファ層３３と夫
々２つの画素トランジスタ２９，２９及び垂直選択線３
２とを接続する。
横方向）に隣り合う２つの画素トランジスタ２９のリン
グ状ゲート電極２６に夫々またがり、且つ対応する垂直
選択線３２に延長するようなＶ字型のコンタクトバッフ
ァ層３３を形成し、このコンタクトバッファ層３３と夫
々２つの画素トランジスタ２９，２９及び垂直選択線３
２とを接続する。
【００２５】即ち、このコンタクトバッファ層３３は、
リング状ゲート電極２９を構成する多結晶シリコンと反
応しない導電材料（例えば同じ多結晶シリコン、或はバ
リアメタル、その他、等）、本例では多結晶シリコンに
て形成され、図示するように層間絶縁膜３４，３５を介
してリング状ゲート電極２９と垂直選択線３２の層間に
形成される。そして、夫々スルーホールを介してコンタ
クトバッファ層３３の第１端部３３Ａ及び第２端部３３
Ｂと夫々の画素トランジスタのリング状ゲート電極２６
とが接続され、コンタクトバッファ層３３の第３端部３
３Ｃと垂直選択線３２とが接続される。
リング状ゲート電極２９を構成する多結晶シリコンと反
応しない導電材料（例えば同じ多結晶シリコン、或はバ
リアメタル、その他、等）、本例では多結晶シリコンに
て形成され、図示するように層間絶縁膜３４，３５を介
してリング状ゲート電極２９と垂直選択線３２の層間に
形成される。そして、夫々スルーホールを介してコンタ
クトバッファ層３３の第１端部３３Ａ及び第２端部３３
Ｂと夫々の画素トランジスタのリング状ゲート電極２６
とが接続され、コンタクトバッファ層３３の第３端部３
３Ｃと垂直選択線３２とが接続される。
【００２６】具体的にはリング状ゲート電極２６を形成
したのち、層間絶縁膜３４を形成し、そのスルーホール
３８を通して下層のリング状ゲート電極２６と接続する
ようにコンタクトバッファ層３３を形成する。次いで、
層間絶縁膜３６を形成しスルーホール３９を通してソー
ス領域２７に接続するように第１層Ａｌによる信号線３
１を形成し、次に、層間絶縁膜３６を形成しスルーホー
ル４０を通して下層のコンタクトバッファ層３３に接続
するように第２層Ａｌの垂直選択線３２を形成し、最上
層にパッシベーション膜３７を形成する。
したのち、層間絶縁膜３４を形成し、そのスルーホール
３８を通して下層のリング状ゲート電極２６と接続する
ようにコンタクトバッファ層３３を形成する。次いで、
層間絶縁膜３６を形成しスルーホール３９を通してソー
ス領域２７に接続するように第１層Ａｌによる信号線３
１を形成し、次に、層間絶縁膜３６を形成しスルーホー
ル４０を通して下層のコンタクトバッファ層３３に接続
するように第２層Ａｌの垂直選択線３２を形成し、最上
層にパッシベーション膜３７を形成する。
【００２７】一方、コンタクトバッファ層３３がまたが
らない画素トランジスタ２９間にＮ形のドレイン領域２
８に接続するドレイン電源線３６を配列する。このドレ
イン電源線３６は低抵抗の材質、例えば信号線３１と同
じ第１層Ａｌによって形成することができる。
らない画素トランジスタ２９間にＮ形のドレイン領域２
８に接続するドレイン電源線３６を配列する。このドレ
イン電源線３６は低抵抗の材質、例えば信号線３１と同
じ第１層Ａｌによって形成することができる。
【００２８】なお、４１はソースコンタクト部、４２は
ゲートコンタクト部、４３はバッファコンタクト部、４
４はドレインコンタクト部である。
ゲートコンタクト部、４３はバッファコンタクト部、４
４はドレインコンタクト部である。
【００２９】上述の実施例の増幅型撮像素子４５によれ
ば、画素トランジスタ２９と垂直選択線３２の層間に形
成したコンタクトバッファ層３３を介して、画素トラン
ジスタ２９と垂直選択線３２とを電気的に接続すること
により、信号電荷はコンタクトバッファ層３３下に蓄積
されず、リング状ゲート電極２６下のみに蓄積されるこ
とになり、いわゆるリング状ゲートのチャネル長がどの
部分でも一定になる。
ば、画素トランジスタ２９と垂直選択線３２の層間に形
成したコンタクトバッファ層３３を介して、画素トラン
ジスタ２９と垂直選択線３２とを電気的に接続すること
により、信号電荷はコンタクトバッファ層３３下に蓄積
されず、リング状ゲート電極２６下のみに蓄積されるこ
とになり、いわゆるリング状ゲートのチャネル長がどの
部分でも一定になる。
【００３０】また、ゲートコンタクト部４２とバッファ
コンタクト部４３の位置が図１に示すようにずれている
ために、垂直選択線３２の第２層Ａｌとリング状ゲート
電極２６の薄い多結晶シリコンが反応して合金を作るこ
とがなく、ゲートコンタクト部４２におけるポテンシャ
ルシフトを防止することができる。
コンタクト部４３の位置が図１に示すようにずれている
ために、垂直選択線３２の第２層Ａｌとリング状ゲート
電極２６の薄い多結晶シリコンが反応して合金を作るこ
とがなく、ゲートコンタクト部４２におけるポテンシャ
ルシフトを防止することができる。
【００３１】従って、従来のような画素トランジスタ２
９の動作劣化は起こらず、信頼性の高い増幅型撮像素子
が得られる。
９の動作劣化は起こらず、信頼性の高い増幅型撮像素子
が得られる。
【００３２】また、コンタクトバッファ層３３が２つの
画素トランジスタにまたがるパターン形状であるので、
コンタクトバッファ層３３がまたがらない画素トランジ
スタ２９間に第１層Ａｌによるドレイン電源線３６を配
列することが可能になる。
画素トランジスタにまたがるパターン形状であるので、
コンタクトバッファ層３３がまたがらない画素トランジ
スタ２９間に第１層Ａｌによるドレイン電源線３６を配
列することが可能になる。
【００３３】図４は本発明の他の実施例を示す。コンタ
クトバッファ層３３は製造プロセスを容易にするために
ある程度厚い多結晶シリコンで形成するのが実現的であ
る。しかし、コンタクトバッファ層３３を厚い多結晶シ
リコンで形成すると、コンタクトバッファ層３３の入射
光の透過率が非常に低くなるため、前述の図１の例で
は、実質的な開口率が低くなる。これは撮像素子の感度
を低下させる。
クトバッファ層３３は製造プロセスを容易にするために
ある程度厚い多結晶シリコンで形成するのが実現的であ
る。しかし、コンタクトバッファ層３３を厚い多結晶シ
リコンで形成すると、コンタクトバッファ層３３の入射
光の透過率が非常に低くなるため、前述の図１の例で
は、実質的な開口率が低くなる。これは撮像素子の感度
を低下させる。
【００３４】図４は、この点を改善するために、コンタ
クトバッファ層として信号線３１と垂直選択線３２に重
なるような形状、即ち略Ｕ字型のコンタクトバッファ層
４６を形成する。そして、略Ｕ字型のコンタクトバッフ
ァ層４６の夫々の遊端４６ａ，４６ｂを夫々隣り合う画
素トランジスタ２９のリング状ゲート電極２６に接続
し、コンタクトバッファ層４６の中間部４６ｃを垂直選
択線３２に接続する。４７はバッファコンタクト部、４
８Ａ，４８Ｂはゲートコンタクト部である。他の構成は
図１〜図３と同様である。
クトバッファ層として信号線３１と垂直選択線３２に重
なるような形状、即ち略Ｕ字型のコンタクトバッファ層
４６を形成する。そして、略Ｕ字型のコンタクトバッフ
ァ層４６の夫々の遊端４６ａ，４６ｂを夫々隣り合う画
素トランジスタ２９のリング状ゲート電極２６に接続
し、コンタクトバッファ層４６の中間部４６ｃを垂直選
択線３２に接続する。４７はバッファコンタクト部、４
８Ａ，４８Ｂはゲートコンタクト部である。他の構成は
図１〜図３と同様である。
【００３５】かかる構成の増幅型撮像素子５０によれ
ば、コンタクトバッファ層４６を用いることにより、前
例と同様にリング状ゲートのチャネル長をどの部分でも
一定とし、ポテンシャルシフトを起こすことがなく画素
トランジスタ２９の動作劣化を回避できる。さらに、コ
ンタクトバッファ層４６がＡｌよりなる垂直選択線３２
及びＡｌによる信号線３１に重なるように形成されるの
で、コンタクトバッファ層がある程度厚い多結晶シリコ
ンで形成されてもリング状ゲート電極２６の一部を遮光
することがない。従って、撮像素子としての実質的な開
口が向上し、感度を向上させることができる。
ば、コンタクトバッファ層４６を用いることにより、前
例と同様にリング状ゲートのチャネル長をどの部分でも
一定とし、ポテンシャルシフトを起こすことがなく画素
トランジスタ２９の動作劣化を回避できる。さらに、コ
ンタクトバッファ層４６がＡｌよりなる垂直選択線３２
及びＡｌによる信号線３１に重なるように形成されるの
で、コンタクトバッファ層がある程度厚い多結晶シリコ
ンで形成されてもリング状ゲート電極２６の一部を遮光
することがない。従って、撮像素子としての実質的な開
口が向上し、感度を向上させることができる。
【００３６】図５は本発明のさらに他の実施例を示す。
なお、図１と対応する部分には同一符号を付して重複説
明を省略する。
なお、図１と対応する部分には同一符号を付して重複説
明を省略する。
【００３７】本例は、各画素トランジスタ２９に独立に
コンタクトバッファ層５２を形成し、画素トランジスタ
２９の各列毎に１本のドレイン電源線３６を配列して構
成する。ここの構成においても、ゲートコンタクト部５
３とバッファコンタクト部５４とはずれた位置に配され
る。コンタクトバッファ層５２の形状は２つの方形部が
一部重なるように斜め方向に連結する形状となし、夫々
の方形部でゲートコンタクト部５３及びバッファコンタ
クト部５４が形成される。
コンタクトバッファ層５２を形成し、画素トランジスタ
２９の各列毎に１本のドレイン電源線３６を配列して構
成する。ここの構成においても、ゲートコンタクト部５
３とバッファコンタクト部５４とはずれた位置に配され
る。コンタクトバッファ層５２の形状は２つの方形部が
一部重なるように斜め方向に連結する形状となし、夫々
の方形部でゲートコンタクト部５３及びバッファコンタ
クト部５４が形成される。
【００３８】かかる構成の増幅型撮像素子５５によれ
ば、コンタクトバッファ層４６を用いることにより、前
述と同様にリング状ゲートのチャネル長をどの部分でも
一定とし、ポテンシャルシフトを起こすことなく、画素
トランジスタ２９の動作劣化を回避できる。しかも、パ
ターンルールは厳しくなるが、１画素列に１本のドレイ
ン電源線３６を通すことができるので、ドレイン電源線
３６による光学的な画素分離が良好に行える。
ば、コンタクトバッファ層４６を用いることにより、前
述と同様にリング状ゲートのチャネル長をどの部分でも
一定とし、ポテンシャルシフトを起こすことなく、画素
トランジスタ２９の動作劣化を回避できる。しかも、パ
ターンルールは厳しくなるが、１画素列に１本のドレイ
ン電源線３６を通すことができるので、ドレイン電源線
３６による光学的な画素分離が良好に行える。
【００３９】図１及び図４の例の場合、ドレイン電源線
３６がない画素間では、光学的な分離が不明確である。
例えば色フィルタなどを乗せたときに、色フィルタのプ
ロセスルールの難しさから、隣り合う画素の色フィルタ
が被ってくる場合がある。色フィルタが被ると、違う色
フィルタの影響で分光特性が大幅に変わってしまうこと
が予想される。
３６がない画素間では、光学的な分離が不明確である。
例えば色フィルタなどを乗せたときに、色フィルタのプ
ロセスルールの難しさから、隣り合う画素の色フィルタ
が被ってくる場合がある。色フィルタが被ると、違う色
フィルタの影響で分光特性が大幅に変わってしまうこと
が予想される。
【００４０】この点からすると図５の例は、１画素列に
１本のドレイン電源線３６による開口率の低下があるも
のの、光学的な画素分離が良好に行える。なお、開口率
の低下は光学レンズにより補償できる。
１本のドレイン電源線３６による開口率の低下があるも
のの、光学的な画素分離が良好に行える。なお、開口率
の低下は光学レンズにより補償できる。
【００４１】
【発明の効果】本発明に係る増幅型撮像素子によれば、
ゲート電極下のみに信号電荷を蓄積することが可能とな
り、ゲート長をどこの部分でも均一に保つことができ、
且つゲートコンタクト部でのポテンシャルシフトを防止
することができる。従って、画素トランジスタの動作劣
化が回避され、信頼性の高い増幅型撮像素子を提供する
ことができる。
ゲート電極下のみに信号電荷を蓄積することが可能とな
り、ゲート長をどこの部分でも均一に保つことができ、
且つゲートコンタクト部でのポテンシャルシフトを防止
することができる。従って、画素トランジスタの動作劣
化が回避され、信頼性の高い増幅型撮像素子を提供する
ことができる。
【図１】本発明の増幅型撮像素子の一例を示す構成図で
ある。
ある。
【図２】図１のＣ−Ｃ線上の断面図である。
【図３】図１のＤ−Ｄ線上の断面図である。
【図４】本発明の増幅型撮像素子の他の例を示す構成図
である。
である。
【図５】本発明の増幅型撮像素子の他の例を示す構成図
である。
である。
【図６】増幅型撮像素子のブロック図である。
【図７】従来の増幅型撮像素子の構成図である。
【図８】図７のＡ−Ａ線上の断面図である。
【図９】図７のＢ−Ｂ線上の断面図である。
１，４５，５０，５５ 増幅型撮像素子 ２，２２ Ｐ形シリコン基板 ３，２３ Ｎ形領域 ４，２４ Ｐ形ウエル領域 ５，２５ ゲート絶縁膜 ６，２６ リング状ゲート電極 ７，２７ ソース領域 ８，２８ ドレイン領域 ９，２９ 増幅型画素トランジスタ １０，３１ 信号線 １１，３２ 垂直選択線 ２０，３３Ａ，３３Ｂ，４８Ａ，４８Ｂ ５３ ゲート
コンタクト部 ４３，４７，５４ バッファコンタクト部 ３３，４６，５２ コンタクトバッファ層 ３４，３５，３６ 層間絶縁膜 ３６ ドレイン電源線 ３７ パッシベーション膜
コンタクト部 ４３，４７，５４ バッファコンタクト部 ３３，４６，５２ コンタクトバッファ層 ３４，３５，３６ 層間絶縁膜 ３６ ドレイン電源線 ３７ パッシベーション膜
Claims (4)
- 【請求項１】 増幅型画素トランジスタのゲート電極と
垂直選択線の層間に、該ゲート電極及び垂直選択線を接
続するコンタクトバッファ層が設けられて成ることを特
徴とする増幅型撮像素子。 - 【請求項２】 垂直選択線とコンタクトバッファ層との
接続部と、コンタクトバッファ層とゲート電極との接続
部が異なる位置に配置されることを特徴とする請求項１
記載の増幅型撮像素子。 - 【請求項３】 コンタクトバッファ層が水平方向に隣り
合う２つの増幅型画素トランジスタのゲート電極と接続
しうるパターン形状を有することを特徴とする請求項１
又は請求項２記載の増幅型撮像素子。 - 【請求項４】 コンタクトバッファ層が増幅型画素トラ
ンジスタのゲート電極と反応しない導電材料で形成され
ることを特徴とする請求項１、請求項２又は請求項３記
載の増幅型撮像素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5050727A JPH06268188A (ja) | 1993-03-11 | 1993-03-11 | 増幅型撮像素子 |
| KR1019940004365A KR940022877A (ko) | 1993-03-11 | 1994-03-07 | 증폭형 촬상소자 |
| US08/207,425 US5506434A (en) | 1993-03-11 | 1994-03-08 | Solid-state imaging device having contact buffer layer interconnecting gate and vertical scan line |
| US08/554,771 US5684312A (en) | 1993-03-11 | 1995-11-07 | Solid-state imaging device having contact buffer layer interconnecting gate and vertical scan line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5050727A JPH06268188A (ja) | 1993-03-11 | 1993-03-11 | 増幅型撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06268188A true JPH06268188A (ja) | 1994-09-22 |
Family
ID=12866896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5050727A Pending JPH06268188A (ja) | 1993-03-11 | 1993-03-11 | 増幅型撮像素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5506434A (ja) |
| JP (1) | JPH06268188A (ja) |
| KR (1) | KR940022877A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1469520A2 (en) * | 1995-03-22 | 2004-10-20 | Sony Corporation | Scanning switch transistor for solid-state imaging device |
| JP2006229935A (ja) * | 2005-02-14 | 2006-08-31 | Magnachip Semiconductor Ltd | 電源ラインの電圧低下を防止できるイメージセンサ及びイメージセンサの電源ライン配置方法 |
| US7471325B2 (en) | 1995-03-22 | 2008-12-30 | Sony Corporation | Scanning switch transistor for solid-state imaging device |
| CN101908539A (zh) * | 2010-01-22 | 2010-12-08 | 友达光电股份有限公司 | 像素阵列、聚合物稳定配向液晶显示面板以及光电装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06268188A (ja) * | 1993-03-11 | 1994-09-22 | Sony Corp | 増幅型撮像素子 |
| JP3561084B2 (ja) * | 1995-07-24 | 2004-09-02 | シャープ株式会社 | 回路内蔵受光素子、電子部品、光ピックアップ装置および回路内蔵受光素子の製造方法 |
| JPH09162380A (ja) * | 1995-10-04 | 1997-06-20 | Sony Corp | 増幅型固体撮像素子及びその製造方法 |
| US5943598A (en) * | 1995-10-19 | 1999-08-24 | Stmicroelectronics, Inc. | Integrated circuit with planarized dielectric layer between successive polysilicon layers |
| KR100447982B1 (ko) * | 1996-12-27 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| US5970375A (en) * | 1997-05-03 | 1999-10-19 | Advanced Micro Devices, Inc. | Semiconductor fabrication employing a local interconnect |
| JPH1154731A (ja) * | 1997-07-31 | 1999-02-26 | Nec Corp | 半導体装置 |
| DE19830179B4 (de) * | 1998-07-06 | 2009-01-08 | Institut für Mikroelektronik Stuttgart Stiftung des öffentlichen Rechts | MOS-Transistor für eine Bildzelle |
| JP4419264B2 (ja) * | 2000-03-31 | 2010-02-24 | ソニー株式会社 | 固体撮像装置 |
| KR100630679B1 (ko) * | 2003-12-17 | 2006-10-02 | 삼성전자주식회사 | 포토 다이오드 및 이의 제조 방법 |
| KR102053410B1 (ko) * | 2013-04-24 | 2019-12-09 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 유기 발광 표시 장치 |
| US9899484B1 (en) * | 2016-12-30 | 2018-02-20 | Texas Instruments Incorporated | Transistor with source field plates under gate runner layers |
| US10410934B2 (en) * | 2017-12-07 | 2019-09-10 | Micron Technology, Inc. | Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure |
| WO2022052011A1 (zh) * | 2020-09-10 | 2022-03-17 | 京东方科技集团股份有限公司 | 显示基板、显示装置及高精度金属掩模板 |
| US11864447B2 (en) | 2020-09-10 | 2024-01-02 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Display substrate, display device and high-precision metal mask |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140752A (ja) * | 1983-12-28 | 1985-07-25 | Olympus Optical Co Ltd | 半導体光電変換装置 |
| US4853341A (en) * | 1987-03-25 | 1989-08-01 | Mitsubishi Denki Kabushiki Kaisha | Process for forming electrodes for semiconductor devices using focused ion beams |
| US5142346A (en) * | 1987-04-03 | 1992-08-25 | Texas Instruments Incorporated | Floating gate JFET image sensor |
| US4901129A (en) * | 1987-04-10 | 1990-02-13 | Texas Instruments Incorporated | Bulk charge modulated transistor threshold image sensor elements and method of making |
| JPH07123138B2 (ja) * | 1990-07-13 | 1995-12-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US5182624A (en) * | 1990-08-08 | 1993-01-26 | Minnesota Mining And Manufacturing Company | Solid state electromagnetic radiation detector fet array |
| JPH04196552A (ja) * | 1990-11-28 | 1992-07-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH06268188A (ja) * | 1993-03-11 | 1994-09-22 | Sony Corp | 増幅型撮像素子 |
-
1993
- 1993-03-11 JP JP5050727A patent/JPH06268188A/ja active Pending
-
1994
- 1994-03-07 KR KR1019940004365A patent/KR940022877A/ko not_active Application Discontinuation
- 1994-03-08 US US08/207,425 patent/US5506434A/en not_active Expired - Lifetime
-
1995
- 1995-11-07 US US08/554,771 patent/US5684312A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1469520A2 (en) * | 1995-03-22 | 2004-10-20 | Sony Corporation | Scanning switch transistor for solid-state imaging device |
| EP1469520A3 (en) * | 1995-03-22 | 2007-11-28 | Sony Corporation | Scanning switch transistor for solid-state imaging device |
| US7471325B2 (en) | 1995-03-22 | 2008-12-30 | Sony Corporation | Scanning switch transistor for solid-state imaging device |
| US7471326B2 (en) | 1995-03-22 | 2008-12-30 | Sony Corporation | Scanning switch transistor for solid-state imaging device |
| JP2006229935A (ja) * | 2005-02-14 | 2006-08-31 | Magnachip Semiconductor Ltd | 電源ラインの電圧低下を防止できるイメージセンサ及びイメージセンサの電源ライン配置方法 |
| CN101908539A (zh) * | 2010-01-22 | 2010-12-08 | 友达光电股份有限公司 | 像素阵列、聚合物稳定配向液晶显示面板以及光电装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5684312A (en) | 1997-11-04 |
| US5506434A (en) | 1996-04-09 |
| KR940022877A (ko) | 1994-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06268188A (ja) | 増幅型撮像素子 | |
| US6417023B2 (en) | Method for producing solid-state image-sensing device | |
| US9583528B2 (en) | Solid-state imaging device | |
| US5895944A (en) | Charge coupled device image sensor and method of driving the same | |
| US20060261242A1 (en) | Image sensor with vertical photo-detector and related method of fabrication | |
| JPH0799298A (ja) | 固体撮像素子及びその製造方法 | |
| US4665422A (en) | Solid state image sensing device | |
| US20110031573A1 (en) | Solid-state imaging device, imaging apparatus, and manufacturing method of solid-state imaging device | |
| KR19990078166A (ko) | 고체 촬상장치 | |
| US20030132367A1 (en) | Solid state image pickup device with polysilicon transfer electrodes | |
| JP3955986B2 (ja) | 固体撮像素子及びその製造方法 | |
| US4780765A (en) | Solid state image pick-up device | |
| JP4779218B2 (ja) | Ｃｍｏｓイメージセンサ | |
| JP3228552B2 (ja) | 固体撮像装置及びその製造方法 | |
| JP3393418B2 (ja) | 増幅型固体撮像素子及びその製造方法 | |
| JPS61123172A (ja) | 固体撮像装置 | |
| JP2003347537A (ja) | 固体撮像素子 | |
| JPH0821704B2 (ja) | 固体撮像素子 | |
| JPH06296009A (ja) | 固体撮像素子及びその製造方法 | |
| JPH04207077A (ja) | 固体撮像素子の製造方法 | |
| JPH1065138A (ja) | 固体撮像素子 | |
| JP2695983B2 (ja) | 固体撮像装置 | |
| JPH09307092A (ja) | 増幅型固体撮像素子 | |
| JPH08125155A (ja) | 増幅型固体撮像素子及びその製造方法 | |
| JPH09186309A (ja) | 増幅型固体撮像素子及びその製造方法 |