JPH08125155A - 増幅型固体撮像素子及びその製造方法 - Google Patents
増幅型固体撮像素子及びその製造方法Info
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- JPH08125155A JPH08125155A JP6255534A JP25553494A JPH08125155A JP H08125155 A JPH08125155 A JP H08125155A JP 6255534 A JP6255534 A JP 6255534A JP 25553494 A JP25553494 A JP 25553494A JP H08125155 A JPH08125155 A JP H08125155A
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- type solid
- amplification type
- imaging device
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Abstract
(57)【要約】
【目的】 微細画素の増幅型固体撮像素子の実現化を図
る。 【構成】 画素MOSトランジスタを有してなる増幅型
固体撮像素子において、画素MOSトランジスタのゲー
ト電極36と、垂直選択線42に接続される配線部43
とが同一電極材で一体形成され、配線部43下も含んで
同一工程で形成されたソース領域37及びドレイン領域
38がゲート電極36下のチャネル部を挟んで配置され
た構成とする。
る。 【構成】 画素MOSトランジスタを有してなる増幅型
固体撮像素子において、画素MOSトランジスタのゲー
ト電極36と、垂直選択線42に接続される配線部43
とが同一電極材で一体形成され、配線部43下も含んで
同一工程で形成されたソース領域37及びドレイン領域
38がゲート電極36下のチャネル部を挟んで配置され
た構成とする。
Description
【0001】
【産業上の利用分野】本発明は、ソースまたはドレイン
の一方がゲート電極によって囲まれた電界効型トランジ
スタ(いわゆるMOS型トランジスタ)を画素として用
いてなる増幅型固体撮像素子及びその製造方法に関す
る。
の一方がゲート電極によって囲まれた電界効型トランジ
スタ(いわゆるMOS型トランジスタ)を画素として用
いてなる増幅型固体撮像素子及びその製造方法に関す
る。
【0002】
【従来の技術】近年、固体撮像素子の高解像度化の要求
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎にMOS型トランジスタを備え、画素に光電変換
された電荷を蓄積し、この電荷をトランジスタの電流変
調として取り出す一種の信号変換を行うものを指してい
る。
に従って、画素毎に光信号電荷を増幅する増幅型固体撮
像素子が開発されている。この増幅型固体撮像素子は、
画素毎にMOS型トランジスタを備え、画素に光電変換
された電荷を蓄積し、この電荷をトランジスタの電流変
調として取り出す一種の信号変換を行うものを指してい
る。
【0003】増幅型固体撮像素子、特にその画素構造と
要求される特性について説明する。図14は、代表的な
増幅型固体撮像素子の1画素分の一部断面とする斜視図
であり、配線を省略して示している。この増幅型固体撮
像素子8においては、第1導電型例えばp型のシリコン
半導体基板1上に第2導電型即ちn型の半導体層(すな
わちオーバーフローバリア層)2及びp型のウエル領域
3が形成され、このp型ウエル領域3上にSiO2 等に
よるゲート絶縁膜4を介して光Lを透過しうるリング状
のゲート電極5が形成され、p型ウエル領域3内のリン
グ状のゲート電極5で囲まれた内部領域にn型のソース
領域6が形成され、ゲート電極5の外周領域に他の画素
と共通のn型のドレイン領域7が形成され、ここに1画
素となるMOSトランジスタ(以下、画素MOSトラン
ジスタと称する)8が構成される。リング状のゲート電
極5は、光Lをできるだけ吸収しないように薄いか、透
明の材料が選ばれ、本例では薄膜の多結晶シリコンが用
いられる。
要求される特性について説明する。図14は、代表的な
増幅型固体撮像素子の1画素分の一部断面とする斜視図
であり、配線を省略して示している。この増幅型固体撮
像素子8においては、第1導電型例えばp型のシリコン
半導体基板1上に第2導電型即ちn型の半導体層(すな
わちオーバーフローバリア層)2及びp型のウエル領域
3が形成され、このp型ウエル領域3上にSiO2 等に
よるゲート絶縁膜4を介して光Lを透過しうるリング状
のゲート電極5が形成され、p型ウエル領域3内のリン
グ状のゲート電極5で囲まれた内部領域にn型のソース
領域6が形成され、ゲート電極5の外周領域に他の画素
と共通のn型のドレイン領域7が形成され、ここに1画
素となるMOSトランジスタ(以下、画素MOSトラン
ジスタと称する)8が構成される。リング状のゲート電
極5は、光Lをできるだけ吸収しないように薄いか、透
明の材料が選ばれ、本例では薄膜の多結晶シリコンが用
いられる。
【0004】ゲート電極5を通過して入射した光Lは、
シリコン基板内で光電変換し、オーバーフローバリア層
2より浅い位置で発生した正孔hがゲート電極5下のp
型ウエル領域3、即ち電荷蓄積領域3aに蓄積される。
蓄積後、信号の読み出しは、ゲート電極5をオンにして
チャネル部10を流れる電子電流Idをソースから外部
に読み出す。このときの電子電流Idは電荷蓄積領域3
aに蓄積された電荷(正孔)hに応じて変調される。こ
のような画素MOSトランジスタ8を多数2次元配列
し、画素毎に蓄積された電荷量に応じて変化する出力電
流を得ることで、2次元の画像信号が得られる。
シリコン基板内で光電変換し、オーバーフローバリア層
2より浅い位置で発生した正孔hがゲート電極5下のp
型ウエル領域3、即ち電荷蓄積領域3aに蓄積される。
蓄積後、信号の読み出しは、ゲート電極5をオンにして
チャネル部10を流れる電子電流Idをソースから外部
に読み出す。このときの電子電流Idは電荷蓄積領域3
aに蓄積された電荷(正孔)hに応じて変調される。こ
のような画素MOSトランジスタ8を多数2次元配列
し、画素毎に蓄積された電荷量に応じて変化する出力電
流を得ることで、2次元の画像信号が得られる。
【0005】このとき、電子電流Idが流れるチャネル
部10が画素内部で、実質的に等方的、均一的に形成さ
れていないと、電子電流Idが局所的に異なってしま
う。例えばチャネル長が局所的に短いと、その局所的な
場所で電流Idが多く流れる。同時に、その下部に形成
される電荷蓄積領域3aの電位の井戸の形状も変調され
て、画素特性が局所的な場所で特徴ずけられてしまうた
め、多くの画素では個々の画素特性のばらつきが大きく
なる。これが結果的に画像の固定パターンノイズの原因
となり、増幅型固体撮像素子の特性における最大の問題
の一つになっている。
部10が画素内部で、実質的に等方的、均一的に形成さ
れていないと、電子電流Idが局所的に異なってしま
う。例えばチャネル長が局所的に短いと、その局所的な
場所で電流Idが多く流れる。同時に、その下部に形成
される電荷蓄積領域3aの電位の井戸の形状も変調され
て、画素特性が局所的な場所で特徴ずけられてしまうた
め、多くの画素では個々の画素特性のばらつきが大きく
なる。これが結果的に画像の固定パターンノイズの原因
となり、増幅型固体撮像素子の特性における最大の問題
の一つになっている。
【0006】このように、画素MOSトランジスタのチ
ャネル部10と、ゲート電極5、電荷蓄積領域3aを均
一にすることは、固定パターンノイズを減らす上でなく
てはならない性能であり、これを実現するための方法が
模索されている。
ャネル部10と、ゲート電極5、電荷蓄積領域3aを均
一にすることは、固定パターンノイズを減らす上でなく
てはならない性能であり、これを実現するための方法が
模索されている。
【0007】
【発明が解決しようとする課題】図11は、先に提案し
た増幅型固体撮像素子を示す。この増幅型固体撮像素子
11は、図14で示すと同じ構造の画素MOSトランジ
スタ8が複数個マトリックス状に配列され、各列に対応
する画素MOSトランジスタ8のソース領域6が垂直方
向に沿って形成された例えば第1層Alによる共通の信
号線12にコンタクト部18を介して接続され、この信
号線12と直交するように画素MOSトランジスタ8の
各行間に対応する位置に例えば第2層Alによる垂直選
択線13が水平方向に沿って形成される。
た増幅型固体撮像素子を示す。この増幅型固体撮像素子
11は、図14で示すと同じ構造の画素MOSトランジ
スタ8が複数個マトリックス状に配列され、各列に対応
する画素MOSトランジスタ8のソース領域6が垂直方
向に沿って形成された例えば第1層Alによる共通の信
号線12にコンタクト部18を介して接続され、この信
号線12と直交するように画素MOSトランジスタ8の
各行間に対応する位置に例えば第2層Alによる垂直選
択線13が水平方向に沿って形成される。
【0008】そして、水平方向に隣り合う2つの画素M
OSトランジスタ8のリング状のゲート電極5に夫々ま
たがり、且つ対応する垂直選択線13に延長するように
U字状の配線層14が形成され、この配線層14を介し
て夫々2つの画素MOSトランジスタ8,8及び垂直選
択線13とが接続される。
OSトランジスタ8のリング状のゲート電極5に夫々ま
たがり、且つ対応する垂直選択線13に延長するように
U字状の配線層14が形成され、この配線層14を介し
て夫々2つの画素MOSトランジスタ8,8及び垂直選
択線13とが接続される。
【0009】配線層14は、リング状のゲート電極5を
構成する多結晶シリコンと反応しない導電材料(例えば
同じ多結晶シリコン、或いはバリアメタル、その他
等)、本例では多結晶シリコンで形成され、層間絶縁膜
を介してゲート電極5と垂直選択線13との層間に形成
される。そして、コンタクト部16を介して配線層14
の第1端部14a及び第2端部14bと夫々の画素MO
Sトランジスタ8,8のゲート電極5とが接続され、コ
ンタクト部17を介して配線層14の中間部14cと垂
直選択線13とが接続される。ソース領域6とドレイン
領域7は、リング形状をしたゲート電極5をマスクにセ
ルフアラインにイオン注入して形成されている。
構成する多結晶シリコンと反応しない導電材料(例えば
同じ多結晶シリコン、或いはバリアメタル、その他
等)、本例では多結晶シリコンで形成され、層間絶縁膜
を介してゲート電極5と垂直選択線13との層間に形成
される。そして、コンタクト部16を介して配線層14
の第1端部14a及び第2端部14bと夫々の画素MO
Sトランジスタ8,8のゲート電極5とが接続され、コ
ンタクト部17を介して配線層14の中間部14cと垂
直選択線13とが接続される。ソース領域6とドレイン
領域7は、リング形状をしたゲート電極5をマスクにセ
ルフアラインにイオン注入して形成されている。
【0010】このため、図12A(図11の2画素分を
取り出した平面図)で示す画素MOSトランジスタ8に
おいて、電子電流Idが流れるチャネル部10は、均一
に形成され、図12Bに示すように、ソース領域6から
共通のドレイン領域7へ一様に電子電流Idが流れる。
この構成によって、画素MOSトランジスタ特性は均一
に得られ、増幅型固体撮像素子として問題となる固定パ
ターンノイズを低減することができる。
取り出した平面図)で示す画素MOSトランジスタ8に
おいて、電子電流Idが流れるチャネル部10は、均一
に形成され、図12Bに示すように、ソース領域6から
共通のドレイン領域7へ一様に電子電流Idが流れる。
この構成によって、画素MOSトランジスタ特性は均一
に得られ、増幅型固体撮像素子として問題となる固定パ
ターンノイズを低減することができる。
【0011】ところで、図11に示した増幅型固体撮像
素子11は、高品位テレビ(HDTV)用に高画素数が
要求され、かつ小型化されてくると、特性の良い微細な
画素構造を実現するうえで、加工精度上の問題があり、
小型で高画素数の増幅型固体撮像素子を実現するのが困
難であった。
素子11は、高品位テレビ(HDTV)用に高画素数が
要求され、かつ小型化されてくると、特性の良い微細な
画素構造を実現するうえで、加工精度上の問題があり、
小型で高画素数の増幅型固体撮像素子を実現するのが困
難であった。
【0012】即ち、図12Aにおいて、ゲート電極5へ
のコンタクト形成は、リング状のゲート電極5をマスク
にしてセルフアラインにイオン注入してソース領域6及
びドレイン領域7を形成した後に、層間絶縁膜を被着形
成し、コンタクトホールを開口し、続いてコンタクトホ
ールを通じて下層のゲート電極5に接続するように配線
層となるAl膜を形成し配線層形状にパターニングして
行われる。
のコンタクト形成は、リング状のゲート電極5をマスク
にしてセルフアラインにイオン注入してソース領域6及
びドレイン領域7を形成した後に、層間絶縁膜を被着形
成し、コンタクトホールを開口し、続いてコンタクトホ
ールを通じて下層のゲート電極5に接続するように配線
層となるAl膜を形成し配線層形状にパターニングして
行われる。
【0013】例えば1/2インチ、200万画素のHD
TV規格の増幅型固体撮像素子の場合、ゲート長が1.
0μm程度であり、コンタクト部16の幅を0.5μm
としても、ゲート端との余裕は0.25μmしかない。
従って、ゲート電極5へのコンタクト部16の合わせ余
裕、加工精度余裕が少ない。
TV規格の増幅型固体撮像素子の場合、ゲート長が1.
0μm程度であり、コンタクト部16の幅を0.5μm
としても、ゲート端との余裕は0.25μmしかない。
従って、ゲート電極5へのコンタクト部16の合わせ余
裕、加工精度余裕が少ない。
【0014】現状の0.5μmルールの製造プロセスの
加工精度の実力値は、標準偏差σとして、ゲート線幅ば
らつき3σ=0.15μm、コンタクト線幅ばらつき3
σ=0.15μm、ゲート電極合わせ精度ばらつき3σ
=0.2μm、コンタクト線幅ばらつき3σ=0.15
μmである。よって、ゲート電極にコンタクトする際の
加工精度は、
加工精度の実力値は、標準偏差σとして、ゲート線幅ば
らつき3σ=0.15μm、コンタクト線幅ばらつき3
σ=0.15μm、ゲート電極合わせ精度ばらつき3σ
=0.2μm、コンタクト線幅ばらつき3σ=0.15
μmである。よって、ゲート電極にコンタクトする際の
加工精度は、
【0015】
【数1】
【0016】となり、余裕0.25μmしかない。この
場合、歩留りよく安定に画素MOSトランジスタのゲー
ト電極5に配線層14をコンタクトすることが出来ず、
ソース領域6又はドレイン領域7とショートしてしま
う。
場合、歩留りよく安定に画素MOSトランジスタのゲー
ト電極5に配線層14をコンタクトすることが出来ず、
ソース領域6又はドレイン領域7とショートしてしま
う。
【0017】しかしながら、コンタクトしたい部分のゲ
ート電極5を安易に広げると、ゲート電極5をマスクに
してセルフアラインにイオン注入でソース領域6及びド
レイン領域7を形成するため、下のチャネル部10もそ
の部分は広くなり不均一なチャネル形状となる。また電
荷蓄積領域3aも不均一となってしまう。
ート電極5を安易に広げると、ゲート電極5をマスクに
してセルフアラインにイオン注入でソース領域6及びド
レイン領域7を形成するため、下のチャネル部10もそ
の部分は広くなり不均一なチャネル形状となる。また電
荷蓄積領域3aも不均一となってしまう。
【0018】画素サイズが大きく、合わせずれが無視で
きる場合は、画素特性のばらつきは小さく問題とされな
かったが、微細画素の場合、先に述べた理由により、画
素特性がばらつき、固定パターンノイズが著しく悪化す
ることになる。
きる場合は、画素特性のばらつきは小さく問題とされな
かったが、微細画素の場合、先に述べた理由により、画
素特性がばらつき、固定パターンノイズが著しく悪化す
ることになる。
【0019】図13は第2の比較例を示す。この例の増
幅型固体撮像素子21は、図13Aに示すように、隣り
合う2つの画素MOSトランジスタ8,8のゲート電極
5の一部を夫々延長し互いにつないだ形にして配線層2
2とし、前述のゲート電極へのコンタクトを省略し、ゲ
ート電極に対するコンタクト部16の加工精度の問題を
回避している。
幅型固体撮像素子21は、図13Aに示すように、隣り
合う2つの画素MOSトランジスタ8,8のゲート電極
5の一部を夫々延長し互いにつないだ形にして配線層2
2とし、前述のゲート電極へのコンタクトを省略し、ゲ
ート電極に対するコンタクト部16の加工精度の問題を
回避している。
【0020】しかしながら、この増幅型固体撮像素子2
1では、配線層22下にもドレイン領域7を形成しなけ
ればならず、これが為に、ゲート電極5及び配線層22
の形成前に、開口23aを有する別マスク23を用いて
予め配線層22下の対応する部分にドレイン領域となる
不純物導入を行い、ゲート電極5及び配線層22の形成
後に、前述したセルフアラインにイオン注入によってソ
ース領域6及びドレイン領域7を形成する必要がある。
しかし、ゲート電極5直下のチャネル部10は、図13
Bに示すように、別マスク23のマスクずれなどで変形
し(符号10a参照)、電流パスは一様でなくなる。
1では、配線層22下にもドレイン領域7を形成しなけ
ればならず、これが為に、ゲート電極5及び配線層22
の形成前に、開口23aを有する別マスク23を用いて
予め配線層22下の対応する部分にドレイン領域となる
不純物導入を行い、ゲート電極5及び配線層22の形成
後に、前述したセルフアラインにイオン注入によってソ
ース領域6及びドレイン領域7を形成する必要がある。
しかし、ゲート電極5直下のチャネル部10は、図13
Bに示すように、別マスク23のマスクずれなどで変形
し(符号10a参照)、電流パスは一様でなくなる。
【0021】画素が大きく、合わせずれや、加工精度が
無視できる場合には、固定パターンノイズも小さくて済
むが、1/2インチ、200万画素等、3μmサイズの
画素の場合は、図13Bに示すように電流Idが不均一
となり、結果として固定パターンノイズが大きくなり問
題となる。
無視できる場合には、固定パターンノイズも小さくて済
むが、1/2インチ、200万画素等、3μmサイズの
画素の場合は、図13Bに示すように電流Idが不均一
となり、結果として固定パターンノイズが大きくなり問
題となる。
【0022】以上、説明したように、均一なチャネル部
を形成しつつ、ゲート電極へのコンタクトをとること
は、微細画素を実現するうえで、製造上の加工精度、合
わせ精度が不足し実現が困難になっている。特に1/2
インチ、200万画素等、3μmレベル以下の画素を固
定パターンノイズ無く、安定に得ることは不可能であっ
た。
を形成しつつ、ゲート電極へのコンタクトをとること
は、微細画素を実現するうえで、製造上の加工精度、合
わせ精度が不足し実現が困難になっている。特に1/2
インチ、200万画素等、3μmレベル以下の画素を固
定パターンノイズ無く、安定に得ることは不可能であっ
た。
【0023】本発明は、上述の点に鑑み、コンタクトの
加工精度の問題を回避し、かつ均一なチャネル形状を実
現し、固定パターンノイズを低減しつつ、画素サイズの
微細化を可能にした増幅型固体撮像素子及びその製造方
法を提供するものである。
加工精度の問題を回避し、かつ均一なチャネル形状を実
現し、固定パターンノイズを低減しつつ、画素サイズの
微細化を可能にした増幅型固体撮像素子及びその製造方
法を提供するものである。
【0024】
【課題を解決するための手段】第1の本発明は、画素M
OSトランジスタを有してなる増幅型固体撮像素子にお
いて、画素MOSトランジスタのゲート電極36と、垂
直選択線42に接続される配線部43とが同一電極材で
一体に形成され、配線部43下も含んで同一工程で形成
されたソース領域37及びドレイン領域38がゲート電
極36下のチャネル部60を挟んで配置された構成とす
る。
OSトランジスタを有してなる増幅型固体撮像素子にお
いて、画素MOSトランジスタのゲート電極36と、垂
直選択線42に接続される配線部43とが同一電極材で
一体に形成され、配線部43下も含んで同一工程で形成
されたソース領域37及びドレイン領域38がゲート電
極36下のチャネル部60を挟んで配置された構成とす
る。
【0025】第2の本発明は、第1の発明の増幅型固体
撮像素子において、隣り合う画素MOSトランジスタ3
9同士の配線部43が互いに連結した状態で一体形成さ
れた構成とする。
撮像素子において、隣り合う画素MOSトランジスタ3
9同士の配線部43が互いに連結した状態で一体形成さ
れた構成とする。
【0026】第3の本発明は、第1の発明の増幅型固体
撮像素子において、隣り合う画素MOSトランジスタ3
9の配線部43が、他の配線層62を介して垂直選択線
42に接続された構成とする。
撮像素子において、隣り合う画素MOSトランジスタ3
9の配線部43が、他の配線層62を介して垂直選択線
42に接続された構成とする。
【0027】第4の本発明に係る増幅型固体撮像素子の
製造方法は、半導体領域34上にゲート絶縁膜35を介
してゲート電極材36Aを形成する工程と、ゲート電極
材36A上のゲート電極形状のマスク層を介してイオン
注入し、ソース領域37及びドレイン領域38を形成す
る工程と、ゲート電極材36A上のパターニングされた
ゲート電極形状の耐エッチング膜56と該耐エッチング
膜56に連なる配線部形状の他のマスク層58とを介し
てゲート電極材36Aを選択エッチングし、ゲート電極
36及び之と一体の配線部43を形成する工程を有す
る。
製造方法は、半導体領域34上にゲート絶縁膜35を介
してゲート電極材36Aを形成する工程と、ゲート電極
材36A上のゲート電極形状のマスク層を介してイオン
注入し、ソース領域37及びドレイン領域38を形成す
る工程と、ゲート電極材36A上のパターニングされた
ゲート電極形状の耐エッチング膜56と該耐エッチング
膜56に連なる配線部形状の他のマスク層58とを介し
てゲート電極材36Aを選択エッチングし、ゲート電極
36及び之と一体の配線部43を形成する工程を有す
る。
【0028】第5の本発明は、第4の発明の増幅型固体
撮像素子の製造方法において、ゲート電極形状のマスク
層としてパターニングされた耐エッチング膜56を用い
る。
撮像素子の製造方法において、ゲート電極形状のマスク
層としてパターニングされた耐エッチング膜56を用い
る。
【0029】第6の本発明は、第4の発明の増幅型固体
撮像素子の製造方法において、ゲート電極形状のマスク
層として耐エッチング膜56をパターニングするための
レジストマスク層57を用いる。
撮像素子の製造方法において、ゲート電極形状のマスク
層として耐エッチング膜56をパターニングするための
レジストマスク層57を用いる。
【0030】
【作用】本発明に係る増幅型固体撮像素子においては、
画素MOSトランジスタ39のゲート電極36と、垂直
選択線42に接続される配線部43とが同一電極材36
Aで一体に形成されるので、ゲート電極36へのコンタ
クトが余裕をもって広く形成できる。このため、画素サ
イズが小さくなっても加工精度の問題なく微細画素の増
幅型固体撮像素子が実現できる。
画素MOSトランジスタ39のゲート電極36と、垂直
選択線42に接続される配線部43とが同一電極材36
Aで一体に形成されるので、ゲート電極36へのコンタ
クトが余裕をもって広く形成できる。このため、画素サ
イズが小さくなっても加工精度の問題なく微細画素の増
幅型固体撮像素子が実現できる。
【0031】また、配線部43下も含んで同一工程で形
成されたソース領域37及びドレイン領域38がゲート
電極36下のチャネル部60を挟んで配置されるので、
電流の流れるチャネル部60は放射状に一様であり、画
素特性のばらつきがなく、固定パターンノイズのない増
幅型固体撮像素子が実現できる。
成されたソース領域37及びドレイン領域38がゲート
電極36下のチャネル部60を挟んで配置されるので、
電流の流れるチャネル部60は放射状に一様であり、画
素特性のばらつきがなく、固定パターンノイズのない増
幅型固体撮像素子が実現できる。
【0032】そして、隣り合う画素MOSトランジスタ
39,39同士の配線部43を互いに連結した状態で一
体形成するときは、ゲート電極36と配線部43間のコ
ンタクトが省略でき、工程削減が図れる。
39,39同士の配線部43を互いに連結した状態で一
体形成するときは、ゲート電極36と配線部43間のコ
ンタクトが省略でき、工程削減が図れる。
【0033】また、隣り合う画素MOSトランジスタ3
9,39の配線部43を、他の配線層を介して垂直選択
線に接続するときは、配線部によってゲートコンタクト
領域が広がり余裕をもってコンタクトできる。また両配
線部は短く形成され他の配線層62を介して互いに接続
されるので、配線部43とドレイン領域38間の寄生容
量が低減する。
9,39の配線部43を、他の配線層を介して垂直選択
線に接続するときは、配線部によってゲートコンタクト
領域が広がり余裕をもってコンタクトできる。また両配
線部は短く形成され他の配線層62を介して互いに接続
されるので、配線部43とドレイン領域38間の寄生容
量が低減する。
【0034】本発明の増幅型固体撮像素子の製造方法に
おいては、先ず、半導体領域34上にゲート絶縁膜35
を介してゲート電極材36Aを形成し、このゲート電極
材36A上のゲート電極形状のマスク層を介してイオン
注入し、ソース領域37及びドレイン領域38を形成す
るので、放射状に一様のチャネル部60が形成される。
おいては、先ず、半導体領域34上にゲート絶縁膜35
を介してゲート電極材36Aを形成し、このゲート電極
材36A上のゲート電極形状のマスク層を介してイオン
注入し、ソース領域37及びドレイン領域38を形成す
るので、放射状に一様のチャネル部60が形成される。
【0035】次いで、ゲート電極材36A上のパターニ
ングされたゲート電極形状の耐エッチング膜56と之に
連なる配線部形状の他のマスク層58とを介してゲート
電極材36Aを選択エッチングすることにより、ゲート
電極36と配線部43が同一電極材36Aで一体に形成
される。このように、ゲート電極36自身を延長して配
線部43を一体に形成することによって、コンタクト開
口を余裕をもって広く形成でき、ゲート電極36へのコ
ンタクト部が余裕をもって形成できる。従って、固定パ
ターンノイズのない、且つ画素サイズの小さい増幅型固
体撮像素子が高精度に製造できる。
ングされたゲート電極形状の耐エッチング膜56と之に
連なる配線部形状の他のマスク層58とを介してゲート
電極材36Aを選択エッチングすることにより、ゲート
電極36と配線部43が同一電極材36Aで一体に形成
される。このように、ゲート電極36自身を延長して配
線部43を一体に形成することによって、コンタクト開
口を余裕をもって広く形成でき、ゲート電極36へのコ
ンタクト部が余裕をもって形成できる。従って、固定パ
ターンノイズのない、且つ画素サイズの小さい増幅型固
体撮像素子が高精度に製造できる。
【0036】パターニングされた耐エッチング膜56の
膜厚がイオン注入を阻止するに十分な膜厚であれば、こ
の耐エッチング膜56をイオン注入時のマスク層として
兼用できる。
膜厚がイオン注入を阻止するに十分な膜厚であれば、こ
の耐エッチング膜56をイオン注入時のマスク層として
兼用できる。
【0037】耐エッチング膜56の膜厚が薄い場合に
は、耐エッチング膜56のパターニング用レジストマス
ク層57を用いることにより、セルフアラインにイオン
注入を行い、ソース領域37及びドレイン領域38を形
成することができる。
は、耐エッチング膜56のパターニング用レジストマス
ク層57を用いることにより、セルフアラインにイオン
注入を行い、ソース領域37及びドレイン領域38を形
成することができる。
【0038】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【0039】図1及び図2は、本発明に係る増幅型固体
撮像素子の一例を示す。この増幅型固体撮像素子31
は、第1導電型例えばp型のシリコン基板32上に第2
導電型即ちn型の半導体層(すなわちオーバーフローバ
リア層)33及びp型のウエル領域34が順次形成さ
れ、このp型ウエル領域34上に例えばSiO2 等によ
るゲート絶縁膜35を介して光を透過しうるリング状の
ゲート電極36が形成され、そのリング状のゲート電極
36で囲まれた内部領域及び外周領域に対応するウエル
領域34に夫々ゲート電極36をマスクとするセルフア
ラインにて夫々n型のソース領域37及び他の画素と共
通のドレイン領域38が形成され、ここに1画素となる
画素MOSトランジスタ39が構成される。
撮像素子の一例を示す。この増幅型固体撮像素子31
は、第1導電型例えばp型のシリコン基板32上に第2
導電型即ちn型の半導体層(すなわちオーバーフローバ
リア層)33及びp型のウエル領域34が順次形成さ
れ、このp型ウエル領域34上に例えばSiO2 等によ
るゲート絶縁膜35を介して光を透過しうるリング状の
ゲート電極36が形成され、そのリング状のゲート電極
36で囲まれた内部領域及び外周領域に対応するウエル
領域34に夫々ゲート電極36をマスクとするセルフア
ラインにて夫々n型のソース領域37及び他の画素と共
通のドレイン領域38が形成され、ここに1画素となる
画素MOSトランジスタ39が構成される。
【0040】そして、水平方向に隣り合う2つの画素M
OSトランジスタ39の夫々リング状のゲート電極36
より延長して両延長端が互いに連結するようなV字状の
配線部43が形成される。この配線部43は、ゲート電
極36と同一電極材(即ち導電材)により、之と一体に
形成され、その連結端43Cが後述の垂直選択線43と
コンタクトできるように画素MOSトランジスタ39の
各行間に対応する位置に延長形成される。
OSトランジスタ39の夫々リング状のゲート電極36
より延長して両延長端が互いに連結するようなV字状の
配線部43が形成される。この配線部43は、ゲート電
極36と同一電極材(即ち導電材)により、之と一体に
形成され、その連結端43Cが後述の垂直選択線43と
コンタクトできるように画素MOSトランジスタ39の
各行間に対応する位置に延長形成される。
【0041】リング状のゲート電極36は、光をできる
だけ吸収しないように薄いか、透明の材料が選ばれ、例
えば多結晶シリコン、タングステンポリサイド、タング
ステンシリサイド等を用いうる。本例では透光性のよい
薄膜の多結晶シリコンが用いられる。
だけ吸収しないように薄いか、透明の材料が選ばれ、例
えば多結晶シリコン、タングステンポリサイド、タング
ステンシリサイド等を用いうる。本例では透光性のよい
薄膜の多結晶シリコンが用いられる。
【0042】この画素MOSトランジスタ39が、図1
及び図2に示すように、複数個マトリックス状に配列さ
れ、各列に対応する画素MOSトランジスタ39のソー
ス領域37が層間絶縁層45のコンタクトホール47を
通じて垂直方向に沿って形成された例えば第1層Alに
よる共通の信号線41に接続され、この信号線41と直
交するように画素MOSトランジスタ39の各行間に対
応する位置に例えば第2層Alによる垂直選択線42が
水平方向に沿って形成され、この垂直選択線42とゲー
ト電極36に一体形成のV字状の配線部43の連結端4
3Cとが接続される。
及び図2に示すように、複数個マトリックス状に配列さ
れ、各列に対応する画素MOSトランジスタ39のソー
ス領域37が層間絶縁層45のコンタクトホール47を
通じて垂直方向に沿って形成された例えば第1層Alに
よる共通の信号線41に接続され、この信号線41と直
交するように画素MOSトランジスタ39の各行間に対
応する位置に例えば第2層Alによる垂直選択線42が
水平方向に沿って形成され、この垂直選択線42とゲー
ト電極36に一体形成のV字状の配線部43の連結端4
3Cとが接続される。
【0043】配線部43の連結端43Cは、その上の層
間絶縁層45,46に形成したコンタクトホール48を
通じて垂直選択線42に接続される。49は絶縁層、5
1はソース領域37と信号線41とのソースコンタクト
部、52は配線部43と垂直選択線42とのコンタクト
部である。更に、配線部43が形成されない画素MOS
トランジスタ39間に、ドレイン領域38に接続した例
えば第1層Alによるドレイン電源線53が形成され
る。54はドレイン電源線53とドレイン領域38との
ドレインコンタクト部である。
間絶縁層45,46に形成したコンタクトホール48を
通じて垂直選択線42に接続される。49は絶縁層、5
1はソース領域37と信号線41とのソースコンタクト
部、52は配線部43と垂直選択線42とのコンタクト
部である。更に、配線部43が形成されない画素MOS
トランジスタ39間に、ドレイン領域38に接続した例
えば第1層Alによるドレイン電源線53が形成され
る。54はドレイン電源線53とドレイン領域38との
ドレインコンタクト部である。
【0044】図5〜図8は、上述の増幅型固体撮像素子
31、特にその画素MOSトランジスタ39及びそのゲ
ート電極36より之と一体に延長する配線部43の製造
方法の一例を工程順に示す。
31、特にその画素MOSトランジスタ39及びそのゲ
ート電極36より之と一体に延長する配線部43の製造
方法の一例を工程順に示す。
【0045】図5Aに示すように、p型シリコン半導体
基板32上にn型の半導体層(即ちオーバーフローバリ
ア層)33、p型ウエル領域34を形成した後、ゲート
絶縁膜35を介して画素MOSトランジスタの電極材と
しての例えば燐ドープされた多結晶シリコン膜36Aを
形成し、さらに、後工程でこの多結晶シリコンをエッチ
ングする際のマスクとなる膜、即ち耐エッチング膜とな
る絶縁膜56Aを形成する。この絶縁膜56Aは、例え
ばCVD法で膜厚5nm〜1000nmの酸化膜(Si
O2 )で形成される。そして、更にこの絶縁膜56A上
に爾後形成すべきリング状のゲート電極と同じリング形
状にパターニングされたレジストマスク層57を形成す
る。
基板32上にn型の半導体層(即ちオーバーフローバリ
ア層)33、p型ウエル領域34を形成した後、ゲート
絶縁膜35を介して画素MOSトランジスタの電極材と
しての例えば燐ドープされた多結晶シリコン膜36Aを
形成し、さらに、後工程でこの多結晶シリコンをエッチ
ングする際のマスクとなる膜、即ち耐エッチング膜とな
る絶縁膜56Aを形成する。この絶縁膜56Aは、例え
ばCVD法で膜厚5nm〜1000nmの酸化膜(Si
O2 )で形成される。そして、更にこの絶縁膜56A上
に爾後形成すべきリング状のゲート電極と同じリング形
状にパターニングされたレジストマスク層57を形成す
る。
【0046】なお、シリコン基体58には、図示せざる
も、ソース及びドレインを除いて画素MOSトランジス
タに必要な不純物の注入の殆どは終わっている。
も、ソース及びドレインを除いて画素MOSトランジス
タに必要な不純物の注入の殆どは終わっている。
【0047】図5Bは、水平方向に隣り合う2つの画素
に対応して夫々図5Aのリング形状にパターニングされ
たレジストマスク層57の平面を示す。
に対応して夫々図5Aのリング形状にパターニングされ
たレジストマスク層57の平面を示す。
【0048】次に、図6Aに示すように、レジストマス
ク層57を介して絶縁膜56Aを例えばRIE(反応性
イオンエッチング)により選択エッチングし、ゲート電
極と同じリング形状の耐エッチング膜56を形成する。
このときの選択エッチングは下層の多結晶シリコン膜3
6Aで止まる。次いで、レジストマスク層57を除去
し、図示せざるも画素部以外の周辺回路領域をレジスト
で保護し、絶縁膜によるリング形状の耐エッチング膜5
6をイオン注入用マスクとして、n型不純物59をイオ
ン注入し、セルフアラインにソース領域37及びドレイ
ン領域38を形成する。ここで、注入エネルギーと、マ
スクとなる耐エッチング膜56の膜厚は、イオンを通過
させねばならない多結晶シリコン膜36Aとその下のゲ
ート絶縁膜35の膜厚を考慮して決定する。
ク層57を介して絶縁膜56Aを例えばRIE(反応性
イオンエッチング)により選択エッチングし、ゲート電
極と同じリング形状の耐エッチング膜56を形成する。
このときの選択エッチングは下層の多結晶シリコン膜3
6Aで止まる。次いで、レジストマスク層57を除去
し、図示せざるも画素部以外の周辺回路領域をレジスト
で保護し、絶縁膜によるリング形状の耐エッチング膜5
6をイオン注入用マスクとして、n型不純物59をイオ
ン注入し、セルフアラインにソース領域37及びドレイ
ン領域38を形成する。ここで、注入エネルギーと、マ
スクとなる耐エッチング膜56の膜厚は、イオンを通過
させねばならない多結晶シリコン膜36Aとその下のゲ
ート絶縁膜35の膜厚を考慮して決定する。
【0049】図6Bは、水平方向に隣り合う2つの画素
に対応して夫々図6Aのリング形状にパターニングされ
た耐エッチング膜56の平面図を示す。
に対応して夫々図6Aのリング形状にパターニングされ
た耐エッチング膜56の平面図を示す。
【0050】次に、図7Aに示すように、水平方向に隣
り合う2画素に対応する耐エッチング膜56をつなぐた
めの配線部と同じ形状即ちV字形状にパターニングした
レジストマスク層58を夫々リング形状の耐エッチング
膜56に一部跨がるように形成する。
り合う2画素に対応する耐エッチング膜56をつなぐた
めの配線部と同じ形状即ちV字形状にパターニングした
レジストマスク層58を夫々リング形状の耐エッチング
膜56に一部跨がるように形成する。
【0051】図7Bは、V字形状のレジストマスク層5
8が2画素に対応するリング形状の耐エッチング膜56
及びこの上に一部跨がって形成された状態の平面図であ
る。
8が2画素に対応するリング形状の耐エッチング膜56
及びこの上に一部跨がって形成された状態の平面図であ
る。
【0052】次に、図8Aに示すように、このリング形
状の耐エッチング膜56とV字形状のレジストマスク層
58を介して下層の多結晶シリコン膜36Aを選択エッ
チングし、図8Bに示すリング状のゲート電極36と、
2画素のゲート電極36に一体に連なるV字状の配線部
43とを形成する。このようにして、画素MOSトラン
ジスタ39が形成されると共に、2画素のリング状のゲ
ート電極36と、之をつなぐ配線部43とが同一の多結
晶シリコン膜36Aにて一体に形成される。
状の耐エッチング膜56とV字形状のレジストマスク層
58を介して下層の多結晶シリコン膜36Aを選択エッ
チングし、図8Bに示すリング状のゲート電極36と、
2画素のゲート電極36に一体に連なるV字状の配線部
43とを形成する。このようにして、画素MOSトラン
ジスタ39が形成されると共に、2画素のリング状のゲ
ート電極36と、之をつなぐ配線部43とが同一の多結
晶シリコン膜36Aにて一体に形成される。
【0053】図9及び図10は、他の製法例を示す。本
例は、図9Aに示すように、図5Aで説明したと同様
に、p型シリコン半導体基板32上にn型の半導体層
(即ちオーバーフローバリア層)33、p型ウエル領域
34を形成し、さらにゲート絶縁膜35、多結晶シリコ
ン膜36A、耐エッチング膜となる絶縁膜56Aを形成
し、この絶縁膜56A上にゲート電極形状と同じリング
状のレジストマスク層57を形成し、このレジストマス
ク層57を残したまま、n型不純物59をイオン注入
し、ソース領域37及びドレイン領域38を形成する。
例は、図9Aに示すように、図5Aで説明したと同様
に、p型シリコン半導体基板32上にn型の半導体層
(即ちオーバーフローバリア層)33、p型ウエル領域
34を形成し、さらにゲート絶縁膜35、多結晶シリコ
ン膜36A、耐エッチング膜となる絶縁膜56Aを形成
し、この絶縁膜56A上にゲート電極形状と同じリング
状のレジストマスク層57を形成し、このレジストマス
ク層57を残したまま、n型不純物59をイオン注入
し、ソース領域37及びドレイン領域38を形成する。
【0054】このように、レジストマスク層57を残し
たまま、ソース、ドレインのイオン注入を行えば、絶縁
膜56Aの膜厚は薄くてもよく、注入エネルギーは多結
晶シリコン膜36Aとゲート絶縁膜35のみを考慮して
決定すればよい。このときの絶縁膜56Aは、後に多結
晶シリコン膜36Aをエッチングする際のストッパーと
しての厚さがあれば良い。ただし、画素部以外の不安な
ところは、事前か、事後かで、別マスクによって絶縁膜
56A、多結晶シリコン膜36A、ゲート絶縁膜35を
エッチング除去する必要がある。
たまま、ソース、ドレインのイオン注入を行えば、絶縁
膜56Aの膜厚は薄くてもよく、注入エネルギーは多結
晶シリコン膜36Aとゲート絶縁膜35のみを考慮して
決定すればよい。このときの絶縁膜56Aは、後に多結
晶シリコン膜36Aをエッチングする際のストッパーと
しての厚さがあれば良い。ただし、画素部以外の不安な
ところは、事前か、事後かで、別マスクによって絶縁膜
56A、多結晶シリコン膜36A、ゲート絶縁膜35を
エッチング除去する必要がある。
【0055】次に、図9Bに示すように、レジストマス
ク層57を介して下層の絶縁膜56Aを選択エッチング
し、絶縁膜56Aによるリング形状の耐エッチング膜5
6を形成する。
ク層57を介して下層の絶縁膜56Aを選択エッチング
し、絶縁膜56Aによるリング形状の耐エッチング膜5
6を形成する。
【0056】次に、図10Cに示すように、水平方向に
隣り合う2画素に対応する耐エッチング膜36上に夫々
跨がるようにして配線部形状と同じV字状にパターニン
グしたレジストマスク層58を形成する。
隣り合う2画素に対応する耐エッチング膜36上に夫々
跨がるようにして配線部形状と同じV字状にパターニン
グしたレジストマスク層58を形成する。
【0057】しかる後、この耐エッチング膜36及びレ
ジストマスク層58を介して下層の多結晶シリコン膜3
6Aを選択エッチングして、図10Dに示すように、前
述の図8Bと同様の2画素のゲート電極36と配線部4
3とが一体形成された画素MOSトランジスタ39が得
られる。
ジストマスク層58を介して下層の多結晶シリコン膜3
6Aを選択エッチングして、図10Dに示すように、前
述の図8Bと同様の2画素のゲート電極36と配線部4
3とが一体形成された画素MOSトランジスタ39が得
られる。
【0058】上述の実施例に係る増幅型固体撮像素子3
1によれば、画素MOSトランジスタ39のゲート電極
36と配線部43とが互いに連結した状態で同一の多結
晶シリコン膜で形成されるので、ゲート電極36へのコ
ンタクト部52の位置はV字状の配線部43の連結端4
3Cになり、即ち、実質的なゲート電極36から離れた
位置になり、コンタクト部52の合わせ精度、加工精度
に著しい余裕を付与できる。これによって、コンタクト
のパッド部は大きくとれ、より微細な画素のゲート電極
36の配線を可能にする。
1によれば、画素MOSトランジスタ39のゲート電極
36と配線部43とが互いに連結した状態で同一の多結
晶シリコン膜で形成されるので、ゲート電極36へのコ
ンタクト部52の位置はV字状の配線部43の連結端4
3Cになり、即ち、実質的なゲート電極36から離れた
位置になり、コンタクト部52の合わせ精度、加工精度
に著しい余裕を付与できる。これによって、コンタクト
のパッド部は大きくとれ、より微細な画素のゲート電極
36の配線を可能にする。
【0059】さらに利点として、配線部43はゲート電
極36と同じ多結晶シリコン膜36Aでできているが、
ゲート電極36のリング形状は、多結晶シリコン膜36
Aのパターニングに先立って形成したリング形状のレジ
ストマスク層57で決定されるため、放射状に一様であ
り、前述の図13Bに示した比較例のようにゆがむこと
がない。
極36と同じ多結晶シリコン膜36Aでできているが、
ゲート電極36のリング形状は、多結晶シリコン膜36
Aのパターニングに先立って形成したリング形状のレジ
ストマスク層57で決定されるため、放射状に一様であ
り、前述の図13Bに示した比較例のようにゆがむこと
がない。
【0060】従って、図3A(図1の2画素分を取り出
した平面図)で示す画素MOSトランジスタ39におい
て、ゲート電極36下の電流を流すチャネル部60の形
状は、実質的にゲート電極36によってセルフアライン
で形成されており(図3B参照)、またそのことでチャ
ネル部下に形成される電荷蓄積層34aも一様にでき
る。よって、増幅型固体撮像素子として、画素MOSト
ランジスタの特性が安定する。
した平面図)で示す画素MOSトランジスタ39におい
て、ゲート電極36下の電流を流すチャネル部60の形
状は、実質的にゲート電極36によってセルフアライン
で形成されており(図3B参照)、またそのことでチャ
ネル部下に形成される電荷蓄積層34aも一様にでき
る。よって、増幅型固体撮像素子として、画素MOSト
ランジスタの特性が安定する。
【0061】そして、本実施例の製法によれば、微細画
素のゲート電極への配線を可能にし、且つ画素MOSト
ランジスタの特性が安定した構造の増幅型固体撮像素子
が容易に製造できる。図3Aの構成においては、隣り合
う2画素同士の配線工程を短縮できるという利益もあ
る。
素のゲート電極への配線を可能にし、且つ画素MOSト
ランジスタの特性が安定した構造の増幅型固体撮像素子
が容易に製造できる。図3Aの構成においては、隣り合
う2画素同士の配線工程を短縮できるという利益もあ
る。
【0062】図4は本発明に係る増幅型固体撮像素子の
他の実施例を示す。図4は前述の図3と同様に水平方向
に隣り合う2画素分の構成を示す。本例では、前述した
例えば図7A又は図10Cの耐エッチング膜56及びレ
ジストマスク層58を介して多結晶シリコン膜36Aの
パターニングに際し、図4Aに示すように、夫々のゲー
ト電極36から一体に延長する配線部43,43を形成
するも、両配線部43,43が互いに連結されないよう
なレジストマスク層58を形成してパターニングする。
次いで、層間絶縁膜例えばCVDによるSiO2 膜を1
00nm程度形成し、図4Bに示すように、配線部4
3,43によって合わせ精度余裕が広がった部分にコン
タクトホール(図示せず)を形成し、V字状にパターニ
ングした他の配線層62の夫々の端部をコンタクト部6
3を介して接続する。この配線層62をコンタクト部6
4を介して垂直選択線42に接続する。
他の実施例を示す。図4は前述の図3と同様に水平方向
に隣り合う2画素分の構成を示す。本例では、前述した
例えば図7A又は図10Cの耐エッチング膜56及びレ
ジストマスク層58を介して多結晶シリコン膜36Aの
パターニングに際し、図4Aに示すように、夫々のゲー
ト電極36から一体に延長する配線部43,43を形成
するも、両配線部43,43が互いに連結されないよう
なレジストマスク層58を形成してパターニングする。
次いで、層間絶縁膜例えばCVDによるSiO2 膜を1
00nm程度形成し、図4Bに示すように、配線部4
3,43によって合わせ精度余裕が広がった部分にコン
タクトホール(図示せず)を形成し、V字状にパターニ
ングした他の配線層62の夫々の端部をコンタクト部6
3を介して接続する。この配線層62をコンタクト部6
4を介して垂直選択線42に接続する。
【0063】この図4の実施例においては、ゲート電極
36から延長する配線部43を一体に設けると共に、こ
の配線部43を隣り合う2つの画素間で連結せず、広い
コンタクト領域形成用とし、他の配線層62に接続する
ことにより、ゲート電極36に対するコンタクト部63
の加工精度、合わせ精度に余裕をもたせることができる
と同時に、前述の図3Aの実施例に比べてゲート電極3
6と対ドレイン領域7間の寄生容量を低減することがで
きる。
36から延長する配線部43を一体に設けると共に、こ
の配線部43を隣り合う2つの画素間で連結せず、広い
コンタクト領域形成用とし、他の配線層62に接続する
ことにより、ゲート電極36に対するコンタクト部63
の加工精度、合わせ精度に余裕をもたせることができる
と同時に、前述の図3Aの実施例に比べてゲート電極3
6と対ドレイン領域7間の寄生容量を低減することがで
きる。
【0064】上述した実施例によれば、ゲート電極自身
を広げた部分にコンタクト部を形成することで、加工精
度と合わせ精度余裕をもたせることができる。またソー
ス領域及びドレイン領域をゲート電極にセルフアライン
で作成できる。
を広げた部分にコンタクト部を形成することで、加工精
度と合わせ精度余裕をもたせることができる。またソー
ス領域及びドレイン領域をゲート電極にセルフアライン
で作成できる。
【0065】従って、画素サイズが微細化されても、ゲ
ート電極36へのコンタクトが歩留り良く、安定に形成
できる。また、ゲート電極にセルフアラインでソース領
域及びドレイン領域が形成できるので、画素毎の特性ば
らつきが少なく、固定パターンノイズを減らすことがで
きる。図3Aでは画素同士をつなぐコンタクトと配線が
省略されるため、工程削減が図れ、製造コストを低減で
きる。1/2インチ、200万画素レベルの増幅型固体
撮像素子が歩留り良く実現できる。
ート電極36へのコンタクトが歩留り良く、安定に形成
できる。また、ゲート電極にセルフアラインでソース領
域及びドレイン領域が形成できるので、画素毎の特性ば
らつきが少なく、固定パターンノイズを減らすことがで
きる。図3Aでは画素同士をつなぐコンタクトと配線が
省略されるため、工程削減が図れ、製造コストを低減で
きる。1/2インチ、200万画素レベルの増幅型固体
撮像素子が歩留り良く実現できる。
【0066】
【発明の効果】本発明に係る増幅型固体撮像素子によれ
ば、画素サイズが微細化されても、ゲート電極へのコン
タクトが歩留り良く安定に形成でき、且つ画素毎の特性
のばらつきが少なく、固定パターンノイズを低減するこ
とができる。隣り合う2つの画素MOSトランジスタ同
士の配線部を互いに連結した状態で一体形成するとき
は、ゲート電極と配線部間のコンタクト工程を省略する
ことができ、製造を容易にする。隣り合う2つの画素M
OSトランジスタの配線を他の配線層を介して垂直選択
線に接続するときには、余裕をもってゲート電極へのコ
ンタクトを可能にすると同時に、配線部とドレイン領域
間の寄生容量を低減することができる。
ば、画素サイズが微細化されても、ゲート電極へのコン
タクトが歩留り良く安定に形成でき、且つ画素毎の特性
のばらつきが少なく、固定パターンノイズを低減するこ
とができる。隣り合う2つの画素MOSトランジスタ同
士の配線部を互いに連結した状態で一体形成するとき
は、ゲート電極と配線部間のコンタクト工程を省略する
ことができ、製造を容易にする。隣り合う2つの画素M
OSトランジスタの配線を他の配線層を介して垂直選択
線に接続するときには、余裕をもってゲート電極へのコ
ンタクトを可能にすると同時に、配線部とドレイン領域
間の寄生容量を低減することができる。
【0067】本発明に係る増幅型固体撮像素子の製法に
よれば、ゲート電極へのコンタクトの加工精度、合わせ
精度に余裕をもたせることができ、且つ均一なチャネル
形状を形成することができる。従って、固定パターンノ
イズが低減し、微細な画素サイズの増幅型固体撮像素子
を高精度に且つ安定して製造することができる。例えば
1/2インチ、200万画素レベルの増幅型固体撮像素
子を歩留り良く製造することが可能となる。
よれば、ゲート電極へのコンタクトの加工精度、合わせ
精度に余裕をもたせることができ、且つ均一なチャネル
形状を形成することができる。従って、固定パターンノ
イズが低減し、微細な画素サイズの増幅型固体撮像素子
を高精度に且つ安定して製造することができる。例えば
1/2インチ、200万画素レベルの増幅型固体撮像素
子を歩留り良く製造することが可能となる。
【図1】本発明に係る増幅型固体撮像素子の一例を示す
構成図である。
構成図である。
【図2】図1のA−A線上の断面図である。
【図3】A 図1の2画素分を取り出した平面図であ
る。 B チャネル部の電流経路の説明図である。
る。 B チャネル部の電流経路の説明図である。
【図4】A 本発明に係る増幅型固体撮像素子の他の例
を示す要部の製造途中の平面図である。 B 本発明に係る増幅型固体撮像素子の他の例を示す要
部の構成図である。
を示す要部の製造途中の平面図である。 B 本発明に係る増幅型固体撮像素子の他の例を示す要
部の構成図である。
【図5】A 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す工程図(断面図)である。 B レジストマスク層のパターンを示す平面図である。
法の一例を示す工程図(断面図)である。 B レジストマスク層のパターンを示す平面図である。
【図6】A 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す工程図(断面図)である。 B 耐エッチング膜のパターンを示す平面図である。
法の一例を示す工程図(断面図)である。 B 耐エッチング膜のパターンを示す平面図である。
【図7】A 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す工程図(断面図)である。 B 耐エッチング膜及びレジストマスク層のパターンを
示す平面図である。
法の一例を示す工程図(断面図)である。 B 耐エッチング膜及びレジストマスク層のパターンを
示す平面図である。
【図8】A 本発明に係る増幅型固体撮像素子の製造方
法の一例を示す工程図(断面図)である。 B ゲート電極及び之と一体の配線部のパターンを示す
平面図である。
法の一例を示す工程図(断面図)である。 B ゲート電極及び之と一体の配線部のパターンを示す
平面図である。
【図9】A 本発明に係る増幅型固体撮像素子の製造方
法の他の例を示す工程図(断面図)である。 B 本発明に係る増幅型固体撮像素子の製造方法の他の
例を示す工程図(断面図)である。
法の他の例を示す工程図(断面図)である。 B 本発明に係る増幅型固体撮像素子の製造方法の他の
例を示す工程図(断面図)である。
【図10】A 本発明に係る増幅型固体撮像素子の製造
方法の他の例を示す工程図(断面図)である。 B 本発明に係る増幅型固体撮像素子の製造方法の他の
例を示す工程図(断面図)である。
方法の他の例を示す工程図(断面図)である。 B 本発明に係る増幅型固体撮像素子の製造方法の他の
例を示す工程図(断面図)である。
【図11】比較例に係る増幅型固体撮像素子の構成図で
ある。
ある。
【図12】A 図11の2画素分を取り出した平面図で
ある。 B チャネル部の電流経路の説明図である。
ある。 B チャネル部の電流経路の説明図である。
【図13】A 他の比較例に係る増幅型固体撮像素子の
2画素分の平面図である。 B チャネル部の電流経路の説明図である。
2画素分の平面図である。 B チャネル部の電流経路の説明図である。
【図14】増幅型固体撮像素子の説明に供する画素MO
Sトランジスタの一部断面とする斜視図である。
Sトランジスタの一部断面とする斜視図である。
31 増幅型固体撮像素子 1,32 p型半導体基板 2,33 n型半導体層 3,34 p型ウエル領域 3a,34a 電荷蓄積領域 4,35 ゲート絶縁膜 5,36 ゲート電極 6、37 ソース領域 7,38 ドレイン領域 8,39 画素MOSトランジスタ 10,60 チャネル部 12,41 信号線 13,42 垂直選択線 51,52,54 コンタクト部
Claims (6)
- 【請求項1】 画素MOSトランジスタを有してなる増
幅型固体撮像素子において、前記画素MOSトランジス
タのゲート電極と、垂直選択線に接続される配線部とが
同一電極材で一体形成され、 前記配線部下も含んで同一工程で形成されたソース領域
及びドレイン領域が前記ゲート電極下のチャンネル部を
挟んで配置されて成ることを特徴とする増幅型固体撮像
素子。 - 【請求項2】 隣り合う画素MOSトランジスタ同士の
前記配線部が互いに連結した状態で一体形成されて成る
ことを特徴とする請求項1に記載の増幅型固体撮像素
子。 - 【請求項3】 隣り合う画素MOSトランジスタの前記
配線部が、他の配線層を介して前記垂直選択線に接続さ
れて成ることを特徴とする請求項1に記載の増幅型固体
撮像素子。 - 【請求項4】 半導体領域上にゲート絶縁膜を介してゲ
ート電極材を形成する工程と、 前記ゲート電極材上のゲート電極形状のマスク層を介し
てイオン注入し、ソース領域及びドレイン領域を形成す
る工程と、 前記ゲート電極材上のパターニングされたゲート電極形
状の耐エッチング膜と、該耐エッチング膜に連なる配線
部形状の他のマスク層とを介して前記ゲート電極材を選
択エッチングし、ゲート電極及び之と一体の配線部を形
成する工程とを有することを特徴とする増幅型固体撮像
素子の製造方法。 - 【請求項5】 前記ゲート電極形状のマスク層として前
記パターニングされた耐エッチング膜を用いることを特
徴とする請求項4に記載の増幅型固体撮像素子の製造方
法。 - 【請求項6】 前記ゲート電極形状のマスク層として前
記耐エッチング膜をパターニングするためのレジストマ
スク層を用いることを特徴とする請求項4に記載の増幅
型固体撮像素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6255534A JPH08125155A (ja) | 1994-10-20 | 1994-10-20 | 増幅型固体撮像素子及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6255534A JPH08125155A (ja) | 1994-10-20 | 1994-10-20 | 増幅型固体撮像素子及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08125155A true JPH08125155A (ja) | 1996-05-17 |
Family
ID=17280075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6255534A Pending JPH08125155A (ja) | 1994-10-20 | 1994-10-20 | 増幅型固体撮像素子及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08125155A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7683452B2 (en) * | 2004-06-29 | 2010-03-23 | Fujitsu Microelectronics Limited | Threshold voltage modulation image sensor |
WO2021100338A1 (ja) * | 2019-11-20 | 2021-05-27 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子 |
-
1994
- 1994-10-20 JP JP6255534A patent/JPH08125155A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7683452B2 (en) * | 2004-06-29 | 2010-03-23 | Fujitsu Microelectronics Limited | Threshold voltage modulation image sensor |
WO2021100338A1 (ja) * | 2019-11-20 | 2021-05-27 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子 |
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