KR100447982B1 - 반도체소자의금속배선형성방법 - Google Patents

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Abstract

본 발명은 오정렬이 발생되어도, 브리지 현상이 발생되지 않도록 하는 반도체 소자의 금속 배선 형성방법을 제공하는 것을 목적으로 한다.
본 발명의 구성은 집적회로가 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계; 제 1 층간 절연막 상부에 소정 부분 패터닝된 오정렬 방지용 완충막을 형성하는 단계; 반도체 기판의 소정 부분이 노출되도록 완충막 및 제 1 층간 절연막을 소정 부분 식각하여, 콘택홀을 형성하는 단계; 노출된 반도체 기판 및 완충막과 소정 부분 콘택되도록 콘택홀내에 제 1 금속 배선을 형성하는 단계; 제 1 금속 배선이 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성하는 단계; 제 2 층간 절연막을 소정 부분 식각하여, 비아홀을 형성하는 단계; 및 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하는 단계를 포함한다.

Description

반도체 소자의 금속 배선 형성방법
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는, 비아홀의 오정렬시 브리지 현상을 방지할 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
일반적으로 다층 금속 배선은, 반도체 소자의 칩 면적을 개선하기 위하여 형성된다.
이러한 종래의 다층 금속 배선의 형성방법은 도 1에 도시된 바와 같이, 집적회로가 구비된 반도체 기판(1) 상부에 제 1 층간 절연막(2)이 형성되고, 제 1 층간 절연막(2)은 소정 부분이 노출되도록 식각되어, 콘택홀(도시되지 않음)이 형성된다. 이어서, 노출된 반도체 기판(1)과 콘택되도록 제 1 금속막 및 난반사 방지막(4)이 적층된다음, 소정 부분 패터닝하여 제 1 금속 배선(3)이 형성된다. 그후, 제 2 층간 절연막이 증착된다음, 제 1 금속 배선(4)이 소정 부분 노출되도록 식각되어, 비아홀이 형성된다. 그후, 노출된 제 1 금속 배선(4)과 콘택되도록 제 2 금속 배선(6)이 공지의 방식에 의하여 형성된다. 여기서, 미설명 부호 7은 제 2 금속 배선(6) 상부에 형성된 난 반사 방지막이다.
그러나, 상기와 같은, 종래의 방법에 의하면, 비아홀 형성시, 제 1 금속 배선 폭 및 비아홀의 직경이 미세하여, 오정렬이 발생하기쉽다.
이로 인하여, 반도체 기판 상에 형성된 도전체(도시되지 않음)들과 브리지(bridge) 현상이 발생되었다.
또한, 초 미세화된 반도체 소자에 있어서, 비아홀의 크기가 매우 작아, 그내에 제 2 금속 배선을 형성하기 어려운 문제점이 발생되었다.
따라서, 본 발명은, 반도체 소자의 비아홀 형성시, 오정렬이 발생되어도, 브리지 현상이 발생되지 않도록 하는 한편, 비아홀내에 제 2 금속 배선을 효과적으로 형성할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.
도 2A 내지 2C는 본 발명의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명
11: 반도체 기판 12: 제 1 층간 절연막
13: 완충막 14 : 제 1 금속막
15,18:난 반사 방지막 16: 제 2 층간 절연막
17: 제 2 금속막
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 집적회로가 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계; 상기 제 1 층간 절연막 상부에 소정 부분 패터닝된 오정렬 방지용 완충막을 형성하는 단계; 상기 반도체 기판의 소정 부분이 노출되도록 완충막 및 제 1 층간 절연막을 소정 부분 식각하여, 콘택홀을 형성하는 단계; 상기 노출된 반도체 기판 및 완충막과 소정 부분 콘택되도록 콘택홀내에 제 1 금속 배선을 형성하는 단계; 상기 제 1 금속 배선이 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성하는 단계; 상기 제 2 층간 절연막을 소정 부분 식각하여, 비아홀을 형성하는 단계; 및 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 제 1 금속 배선의 일측에 소정 길이를 갖는 완충막을 형성하여, 오정렬이 발생되어도, 하부 배선에 영향을 미치지 않게 하여, 브리지 현상을 방지한다. 또한, 완충막을 형성하므로서, 비아홀의 폭을 소정 부분 연장하여 형성할 수 있어, 비아홀내에 제 2 금속 배선을 효과적으로 형성할 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2A 내지 2C는 본 발명의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.
먼저, 도 2A를 참조하여, 집적 회로 예를들어, 디램 소자가 형성된 반도체기판(11) 상부에 층간 절연막(12) 예를들어, BPSG막과 같은 층간 평탄화막을 포함하는 막이 소정 두께로 증착된다. 이어서, 층간 절연막(12) 상부에 완충막(13)이 형성된다. 이 완충막(13)은 불순물이 도핑되지 않은 폴리실리콘막으로 형성함이 바람직하고, 소정 부분 패터닝된다.
이어서, 도 2B에 도시된 바와 같이, 패터닝된 완충막(13)과 층간 절연막(12)은 소정 부분 식각되어, 콘택홀(도시되지 않음)이 형성된다. 그후, 제 1 금속막(14)과 난반사 방지막(15)을 순차적으로 형성한다음, 소정 부분 식각하여, 제 1 금속 배선을 형성한다. 이때, 제 1 금속 배선은 완충막의 소정 부분 상에 형성되고, 제 1 금속 배선이 상부에 형성되지 않은 부분의 길이(L)은 약 1.5 내지 2.5㎛가 되도록 한다.
그리고 나서, 도 2C에 도시된 바와 같이, 결과물 상부에 제 2 층간 절연막(16)을 형성한다음, 제 1 금속 배선이 노출되도록 소정 부분 식각하여, 비아홀(도시되지 않음)이 형성된다. 그후, 제 2 금속막(17) 및 난반사 방지막(18)을 순차적으로 형성한다음, 소정 부분 패터닝하여, 제 2 금속 배선이 형성된다.
이때, 상기 비아홀은 약간의 오정렬이 발생하여도, 제 1 금속 배선의 일측에 구비된 완충막이 형성되어 있어, 하부에 형성된 배선(도시되지 않음)들과 브리지 현상이 발생되지 않는다.
또한, 제 1 금속 배선의 일측에 완충막이 구비되어, 상기 비아홀의 폭을 종래에 비하여, 보다 넓은 폭을 갖도록 형성할 수 있으며, 이로써, 제 2 금속 배선을 효과적으로 형성하게 된다.
이상에서 자세히 설명되어진 바와 같이, 본 발명에 의하면, 제 1 금속 배선의 일측에 완충막을 형성하여, 오정렬이 발생되어도, 하부 배선에 영향을 미치지 않게 되어, 브리지 현상이 발생되지 않는다.
또한, 완충막을 형성하므로서 비아홀의 폭을 소정 부분 연장할 수 있어, 비아홀내에 제 2 금속 배선을 효과적으로 형성할 수 있다.

Claims (1)

  1. 집적회로가 구비된 반도체 기판 상부에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막 상부에 소정 부분 패터닝된 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계;
    상기 반도체 기판의 소정 부분이 노출되도록 상기 불순물이 도핑되지 않은 폴리실리콘막 및 제 1 층간 절연막을 소정 부분 식각하여 콘택홀을 형성하는 단계;
    상기 노출된 반도체 기판 및 불순물이 도핑되지 않은 폴리실리콘막과 소정 부분 콘택되도록 콘택홀 내에 제 1 금속 배선을 형성하는 단계;
    상기 제 1 금속 배선이 형성된 반도체 기판 상부에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막을 소정 부분 식각하여 비아홀을 형성하는 단계; 및
    상기 비아홀을 통해 제 1 금속 배선과 콘택되도록 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206151A (ja) * 1984-03-30 1985-10-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
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