JPH06268091A - 半導体装置 - Google Patents

半導体装置

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JPH06268091A
JPH06268091A JP5056252A JP5625293A JPH06268091A JP H06268091 A JPH06268091 A JP H06268091A JP 5056252 A JP5056252 A JP 5056252A JP 5625293 A JP5625293 A JP 5625293A JP H06268091 A JPH06268091 A JP H06268091A
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寿夫 浜野
Yoshihiro Kubota
義浩 久保田
Michio Hayakawa
美智雄 早川
Yoshihiko Ikemoto
義彦 池元
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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 半導体装置に関し，電源／グランドプレイン
の接続方法を改善して低インダクタンス化を図ることを
目的とする。 【構成】 １）導電体プレイン 3がキャビティ内に形成
されたパッケージ 1と，該パッケージに搭載され且つ電
源端子またはグランド端子が該導電体プレインに接続さ
れた半導体チップ 6と，該パッケージの電源端子または
グランド端子となる外部リード 4と該導電性プレインと
の間に導電性粒子を含んだガラスからなる接続部導体 5
を有する, ２）前記接続部導体 5が存在する部位におけ
る前記導電体プレイン 3と前記外部リード 4との間隔が
その他の部位より近接している, ３）前記導電体プレイ
ン 3と前記外部リード 4の少なくとも接続部にアルミニ
ウム層が被着されている, ４）前記外部リード 4の少な
くとも接続部に粗面加工が施されているか，ディンプル
もしくは細孔が設けられているように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り，特に
ガラスシール型の多層パッケージに搭載された半導体装
置に関する。
【０００２】近年，LSI の高集積化, 高速化に伴い, そ
の電気的特性の向上が要求されている。CMOSのゲートア
レイについても動作周波数が高くなってきており, 伝送
特性を考慮したパッケージの開発が必要となってきた。
【０００３】
【従来の技術】従来より伝送特性を考慮したパッケージ
の一つとして, 多層セラミックパッケージが用いられて
いる。これは信号線の他に電源層, グランド層をベタ層
（広域パターンを有する層，プレイン）として信号線と
は別の層で形成し，また層間の相互接続はVIA(層間接続
導体) で行っている。
【０００４】ところが，多層セラミックパッケージは,
セラミックテープの積層, メタライズとセラミックの同
時焼成技術, 金(Au)めっき等を必要とし，その構造が複
雑で高価である。
【０００５】もう一つの動向に, 多層リードフレームを
用いたプラスチックQFP(Quad FlatPackage)がある（図
７の従来例１，図８の従来例２参照）。これは, より安
価なプラスチックパッケージに, 層間に絶縁テープを挟
んだ多層リードフレーム71を用い, リードフレームの層
間接続をレーザ溶接（図７参照）, あるいはワイヤ 8で
ボンディング（図８参照）で行っている。
【０００６】しかしながら，多層セラミックパッケージ
では製造工程増によるコストアップになり, プラスチッ
クQFP でワイヤボンディングの場合はワイヤ 8が約30μ
ｍφの細い金線を用いるため, 電気的特性, 特にインダ
クタンスが十分に低減されないという問題があった。
【０００７】そのため，多層セラミックパッケージの電
気的特性の良さと，プラスチックQFP の安価という特徴
を合わせ持つパッケージとしてガラスシール型の多層パ
ッケージ, すなわち多層サークワッド(Cerquad; cerami
c quad) パッケージがある（図９の従来例３の断面図，
図10の従来例３の平面図参照) 。これは, セラミック基
板 1の上にマスクを介してアルミニウム(Al)を蒸着して
電源／グランドプレイン 3を設け，信号線には従来のリ
ードフレーム 4を用いたものである。しかし，電源／グ
ランドプレインとリードフレームとの接続をワイヤボン
ディング 8で行っているため，プラスチックQFP と同様
にインダクタンスが十分に低減されないという問題があ
った。
【０００８】
【発明が解決しようとする課題】多層サークワッドパッ
ケージにおいて，同時スイッチノイズ等の低減のために
インダクタンスを小さくしようとしても，電源／グラン
ドプレインの接続にワイヤを用いているため，ベタ層と
しての効果を低減していた。
【０００９】本発明は多層パッケージにおいて，電源／
グランドプレインの接続方法を改善して低インダクタン
ス化を図ることを目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は， １）導電体プレイン 3がキャビティ内に形成されたパッ
ケージ 1と，該パッケージに搭載され且つ電源端子また
はグランド端子が該導電体プレインに接続された半導体
チップ 6と，該パッケージの電源端子またはグランド端
子となる外部リード 4と該導電性プレインとの間に導電
性粒子を含んだガラスからなる接続部導体5を有する半
導体装置，あるいは ２）前記接続部導体 5が存在する部位における前記導電
体プレイン 3と前記外部リード 4との間隔がその他の部
位より近接している前記１）記載の半導体装置，あるい
は ３）前記導電体プレイン 3と前記外部リード 4の少なく
とも接続部にアルミニウム層が被着されている前記１）
記載の半導体装置，あるいは ４）前記外部リード 4の少なくとも接続部に粗面加工が
施されているか，あるいはディンプルもしくは細孔が設
けられている前記１）記載の半導体装置により達成され
る。
【００１１】
【作用】本発明では，上層（パッケージの外部リード）
と下層（電源／グランドプレイン）の接続を銀(Ag)ガラ
スやAlガラス等の導電性粒子を含んだガラスを用いて接
合することにより行うため，従来のワイヤ接続に比べて
大面積の接合であるため低インダクタンス化が実現でき
る。
【００１２】
【実施例】以下の各実施例の断面図は, 図11（実施例の
平面図）のA-A 断面である。但し，図11および図１に示
される一番外側の低融点ガラス融着部 2の内側にある額
縁状の低融点ガラス融着部 (信号線のリード端融着のた
めのもの）2Aは特に本発明と関係がないので図２以下の
各断面図では省略する。図11は電源／グランドプレイン
3と外部リード 4との接続部を除いていずれも図10の従
来例の平面図と同じである。
【００１３】図１は本発明の実施例(1) の断面図であ
る。図は２層のサークワッドパッケージを示し，電源／
グランドプレイン 3はマスクを用いてセラミック基板 1
上にAlを蒸着したベタ層であり，信号層は従来通りのリ
ードフレーム 4を用いている。上層部のリードフレーム
の下面に蒸着されているAl層と, 下層部のセラミック基
板上に蒸着されたAl層との間にAgガラスやAlガラス等の
導電性粒子を含んだガラス 5を介して接合されている。
なお， 2はパッケージの基板 1の外縁部に融着された枠
状の低融点ガラス融着部, 2Aは前記内側の枠状の低融点
ガラス融着部, 6は半導体チップ, 7は半導体チップと
電源／グランドブレイン 3とを接続するワイヤである。
【００１４】ここで，導電性粒子を含んだガラスの塗布
は通常のスクリーン印刷法かディスペンス法により行
う。導電性ガラスは，結晶化ガラスに，導電性粒子とし
て径10〜20μｍφのAg粒子またはAl粒子を重量比で約50
％混合したものを用いた。
【００１５】信号層のリードフレームは両面ともAl層が
被着されて低抵抗化が図られ, 上層, 下層ともに接合面
はAl層が被着されているのでガラスとの密着は強固であ
る。なお，この例での半導体装置の構成は以下のようで
ある。
【００１６】電源／グランドプレイン 3はパッケージの
基板 1の底面全面に形成され, その端部は，電源／グラ
ンドプレイン導出用の外部リード 4と上下に導電性ガラ
ス 5で接続されている。半導体チップ 6は基板 1の上に
電源／グランドプレイン 3を介して搭載され，半導体チ
ップの電源／グランド用のパッドと電源／グランドプレ
イン 3はボンディングワイヤ 7で接続されている。パッ
ケージに半導体チップがマウントされワイヤボンディン
グされた後, 図示されないが，セラミックリッドが枠状
の低融点ガラス融着部 2で接合され封止が行われる。
【００１７】図２は本発明の実施例(2) の断面図であ
る。この実施例は，リードフレーム 4の先端を折り曲げ
てセラミック基板 1に近接させ，上層と下層の接合を容
易にし，AgガラスやAlガラス等の導電性粒子を含んだガ
ラス 5で接合する。この例は実施例(1) に比し，接合が
確実になり，接合部の抵抗も低くなる。
【００１８】図３は本発明の実施例(3）の断面図であ
る。この実施例は，実施例(2) とは逆に，リードフレー
ム 4はそのままでセラミック基板 1に凸部を設け上層と
下層を近接させて，AgガラスやAlガラス等の導電性粒子
を含んだガラス 5で接合する。この例も実施例(1) に比
し，接合が確実になり，接合部の抵抗も低くなる。
【００１９】図４は本発明の実施例(4）の断面図であ
る。この実施例は，リードフレーム 4の接合面の粗度を
上げてガラス 5の接着強度を上げてきる。例えば，リー
ドフレーム 4の接合面以外をマスクして，サンドブラス
トにより粗度を上げる。
【００２０】図５は本発明の実施例(5) の断面図であ
る。この実施例は，リードフレーム 4の接合面に例え
ば, 径が0.1 mmφ深さ30μｍ程度のディンプル加工を行
ってガラス 5の接着強度を上げてきる。
【００２１】図６は本発明の実施例(6) の断面図であ
る。この実施例は，リードフレーム 4の接合部に〜0.1
φの孔を多数開けてガラス5の接着強度を上げてきる。
【００２２】実施例では，２層のサークワッドパッケー
ジにマウントした半導体装置について外部リードと電源
／グランドプレイン間に本発明を適用したが，多層パッ
ケージの場合の，パッケージの上層配線と下層配線間に
も本発明による導電性ガラスを用いた層間接続が適用で
きることは勿論である。
【００２３】
【発明の効果】本発明によれば, 多層サークワッドパッ
ケージ等にマウントされた半導体装置において，層間の
接続に導電性粒子を含んだガラスを用いることにより，
半導体装置の低インダクタンス化を図ることができた。
【図面の簡単な説明】
【図１】 本発明の実施例(1) の断面図
【図２】 本発明の実施例(2) の断面図
【図３】 本発明の実施例(3）の断面図
【図４】 本発明の実施例(4）の断面図
【図５】 本発明の実施例(5) の断面図
【図６】 本発明の実施例(6) の断面図
【図７】 従来例(1) の断面図
【図８】 従来例(2) の断面図
【図９】 従来例(3）の断面図
【図10】 従来例(3）の平面図
【図11】 実施例の平面図
【符号の説明】
1 パッケージ基板 2 パッケージの低融点ガラス融着部 3 導電体プレインで電源／グランドプレイン 4 外部リード 5 本発明の導電性ガラスを含むガラス 6 半導体チップ 7 半導体チップと電源／グランドプレインを接続する
ワイヤ 8 リードフレームと電源／グランドプレインを接続す
るワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｌ 9272−4Ｍ (72)発明者 池元 義彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 導電体プレイン(3）がキャビティ内に形
    成されたパッケージ(1) と，該パッケージに搭載され且
    つ電源端子またはグランド端子が該導電体プレインに接
    続された半導体チップ(6) と，該パッケージの電源端子
    またはグランド端子となる外部リード(4）と該導電性プ
    レインとの間に導電性粒子を含んだガラスからなる接続
    部導体(5) を有することを特徴とする半導体装置。
  2. 【請求項２】 前記接続部導体(5) が存在する部位にお
    ける前記導電体プレイン(3）と前記外部リード(4）との
    間隔がその他の部位より近接していることを特徴とする
    請求項１記載の半導体装置。
  3. 【請求項３】 前記導電体プレイン(3）と前記外部リー
    ド(4）の少なくとも接続部にアルミニウム層が被着され
    ていることを特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記外部リード(4）の少なくとも接続部
    に粗面加工が施されているか，あるいはディンプルもし
    くは細孔が設けられていることを特徴とする請求項１記
    載の半導体装置。
JP5056252A 1993-03-17 1993-03-17 半導体装置 Withdrawn JPH06268091A (ja)

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JP5056252A JPH06268091A (ja) 1993-03-17 1993-03-17 半導体装置
US08/213,720 US5497032A (en) 1993-03-17 1994-03-16 Semiconductor device and lead frame therefore
KR19940005376A KR0119464B1 (en) 1993-03-17 1994-03-17 Semiconductor device and lead frame
US08/561,421 US5804468A (en) 1993-03-17 1995-11-21 Process for manufacturing a packaged semiconductor having a divided leadframe stage

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103460376A (zh) * 2011-04-11 2013-12-18 株式会社村田制作所 电子部件以及电子部件的制造方法

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