JPH06251600A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06251600A JPH06251600A JP5058087A JP5808793A JPH06251600A JP H06251600 A JPH06251600 A JP H06251600A JP 5058087 A JP5058087 A JP 5058087A JP 5808793 A JP5808793 A JP 5808793A JP H06251600 A JPH06251600 A JP H06251600A
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- scan path
- memory
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Abstract
(57)【要約】
【目的】 スキャンパスに全周期系列のテストデータを
シフトインしながら短い時間でメモリのテストを行うこ
とのできる半導体集積回路装置を得る。 【構成】 全周期系列のデータをスキャンパス2にシフ
トインするときに生成されるアドレスの順序でデコーダ
7のデコード出力端子を配置し、そのデコード出力をア
ドレスとしてメモリ4に加える。
シフトインしながら短い時間でメモリのテストを行うこ
とのできる半導体集積回路装置を得る。 【構成】 全周期系列のデータをスキャンパス2にシフ
トインするときに生成されるアドレスの順序でデコーダ
7のデコード出力端子を配置し、そのデコード出力をア
ドレスとしてメモリ4に加える。
Description
【0001】
【産業上の利用分野】この発明は、テスト用のスキャン
パスを含む半導体集積回路装置に関するものである。
パスを含む半導体集積回路装置に関するものである。
【0002】
【従来の技術】図10は従来のスキャンパスを含む半導
体集積回路装置を示す構成図であり、図において、1は
この集積回路の所定の信号処理を行うロジック回路等か
ら成る機能モジュール、2は機能モジュール1で処理さ
れて得られるパラレルデータを入力してそのまま出力す
ると共に、テスト時に外部からシリアルのテストデータ
を入力して出力するスキャンパス、3はスキャンパス2
から出力されるデータをデコードしてアドレスとして出
力するデコーダ、4はデコーダ3からのアドレスに従っ
てデータの書込み、読出しが行われるRAM,ROM等
のメモリセルアレイから成るメモリである。
体集積回路装置を示す構成図であり、図において、1は
この集積回路の所定の信号処理を行うロジック回路等か
ら成る機能モジュール、2は機能モジュール1で処理さ
れて得られるパラレルデータを入力してそのまま出力す
ると共に、テスト時に外部からシリアルのテストデータ
を入力して出力するスキャンパス、3はスキャンパス2
から出力されるデータをデコードしてアドレスとして出
力するデコーダ、4はデコーダ3からのアドレスに従っ
てデータの書込み、読出しが行われるRAM,ROM等
のメモリセルアレイから成るメモリである。
【0003】次に動作について説明する。集積回路の通
常の動作時には、機能モジュール1で処理されたパラレ
ルデータはスキャンパス2のパラレル入力端子In-1 〜
Io に加えられ、そのままパラレル出力端子On-1 〜O
o から出力されてデコーダ3に加えられる。デコードさ
れたデータはアドレスとしてメモリ4のアドレスを選択
し、このメモリ4の書込み、読出しが制御される。
常の動作時には、機能モジュール1で処理されたパラレ
ルデータはスキャンパス2のパラレル入力端子In-1 〜
Io に加えられ、そのままパラレル出力端子On-1 〜O
o から出力されてデコーダ3に加えられる。デコードさ
れたデータはアドレスとしてメモリ4のアドレスを選択
し、このメモリ4の書込み、読出しが制御される。
【0004】テスト時には、スキャンパス2はクロック
CLKによりシリアルシフト動作を行い、シリアル入力
端子SIからテストデータをシリアル入力し、入力した
テストデータはデコーダ3でデコードされ、アドレスと
してメモリ4に加えられる。これによって、例えばメモ
リ4に所定のデータを書込んだ後、読出しを行い、正し
いデータが読出されたか否かをチェックすることによ
り、メモリ4のテストが行われる。なお、スキャンパス
2のシリアル出力S0は、このスキャンパス2自身のシ
フト動作をテストしたり、機能モジュール1からのデー
タをシリアルに読み出す場合に用いられる。
CLKによりシリアルシフト動作を行い、シリアル入力
端子SIからテストデータをシリアル入力し、入力した
テストデータはデコーダ3でデコードされ、アドレスと
してメモリ4に加えられる。これによって、例えばメモ
リ4に所定のデータを書込んだ後、読出しを行い、正し
いデータが読出されたか否かをチェックすることによ
り、メモリ4のテストが行われる。なお、スキャンパス
2のシリアル出力S0は、このスキャンパス2自身のシ
フト動作をテストしたり、機能モジュール1からのデー
タをシリアルに読み出す場合に用いられる。
【0005】図11にスキャンパス2の構成例を示す。
ここでは、4ビットのスキャンパス2を示している。図
中、6はスキャンレジスタであり、スキャンパス2は4
つのスキャンレジスタ6を直列接続することによりシフ
トレジスタに構成される。
ここでは、4ビットのスキャンパス2を示している。図
中、6はスキャンレジスタであり、スキャンパス2は4
つのスキャンレジスタ6を直列接続することによりシフ
トレジスタに構成される。
【0006】このように構成されたスキャンパス2を用
いてメモリ4のテストを行う方法として、RAM等によ
く用いられるテストアルゴリズムであるマーチテストに
ついて述べる。マーチテストは次の手順で行われる。
いてメモリ4のテストを行う方法として、RAM等によ
く用いられるテストアルゴリズムであるマーチテストに
ついて述べる。マーチテストは次の手順で行われる。
【0007】(手順1)全アドレスに“0”書き込みを
行う。 (手順2)アドレスを0番地から最終番地まで順に増加
させながら、各アドレスについて“0”読み出しの後
“1”書き込みを行う。 (手順3)アドレスを最終番地から0番地まで順に減少
させながら、各アドレスについて、“1”読み出しの後
“0”書き込みを行う。 (手順4)全アドレスに“1”書き込みを行う。 (手順5)アドレスを0番地から最終番地まで順に増加
させながら、各アドレスについて、“1”読み出しの後
“0”書込みを行う。 (手順6)アドレスを最終番地から0番地まで順に減少
させながら、各アドレスについて、“0”読み出しの後
“1”書き込みを行う。
行う。 (手順2)アドレスを0番地から最終番地まで順に増加
させながら、各アドレスについて“0”読み出しの後
“1”書き込みを行う。 (手順3)アドレスを最終番地から0番地まで順に減少
させながら、各アドレスについて、“1”読み出しの後
“0”書き込みを行う。 (手順4)全アドレスに“1”書き込みを行う。 (手順5)アドレスを0番地から最終番地まで順に増加
させながら、各アドレスについて、“1”読み出しの後
“0”書込みを行う。 (手順6)アドレスを最終番地から0番地まで順に減少
させながら、各アドレスについて、“0”読み出しの後
“1”書き込みを行う。
【0008】マーチテストを行うとき、スキャンレジス
タ6に与えられるテストデータは、メモリ4にはテスト
パターンにあわせたアドレス信号としてシフトインされ
る。4本のアドレス信号線を有するメモリ4の場合のマ
ーチテストを例に説明する。
タ6に与えられるテストデータは、メモリ4にはテスト
パターンにあわせたアドレス信号としてシフトインされ
る。4本のアドレス信号線を有するメモリ4の場合のマ
ーチテストを例に説明する。
【0009】マーチテストでは、アドレスをインクリメ
ントもしくはディクリメントに変化させる。4本のアド
レス信号線を有するメモリ4には、アドレス信号は0か
ら15、もしくは15から0まで順に与えられる。この
方法によれば、4回のシフト動作でメモリ4に対するテ
ストデータを更新できる。系列“0000 / 000
1 / 0010 /・・・・/1110 / 111
1”をこの順で図11のシリアル入力端子SIからシフ
トインすることを考える。
ントもしくはディクリメントに変化させる。4本のアド
レス信号線を有するメモリ4には、アドレス信号は0か
ら15、もしくは15から0まで順に与えられる。この
方法によれば、4回のシフト動作でメモリ4に対するテ
ストデータを更新できる。系列“0000 / 000
1 / 0010 /・・・・/1110 / 111
1”をこの順で図11のシリアル入力端子SIからシフ
トインすることを考える。
【0010】まず最初の4回のシフト動作で4つのスキ
ャンレジスタ6の保持する値は全て0になる。このとき
アドレスは0番地となる。次の4回のシフト動作で、0
001がシフトインされる。すなわちスキャンパス2の
内容は、0001になり、アドレスは1番地となる。同
様に4回ごとのシフト動作が行われて、スキャンパス2
内のテストデータが更新され、アドレスは0番地から1
5番地までインクリメントされる。このとき全テストア
ドレス設定のためには、4×24 ビットのシフト動作が
必要となる。
ャンレジスタ6の保持する値は全て0になる。このとき
アドレスは0番地となる。次の4回のシフト動作で、0
001がシフトインされる。すなわちスキャンパス2の
内容は、0001になり、アドレスは1番地となる。同
様に4回ごとのシフト動作が行われて、スキャンパス2
内のテストデータが更新され、アドレスは0番地から1
5番地までインクリメントされる。このとき全テストア
ドレス設定のためには、4×24 ビットのシフト動作が
必要となる。
【0011】一般にn本のアドレス信号線を有するメモ
リ4に適用すれば、一つのアドレスを設定するために
は、n回のシフト動作が必要である。すなわち全テスト
アドレス設定のためには、n×2n ビットのシフト動作
が必要となる。
リ4に適用すれば、一つのアドレスを設定するために
は、n回のシフト動作が必要である。すなわち全テスト
アドレス設定のためには、n×2n ビットのシフト動作
が必要となる。
【0012】なお、メモリ4のアドレスがXアドレスと
Yアドレスとに分けられている場合は、図12のよう
に、Xアドレス用のスキャンパス2X とYアドレス用の
スキャンパス2Y とを直列に接続し、同じクロックCL
Kで動作させる。これと共にXアドレス用のデコーダ3
X とYアドレス用のデコーダ3Y とを設ける。Xアドレ
ス信号線とYアドレス信号線との総数がn本の時、一つ
のアドレスを設定するためには、n回のシフト動作で確
定する。この場合、全テストアドレス設定のためには、
n×2n ビットのシフト動作が必要となる。
Yアドレスとに分けられている場合は、図12のよう
に、Xアドレス用のスキャンパス2X とYアドレス用の
スキャンパス2Y とを直列に接続し、同じクロックCL
Kで動作させる。これと共にXアドレス用のデコーダ3
X とYアドレス用のデコーダ3Y とを設ける。Xアドレ
ス信号線とYアドレス信号線との総数がn本の時、一つ
のアドレスを設定するためには、n回のシフト動作で確
定する。この場合、全テストアドレス設定のためには、
n×2n ビットのシフト動作が必要となる。
【0013】次に、他のテスト方法として、全周期系列
のテストデータをアドレスの設定に用いるテストについ
て説明する。
のテストデータをアドレスの設定に用いるテストについ
て説明する。
【0014】全周期系列とは特殊なビット列であり、こ
のビット列をスキャンパスにシフトインすることでメモ
リ4のテスト時のアドレスを効率よく設定することがで
きる。n次の全周期系列は2n の周期を持つ。例えば
“0000111101011001000”は4次の
全周期系列の一例である。
のビット列をスキャンパスにシフトインすることでメモ
リ4のテスト時のアドレスを効率よく設定することがで
きる。n次の全周期系列は2n の周期を持つ。例えば
“0000111101011001000”は4次の
全周期系列の一例である。
【0015】このようなビット列をスキャンパス2とし
ての4ビットのシフトレジスタに入力すると、シフト動
作ごとにシフトレジスタが保持するデータが変化する。
その結果、ランダムな順序ではあるが、全アドレスを設
定することができる。すなわち、シフトレジスタが保持
する値をメモリ4のテスト時のアドレスと仮定すれば、
ランダムな順序ではあるが、図13に示すように、0番
地から15番地までの全アドレスを設定することができ
る。
ての4ビットのシフトレジスタに入力すると、シフト動
作ごとにシフトレジスタが保持するデータが変化する。
その結果、ランダムな順序ではあるが、全アドレスを設
定することができる。すなわち、シフトレジスタが保持
する値をメモリ4のテスト時のアドレスと仮定すれば、
ランダムな順序ではあるが、図13に示すように、0番
地から15番地までの全アドレスを設定することができ
る。
【0016】図13に示す全周期系列“0000111
101011001000”を、この順序で1ビットづ
つ4ビットのシフトレジスタにシフトインするものとす
る。これにより、最初の“0000”をシフトインした
ときに、アドレスは0番地になる。その後、残りの“1
11101011001000”を順にシフトインする
と、アドレスは、8番地、12番地、14番地、・・
・、2番地、1番地というように変化する。このとき必
要なテストサイクルは(4−1)+24 =19テストサ
イクルである。
101011001000”を、この順序で1ビットづ
つ4ビットのシフトレジスタにシフトインするものとす
る。これにより、最初の“0000”をシフトインした
ときに、アドレスは0番地になる。その後、残りの“1
11101011001000”を順にシフトインする
と、アドレスは、8番地、12番地、14番地、・・
・、2番地、1番地というように変化する。このとき必
要なテストサイクルは(4−1)+24 =19テストサ
イクルである。
【0017】さらに双方向シフト可能な双方向スキャン
レジスタから構成した双方向スキャンパスを用いること
により、図13に示したアドレス発生と逆の順序で、ア
ドレスを発生させることができる。双方向スキャンパス
を用いる場合について以下説明を行う。
レジスタから構成した双方向スキャンパスを用いること
により、図13に示したアドレス発生と逆の順序で、ア
ドレスを発生させることができる。双方向スキャンパス
を用いる場合について以下説明を行う。
【0018】図14は双方向スキャンパスを用いた従来
の半導体集積回路装置を示す構成図であり、2aは双方
向スキャンパスである。集積回路の通常の動作時は図1
0に示したスキャンレジスタ6群と同様の動作を行う。
すなわち双方向スキャンパス2aはパラレル入力端子I
n−1〜I0からのデータをそのままパラレル出力端子
On−1〜O0へ伝える。従って、機能モジュール1か
らのデータが双方向スキャンパス2a、デコーダ3を介
してメモリ4に伝わり、所定の動作が行われる。
の半導体集積回路装置を示す構成図であり、2aは双方
向スキャンパスである。集積回路の通常の動作時は図1
0に示したスキャンレジスタ6群と同様の動作を行う。
すなわち双方向スキャンパス2aはパラレル入力端子I
n−1〜I0からのデータをそのままパラレル出力端子
On−1〜O0へ伝える。従って、機能モジュール1か
らのデータが双方向スキャンパス2a、デコーダ3を介
してメモリ4に伝わり、所定の動作が行われる。
【0019】テスト時には、双方向スキャンパス2aは
クロックCLK0によりシリアルシフト動作を行い、シ
リアル入力端子SIからテストデータをシリアル入力
し、デコーダ3を介してメモリ4に与える。さらに、ク
ロックCLK1により逆方向にシリアルシフト動作を行
い、テストデータを逆の順序でシリアル入力し、デコー
ダ3を介してメモリ4に与える。クロックCLK0,C
LK1の切り替えは信号DIRによって行う。
クロックCLK0によりシリアルシフト動作を行い、シ
リアル入力端子SIからテストデータをシリアル入力
し、デコーダ3を介してメモリ4に与える。さらに、ク
ロックCLK1により逆方向にシリアルシフト動作を行
い、テストデータを逆の順序でシリアル入力し、デコー
ダ3を介してメモリ4に与える。クロックCLK0,C
LK1の切り替えは信号DIRによって行う。
【0020】一般にn本のアドレス信号線を有するメモ
リ4のテストには、n次の全周期系列が用いられる。こ
の場合、一つのアドレスを設定するためには、1回のシ
フト動作でよい。すなわち全テストアドレスの設定のた
めには、(n−1)+2n テストサイクルが必要であ
る。
リ4のテストには、n次の全周期系列が用いられる。こ
の場合、一つのアドレスを設定するためには、1回のシ
フト動作でよい。すなわち全テストアドレスの設定のた
めには、(n−1)+2n テストサイクルが必要であ
る。
【0021】なお、アドレスがXアドレスとYアドレス
とに分けられている場合は、図12のようにXアドレス
用のスキャンパス2X 、デコーダ3X とYアドレス用の
スキャンパス2Y 、デコーダ3Y とを用い、同じクロッ
クCLKで動作させる。Xアドレス信号線とYアドレス
信号線との総数がn本の時、入力端子SIにn次の全周
期系列をシフトインすることにより、一つのアドレスを
設定するためには、1回のシフト動作でよい。この場
合、全テストアドレス設定のためには、(n−1)+2
n ビットのシフト動作が必要である。
とに分けられている場合は、図12のようにXアドレス
用のスキャンパス2X 、デコーダ3X とYアドレス用の
スキャンパス2Y 、デコーダ3Y とを用い、同じクロッ
クCLKで動作させる。Xアドレス信号線とYアドレス
信号線との総数がn本の時、入力端子SIにn次の全周
期系列をシフトインすることにより、一つのアドレスを
設定するためには、1回のシフト動作でよい。この場
合、全テストアドレス設定のためには、(n−1)+2
n ビットのシフト動作が必要である。
【0022】次に、全周期系列をアドレス設定に用いる
テストアルゴリズムの一例としてランダムマーチテスト
の処理手順を以下に示す。 (手順1)全周期系列をシフトインしながらアドレスを
設定し、全アドレスに“0”書き込みを行う。 (手順2)全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“0”読み出しの後
“1”を書き込みを行う。 (手順3)全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“1”読み出しの後
“0”書き込みを行う。 (手順4)全周期系列をシフトインしながらアドレスを
設定し、全アドレスに“1”書き込みを行う。 (手順5)全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“1”読み出しの後
“0”書き込みを行う。 (手順6)全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて,“0”読み出しの後
“1”書き込みを行う。
テストアルゴリズムの一例としてランダムマーチテスト
の処理手順を以下に示す。 (手順1)全周期系列をシフトインしながらアドレスを
設定し、全アドレスに“0”書き込みを行う。 (手順2)全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“0”読み出しの後
“1”を書き込みを行う。 (手順3)全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“1”読み出しの後
“0”書き込みを行う。 (手順4)全周期系列をシフトインしながらアドレスを
設定し、全アドレスに“1”書き込みを行う。 (手順5)全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて、“1”読み出しの後
“0”書き込みを行う。 (手順6)全周期系列をシフトインしながらアドレスを
設定し、各アドレスについて,“0”読み出しの後
“1”書き込みを行う。
【0023】上記のランダムマーチテストでは、全周期
系列を用いるため、1回のシフト動作によりアドレス信
号を更新することができる。従って、一般的なマーチテ
ストのようにアドレスごとにアドレス信号の全ビットを
シフトインする必要がない。このため、テスト時間の増
加の抑制に効果がある。
系列を用いるため、1回のシフト動作によりアドレス信
号を更新することができる。従って、一般的なマーチテ
ストのようにアドレスごとにアドレス信号の全ビットを
シフトインする必要がない。このため、テスト時間の増
加の抑制に効果がある。
【0024】ここで、従来一般的に用いられてきたマー
チテストと、上記ランダムマーチテストとの違いについ
て説明する。図15は先に述べたマーチテスト、図16
はランダムマーチテストのそれぞれ(手順2)における
メモリセルの様子を示している。aはそれぞれ今データ
が与えられようとしているメモリセルである。マーチテ
ストの場合、メモリセルアレイの4辺に相当するメモリ
セルを除くと、メモリセルaに対し、隣接する8つのメ
モリセルのパターンは、全てのメモリセルについて同じ
である。ランダムマーチテストではメモリセルaに対
し、隣接するアドレス信号の順序がランダムであるた
め、メモリセルごとに隣接する8つのパターンは異な
る。このように一般に用いられてきたマーチテストとラ
ンダムマーチテストは全く異なるテストパターンであ
る。
チテストと、上記ランダムマーチテストとの違いについ
て説明する。図15は先に述べたマーチテスト、図16
はランダムマーチテストのそれぞれ(手順2)における
メモリセルの様子を示している。aはそれぞれ今データ
が与えられようとしているメモリセルである。マーチテ
ストの場合、メモリセルアレイの4辺に相当するメモリ
セルを除くと、メモリセルaに対し、隣接する8つのメ
モリセルのパターンは、全てのメモリセルについて同じ
である。ランダムマーチテストではメモリセルaに対
し、隣接するアドレス信号の順序がランダムであるた
め、メモリセルごとに隣接する8つのパターンは異な
る。このように一般に用いられてきたマーチテストとラ
ンダムマーチテストは全く異なるテストパターンであ
る。
【0025】以上のようにスキャンパスに全周期系列を
用いた方法ではRAMの物理的なアドレスでインクリメ
ント、ディクリメントできないため従来一般的に用いら
れてきたマーチテスト等のテストパターンは実行できな
い。
用いた方法ではRAMの物理的なアドレスでインクリメ
ント、ディクリメントできないため従来一般的に用いら
れてきたマーチテスト等のテストパターンは実行できな
い。
【0026】なお、従来のスキャンパスの一例が、特開
昭63−222399号公報及びこれと対応する米国特
許第4,926,424号公報に示されている。
昭63−222399号公報及びこれと対応する米国特
許第4,926,424号公報に示されている。
【0027】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、物理的なアド
レスでインクリメント、ディクリメントをするようなテ
ストパターンを実行するには、テスト時間が長くなると
いう問題点があった。また、テストデータに全周期系列
を用いたスキャンパス2を用いたテストを行う場合は、
物理的なアドレスをインクリメント、ディクリメントを
するようなテストパターンを実行することができないと
いう問題点があった。
装置は以上のように構成されているので、物理的なアド
レスでインクリメント、ディクリメントをするようなテ
ストパターンを実行するには、テスト時間が長くなると
いう問題点があった。また、テストデータに全周期系列
を用いたスキャンパス2を用いたテストを行う場合は、
物理的なアドレスをインクリメント、ディクリメントを
するようなテストパターンを実行することができないと
いう問題点があった。
【0028】この発明は、上記のような問題点を解消す
るためになされたもので、スキャンパスに全周期系列を
シフトインし、テストデータを生成するテスト方式を用
いながら、デコーダの順を入れ換えることにより、短い
テスト時間で、メモリについて物理的なアドレスでイン
クリメント、ディクリメントをするようなテストが行え
る半導体集積回路装置を得ることを目的とする。
るためになされたもので、スキャンパスに全周期系列を
シフトインし、テストデータを生成するテスト方式を用
いながら、デコーダの順を入れ換えることにより、短い
テスト時間で、メモリについて物理的なアドレスでイン
クリメント、ディクリメントをするようなテストが行え
る半導体集積回路装置を得ることを目的とする。
【0029】
【課題を解決するための手段】請求項1の発明に係る半
導体集積回路装置は、スキャンパスに全周期系列をシフ
トインするときに生成されるアドレスの順序にデコード
出力端子が配置されたデコーダを設けたものである。
導体集積回路装置は、スキャンパスに全周期系列をシフ
トインするときに生成されるアドレスの順序にデコード
出力端子が配置されたデコーダを設けたものである。
【0030】請求項2の発明に係る半導体集積回路装置
は、双方向スキャンパスを設けると共に、この双方向ス
キャンパスに全周期系列をシフトインするときに生成さ
れるアドレスの順序にデコード出力端子が配置されたデ
コーダを設けたものである。
は、双方向スキャンパスを設けると共に、この双方向ス
キャンパスに全周期系列をシフトインするときに生成さ
れるアドレスの順序にデコード出力端子が配置されたデ
コーダを設けたものである。
【0031】請求項3の発明に係る半導体集積回路装置
は、メモリの列方向のアドレス及び行方向のアドレスに
それぞれ対応する第1,第2のスキャンパス及び第1,
第2のデコーダを設け、各デコーダは、各スキャンパス
に全周期系列をシフトインするときに生成されるアドレ
スの順序でデコード出力端子を配置したものである。
は、メモリの列方向のアドレス及び行方向のアドレスに
それぞれ対応する第1,第2のスキャンパス及び第1,
第2のデコーダを設け、各デコーダは、各スキャンパス
に全周期系列をシフトインするときに生成されるアドレ
スの順序でデコード出力端子を配置したものである。
【0032】請求項4の発明に係る半導体集積回路装置
は、メモリの列方向のアドレス及び行方向のアドレスに
それぞれ対応する第1,第2の双方向スキャンパス及び
第1,第2のデコーダを設け、各デコーダは、各双方向
スキャンパスに全周期系列をシフトインするときに生成
されるアドレスの順序でデコード出力端子を配置したも
のである。
は、メモリの列方向のアドレス及び行方向のアドレスに
それぞれ対応する第1,第2の双方向スキャンパス及び
第1,第2のデコーダを設け、各デコーダは、各双方向
スキャンパスに全周期系列をシフトインするときに生成
されるアドレスの順序でデコード出力端子を配置したも
のである。
【0033】
【作用】請求項1の発明における半導体集積回路装置
は、デコーダ出力の順序を入れ換えることにより、短い
テスト時間でメモリに対して物理的なアドレスでインク
リメント、ディクリメントをするようなテストが行え
る。
は、デコーダ出力の順序を入れ換えることにより、短い
テスト時間でメモリに対して物理的なアドレスでインク
リメント、ディクリメントをするようなテストが行え
る。
【0034】請求項2の発明における半導体集積回路装
置は、デコーダ出力の順序を入れ換えることにより、短
いテスト時間でメモリに対して物理的なアドレスでイン
クリメント、ディクリメントをするようなテストが行え
る。また、双方向スキャンパスにより、アドレス発生の
順序を容易に逆の順序に切換えることができる。
置は、デコーダ出力の順序を入れ換えることにより、短
いテスト時間でメモリに対して物理的なアドレスでイン
クリメント、ディクリメントをするようなテストが行え
る。また、双方向スキャンパスにより、アドレス発生の
順序を容易に逆の順序に切換えることができる。
【0035】請求項3の発明における半導体集積回路装
置は、第1,第2のデコーダ出力の順序を入れ換えるこ
とにより、短いテスト時間でメモリに対して物理的なア
ドレスでインクリメント、ディクリメントをするような
テストが行える。また列方向、行方向のアドレスを全周
期系列を1回シフトインするだけで設定できる。
置は、第1,第2のデコーダ出力の順序を入れ換えるこ
とにより、短いテスト時間でメモリに対して物理的なア
ドレスでインクリメント、ディクリメントをするような
テストが行える。また列方向、行方向のアドレスを全周
期系列を1回シフトインするだけで設定できる。
【0036】請求項4の発明における半導体集積回路装
置は、第1,第2のデコーダの出力の順序を入れ換える
ことにより、短いテスト時間でメモリに対して物理的な
アドレスでインクリメント、ディクリメントをするよう
なテストが行える。また、第1,第2の双方向スキャン
パスにより、アドレス発生の順序を容易に逆の順序に切
換えることができる。さらに、列方向,行方向のアドレ
スを全周期系列を1回シフトインするだけで設定でき
る。
置は、第1,第2のデコーダの出力の順序を入れ換える
ことにより、短いテスト時間でメモリに対して物理的な
アドレスでインクリメント、ディクリメントをするよう
なテストが行える。また、第1,第2の双方向スキャン
パスにより、アドレス発生の順序を容易に逆の順序に切
換えることができる。さらに、列方向,行方向のアドレ
スを全周期系列を1回シフトインするだけで設定でき
る。
【0037】
実施例1.以下、請求項1の発明の一実施例を図につい
て説明する。図1において、2はスキャンパス、4は0
〜15番地のアドレスを有するメモリ、7はデコーダで
ある。
て説明する。図1において、2はスキャンパス、4は0
〜15番地のアドレスを有するメモリ、7はデコーダで
ある。
【0038】次に、動作について説明する。4次の全周
期系列を用いてテストを行う場合について説明する。図
13に示した4次の全周期系列を用いたとき、スキャン
パス2から出力されるデータは、0、8、12、14、
・・・、2、1である。これらの値に対して、それぞれ
メモリ4の物理アドレスの0番地、1番地、2番地、・
・・、14番地、15番地になるように、図1のデコー
ダ7が作成されている。すなわち、デコーダ7は、図示
のように、入力端子AX0〜AX3に図13の全周期系
列のデータがシフトインされたとき、メモリ4の0、
8、12、14、・・・、2、1番地が順次に指定され
るようにデコード出力端子X0,X8、・・・X1,X
2が配置されている。この結果、メモリ4の物理アドレ
スに対してインクリメントするように設定することがで
きる。
期系列を用いてテストを行う場合について説明する。図
13に示した4次の全周期系列を用いたとき、スキャン
パス2から出力されるデータは、0、8、12、14、
・・・、2、1である。これらの値に対して、それぞれ
メモリ4の物理アドレスの0番地、1番地、2番地、・
・・、14番地、15番地になるように、図1のデコー
ダ7が作成されている。すなわち、デコーダ7は、図示
のように、入力端子AX0〜AX3に図13の全周期系
列のデータがシフトインされたとき、メモリ4の0、
8、12、14、・・・、2、1番地が順次に指定され
るようにデコード出力端子X0,X8、・・・X1,X
2が配置されている。この結果、メモリ4の物理アドレ
スに対してインクリメントするように設定することがで
きる。
【0039】実施例2.図2は請求項2の発明の一実施
例を示す。図2に示すように、双方向スキャンパス2a
を使用することにより、同じ全周期系列を用いてメモリ
4の物理アドレスに対してディクリメントするように設
定することができる。従って、短いテスト時間で、一般
的なマーチテスト等、物理的なアドレスでインクリメン
ト、ディクリメントをするようなテストが行える。
例を示す。図2に示すように、双方向スキャンパス2a
を使用することにより、同じ全周期系列を用いてメモリ
4の物理アドレスに対してディクリメントするように設
定することができる。従って、短いテスト時間で、一般
的なマーチテスト等、物理的なアドレスでインクリメン
ト、ディクリメントをするようなテストが行える。
【0040】また、図3に示すような他の全周期系列を
用いることにより、メモリ4の物理アドレスに対してラ
ンダムに設定することができる。すなわちランダムマー
チテスト等、アドレスに対してランダムアクセスを行う
テストを行うことができる。
用いることにより、メモリ4の物理アドレスに対してラ
ンダムに設定することができる。すなわちランダムマー
チテスト等、アドレスに対してランダムアクセスを行う
テストを行うことができる。
【0041】以上により、メモリ4に対して質の高いテ
ストを行うことができると共に、アドレス発生の順序を
容易に逆の順序に切換えることができる。
ストを行うことができると共に、アドレス発生の順序を
容易に逆の順序に切換えることができる。
【0042】実施例3.次に請求項2の発明の他の実施
例としてメモリ4のアドレスが2n ワードでない場合に
ついて図4を用いて説明する。図4におけるメモリ4の
アドレスは12ワードである。このメモリ4に対して実
施例1と同じ4次の全周期系列を用いたとき、メモリ4
の物理アドレスに対してインクリメントするために、デ
コーダ7の15番地から12番地をデコード出力するデ
コーダ部分を除いて、0,8,7,11,・・・,2,
1の順番で、デコーダ部分を配置するようにしている。
例としてメモリ4のアドレスが2n ワードでない場合に
ついて図4を用いて説明する。図4におけるメモリ4の
アドレスは12ワードである。このメモリ4に対して実
施例1と同じ4次の全周期系列を用いたとき、メモリ4
の物理アドレスに対してインクリメントするために、デ
コーダ7の15番地から12番地をデコード出力するデ
コーダ部分を除いて、0,8,7,11,・・・,2,
1の順番で、デコーダ部分を配置するようにしている。
【0043】実施例4.図5は請求項3の発明の一実施
例を示すもので、メモリ4がXアドレスとYアドレスを
もつ場合である。メモリ4がN本のXアドレス信号線と
M本のYアドレス信号線とをもつとき、N次の全周期系
列とM次の全周期系列とを組み合わせ、デコーダの順序
を入れ換えることにより、物理的なアドレスでインクリ
メント、ディクリメントをするようなテストが行える。
例を示すもので、メモリ4がXアドレスとYアドレスを
もつ場合である。メモリ4がN本のXアドレス信号線と
M本のYアドレス信号線とをもつとき、N次の全周期系
列とM次の全周期系列とを組み合わせ、デコーダの順序
を入れ換えることにより、物理的なアドレスでインクリ
メント、ディクリメントをするようなテストが行える。
【0044】図5において、7X はXデコーダ(第1の
デコーダ)、7Y はYデコーダ(第2のデコーダ)であ
る。2X はXアドレス用のスキャンパス(第1のスキャ
ンパス)、2Y はYアドレス用のスキャンパス(第2の
スキャンパス)である。メモリ4のメモリセルは、Xデ
コーダ7X 、Yデコーダ7Y によりそのアドレス信号が
選択される。ここではメモリ4はXアドレス信号線が4
本、Yアドレス信号線が3本のRAMとして説明する。
なお、Xデコーダ7X は第1のデコーダ、Yデコーダ7
Y は第2のデコーダである。また、スキャンパス2X は
第1のスキャンパス、スキャンパス2Y は第2のスキャ
ンパスである。
デコーダ)、7Y はYデコーダ(第2のデコーダ)であ
る。2X はXアドレス用のスキャンパス(第1のスキャ
ンパス)、2Y はYアドレス用のスキャンパス(第2の
スキャンパス)である。メモリ4のメモリセルは、Xデ
コーダ7X 、Yデコーダ7Y によりそのアドレス信号が
選択される。ここではメモリ4はXアドレス信号線が4
本、Yアドレス信号線が3本のRAMとして説明する。
なお、Xデコーダ7X は第1のデコーダ、Yデコーダ7
Y は第2のデコーダである。また、スキャンパス2X は
第1のスキャンパス、スキャンパス2Y は第2のスキャ
ンパスである。
【0045】RAMのテスト動作時には、スキャンパス
2X はシフトクロックCLKXを受けて入力端子SIの
データのシフト動作を行う。またスキャンパス2Y はシ
フトクロックCLKYを受けて同様の動作を行う。
2X はシフトクロックCLKXを受けて入力端子SIの
データのシフト動作を行う。またスキャンパス2Y はシ
フトクロックCLKYを受けて同様の動作を行う。
【0046】一例として図13の4次の全周期系列「0
000111101011001000」と図6に示す
ような3次の全周期系列「0001011100」とを
組み合わせて得られる係数をデータ入力として考える。
000111101011001000」と図6に示す
ような3次の全周期系列「0001011100」とを
組み合わせて得られる係数をデータ入力として考える。
【0047】4次の全周期系列「0000111101
011001000」を用いたとき、スキャンパス2X
から出力されるデータは0,8,12,14,・・・,
2,1である。これらの値に対して、それぞれRAMの
物理Xアドレス信号が0番地、1番地、2番地、・・
・、14番地、15番地になるようにXデコーダ7X が
作成されている。
011001000」を用いたとき、スキャンパス2X
から出力されるデータは0,8,12,14,・・・,
2,1である。これらの値に対して、それぞれRAMの
物理Xアドレス信号が0番地、1番地、2番地、・・
・、14番地、15番地になるようにXデコーダ7X が
作成されている。
【0048】3次の全周期系列「000101110
0」を用いたとき、スキャンパス2Yから出力されるデ
ータは、0,4,2,・・・,3,1である。これらの
値に対して、それぞれRAMの物理Yアドレス信号が0
番地、1番地、2番地、・・・、6番地、7番地になる
ようにYデコーダ7Y が作成されている。
0」を用いたとき、スキャンパス2Yから出力されるデ
ータは、0,4,2,・・・,3,1である。これらの
値に対して、それぞれRAMの物理Yアドレス信号が0
番地、1番地、2番地、・・・、6番地、7番地になる
ようにYデコーダ7Y が作成されている。
【0049】このときのテストアドレスについて説明す
る。ここでXアドレス信号がx番地、Yアドレス信号が
y番地の時、RAMの物理アドレスは(x,y)番地と
する。 (手順1) クロックCLKXにより、4回のシフト動
作で4次の全周期系列の上位4ビットをシフトインす
る。すなわち4つのXアドレス用のスキャンパス2X の
保持する値は全て0になる。このときXアドレス信号は
0番地である。 (手順2) クロックCLKYにより、最初の3回のシ
フト動作で3次の全周期系列の上位3ビットをシフトイ
ンする。すなわち3つのYアドレス用のスキャンパス2
Y の保持する値は全て0になる。このときYアドレス信
号は0番地である。従ってメモリ4の物理アドレスは
(0,0)番地になる。 (手順3) 次にクロックCLKYにより次のシフト動
作で、スキャンパス2Yに3次の全周期系列の次の1ビ
ットをシフトインすると、1がシフトインされる。すな
わちスキャンパス2Y の内容は、100になる。このと
きYアドレス信号は1番地となる。またスキャンパス2
X は変化しないため、Xアドレス信号は0番地となる。
従ってメモリ4の物理アドレスは、(0,1)番地にな
る。 (手順4) 同様にしてクロックCLKYによるシフト
動作を実行し、3次の全周期系列をスキャンパス2Y に
シフトインすることにより、物理アドレスを(0,2)
番地から(0,7)番地まで変化させることができる。 (手順5) 次にクロックCLKXにより(手順1)で
用いた4次の全周期系列の次の1ビットをシフトインす
る。このときスキャンパス2X は1000となり、Xア
ドレス信号は1番地となる。 (手順6) クロックCLKYによるシフト動作を実行
し、3次の全周期系列をスキャンパス2Y にシフトイン
することで、Yアドレス信号を0番地から7番地まで変
化させる。すなわちメモリ4の物理アドレスを(1,
0)番地から(1,7)番地まで変化させることができ
る。 (手順7) 以下同様にして(2,0)番地から(1
5,7)番地まで順番に変化させる。
る。ここでXアドレス信号がx番地、Yアドレス信号が
y番地の時、RAMの物理アドレスは(x,y)番地と
する。 (手順1) クロックCLKXにより、4回のシフト動
作で4次の全周期系列の上位4ビットをシフトインす
る。すなわち4つのXアドレス用のスキャンパス2X の
保持する値は全て0になる。このときXアドレス信号は
0番地である。 (手順2) クロックCLKYにより、最初の3回のシ
フト動作で3次の全周期系列の上位3ビットをシフトイ
ンする。すなわち3つのYアドレス用のスキャンパス2
Y の保持する値は全て0になる。このときYアドレス信
号は0番地である。従ってメモリ4の物理アドレスは
(0,0)番地になる。 (手順3) 次にクロックCLKYにより次のシフト動
作で、スキャンパス2Yに3次の全周期系列の次の1ビ
ットをシフトインすると、1がシフトインされる。すな
わちスキャンパス2Y の内容は、100になる。このと
きYアドレス信号は1番地となる。またスキャンパス2
X は変化しないため、Xアドレス信号は0番地となる。
従ってメモリ4の物理アドレスは、(0,1)番地にな
る。 (手順4) 同様にしてクロックCLKYによるシフト
動作を実行し、3次の全周期系列をスキャンパス2Y に
シフトインすることにより、物理アドレスを(0,2)
番地から(0,7)番地まで変化させることができる。 (手順5) 次にクロックCLKXにより(手順1)で
用いた4次の全周期系列の次の1ビットをシフトインす
る。このときスキャンパス2X は1000となり、Xア
ドレス信号は1番地となる。 (手順6) クロックCLKYによるシフト動作を実行
し、3次の全周期系列をスキャンパス2Y にシフトイン
することで、Yアドレス信号を0番地から7番地まで変
化させる。すなわちメモリ4の物理アドレスを(1,
0)番地から(1,7)番地まで変化させることができ
る。 (手順7) 以下同様にして(2,0)番地から(1
5,7)番地まで順番に変化させる。
【0050】以上の結果、メモリ4の全ての物理アドレ
スに対してインクリメントするように設定することがで
きる。
スに対してインクリメントするように設定することがで
きる。
【0051】実施例5.図7は請求項4の発明の一実施
例を示す。本実施例は双方向スキャンパスを使用するこ
とにより同じ全周期系列を用いてRAMの物理アドレス
に対してディクリメントするように設定することができ
る。図7において、2aX は双方向スキャンパス(第1
の双方向スキャンパス)としてのXアドレス用の双方向
スキャンパス、2aY は双方向スキャンパス(第2の双
方向スキャンパス)としてのYアドレス用の双方向スキ
ャンパスである。
例を示す。本実施例は双方向スキャンパスを使用するこ
とにより同じ全周期系列を用いてRAMの物理アドレス
に対してディクリメントするように設定することができ
る。図7において、2aX は双方向スキャンパス(第1
の双方向スキャンパス)としてのXアドレス用の双方向
スキャンパス、2aY は双方向スキャンパス(第2の双
方向スキャンパス)としてのYアドレス用の双方向スキ
ャンパスである。
【0052】次に動作について説明する。テスト動作時
には、双方向スキャンパス2aX はシフトクロックCL
KX0を受けて入力端子SIのデータを順方向にシフト
動作し、シフトクロックCLKX1を受けて入力端子S
Iのデータを逆方向にシフト動作する。同様に双方向ス
キャンパス2aY は、シフトクロックCLKY0を受け
て順方向にシフト動作し、シフトクロックCLKY1を
受けて逆方向にシフト動作を行う。
には、双方向スキャンパス2aX はシフトクロックCL
KX0を受けて入力端子SIのデータを順方向にシフト
動作し、シフトクロックCLKX1を受けて入力端子S
Iのデータを逆方向にシフト動作する。同様に双方向ス
キャンパス2aY は、シフトクロックCLKY0を受け
て順方向にシフト動作し、シフトクロックCLKY1を
受けて逆方向にシフト動作を行う。
【0053】アドレスのインクリメント時はシステムク
ロックCLKX0、CLKY0を用いて上記手順1〜7
と同様の手順で動作させると良い。ディクリメント時は
CLKX1、CLKY1により上記手順1〜7と同様の
動作させれば良い。従って、短いテスト時間で一般的な
マーチテスト等、物理的なアドレスでインクリメント、
ディクリメントをするようなテストが行える。
ロックCLKX0、CLKY0を用いて上記手順1〜7
と同様の手順で動作させると良い。ディクリメント時は
CLKX1、CLKY1により上記手順1〜7と同様の
動作させれば良い。従って、短いテスト時間で一般的な
マーチテスト等、物理的なアドレスでインクリメント、
ディクリメントをするようなテストが行える。
【0054】さらにそれぞれ別の3次、4の全周期系列
を用いることでRAMの物理アドレスをランダムに設定
することができる。すなわちランダムマーチテスト等、
アドレスに対してランダムアドレスを行うテストパター
ンが行うことができる。
を用いることでRAMの物理アドレスをランダムに設定
することができる。すなわちランダムマーチテスト等、
アドレスに対してランダムアドレスを行うテストパター
ンが行うことができる。
【0055】実施例6.図8は請求項3の発明の他の実
施例である。図中8はマルチプレクサである。このマル
チプレクサ8は第1の入力データを入力端子SIからの
データ、第2の入力データをYアドレス用のスキャンパ
ス2Y の出力としている。
施例である。図中8はマルチプレクサである。このマル
チプレクサ8は第1の入力データを入力端子SIからの
データ、第2の入力データをYアドレス用のスキャンパ
ス2Y の出力としている。
【0056】ロジックテスト時は、マルチプレクサ8は
第2の入力を選択することにより、Xアドレス用のスキ
ャンパス2X とYアドレス用のスキャンパス2Y とを直
列接続し、一本のスキャンパスとして動作させる。
第2の入力を選択することにより、Xアドレス用のスキ
ャンパス2X とYアドレス用のスキャンパス2Y とを直
列接続し、一本のスキャンパスとして動作させる。
【0057】メモリ4のテスト時は、マルチプレクサ8
は第1の入力を選択することにより、実施例4と同じ動
作を行う。
は第1の入力を選択することにより、実施例4と同じ動
作を行う。
【0058】図9は請求項4の発明の他の実施例を示す
もので、マルチプレクサ8と双方向スキャンパス2
aX ,2aY とを用いることにより、メモリ4の物理ア
ドレスに対してディクリメントするように設定すること
ができる。従って、短いテスト時間で、一般的なマーチ
テスト等、物理的なアドレスでインクリメント、ディク
リメントをするようなテストが行える。
もので、マルチプレクサ8と双方向スキャンパス2
aX ,2aY とを用いることにより、メモリ4の物理ア
ドレスに対してディクリメントするように設定すること
ができる。従って、短いテスト時間で、一般的なマーチ
テスト等、物理的なアドレスでインクリメント、ディク
リメントをするようなテストが行える。
【0059】さらにそれぞれ他の3次、4の全周期系列
を用いることにより、メモリ4の物理アドレスをランダ
ムに設定することができる。すなわちランダムマーチテ
スト等、アドレスに対してランダムアクセスを行うテス
トが行うことができる。
を用いることにより、メモリ4の物理アドレスをランダ
ムに設定することができる。すなわちランダムマーチテ
スト等、アドレスに対してランダムアクセスを行うテス
トが行うことができる。
【0060】
【発明の効果】以上のように、請求項1の発明によれ
ば、デコーダのデコード出力端子を、スキャンパスに全
周期系列をシフトインするときに生成されるアレイの順
序に配置するように構成したので、短いテスト時間で、
物理的なアドレスでインクリメント、ディクリメントを
するようなテストパターンが行える。さらに別の全周期
系列を用いることでランダムアクセスを行うテストパタ
ーンが行うことができ、質の高いテストを行うことがで
きる効果がある。
ば、デコーダのデコード出力端子を、スキャンパスに全
周期系列をシフトインするときに生成されるアレイの順
序に配置するように構成したので、短いテスト時間で、
物理的なアドレスでインクリメント、ディクリメントを
するようなテストパターンが行える。さらに別の全周期
系列を用いることでランダムアクセスを行うテストパタ
ーンが行うことができ、質の高いテストを行うことがで
きる効果がある。
【0061】請求項2の発明によれば、双方向スキャン
パスを設けると共に、デコーダのデコード出力端子を、
各双方向スキャンパスに全周期系列をシフトインすると
きに生成されるアドレスの順序に配置するように構成し
たので、短いテスト時間で、物理的なアドレスでインク
リメント、ディクリメントをするようなテストパターン
が行える。さらに別の全周期系列を用いることでランダ
ムアクセスを行うテストパターンが行うことができ、質
の高いテストを行うことができる。また、アドレスの発
生順序を容易に切換えることができる効果がある。
パスを設けると共に、デコーダのデコード出力端子を、
各双方向スキャンパスに全周期系列をシフトインすると
きに生成されるアドレスの順序に配置するように構成し
たので、短いテスト時間で、物理的なアドレスでインク
リメント、ディクリメントをするようなテストパターン
が行える。さらに別の全周期系列を用いることでランダ
ムアクセスを行うテストパターンが行うことができ、質
の高いテストを行うことができる。また、アドレスの発
生順序を容易に切換えることができる効果がある。
【0062】請求項3の発明によれば、メモリの列方向
及び行方向のアドレスに対応する第1,第2のスキャン
パス及び第1,第2のデコーダを設けると共に、各デコ
ーダのデコード出力端子を、各スキャンパスに全周期系
列をシフトインするときに生成されるアドレスの順序に
配置するように構成したので、短いテスト時間で、物理
的なアドレスでインクリメント、ディクリメントをする
ようなテストパターンが行える。さらに別の全周期系列
を用いることでランダムアクセスを行うテストパターン
が行うことができ、質の高いテストを行うことができ
る。また、列方向,行方向のアドレス発生を、各スキャ
ンパスに全周期系列を1回シフトインするだけで容易に
設定できる効果がある。
及び行方向のアドレスに対応する第1,第2のスキャン
パス及び第1,第2のデコーダを設けると共に、各デコ
ーダのデコード出力端子を、各スキャンパスに全周期系
列をシフトインするときに生成されるアドレスの順序に
配置するように構成したので、短いテスト時間で、物理
的なアドレスでインクリメント、ディクリメントをする
ようなテストパターンが行える。さらに別の全周期系列
を用いることでランダムアクセスを行うテストパターン
が行うことができ、質の高いテストを行うことができ
る。また、列方向,行方向のアドレス発生を、各スキャ
ンパスに全周期系列を1回シフトインするだけで容易に
設定できる効果がある。
【0063】請求項4の発明によれば、メモリの列方向
及び行方向のアドレスに対応する第1,第2の双方向ス
キャンパス及び第1,第2のデコーダを設けると共に、
各デコーダのデコード出力端子を、各双方向スキャンパ
スに全周期系列をシフトインするときに生成されるアド
レスの順序に配置するように構成したので、短いテスト
時間で、物理的なアドレスでインクリメント、ディクリ
メントをするようなテストパターンが行える。さらに別
の全周期系列を用いることでランダムアクセスを行うテ
ストパターンが行うことができ、質の高いテストを行う
ことができる。また、アドレスの発生順序を容易に切換
えることができ、さらに列方向,行方向のアドレス発生
を、各双方向スキャンパスに全周期系列を1回シフトイ
ンするだけで容易に設定できる効果がある。
及び行方向のアドレスに対応する第1,第2の双方向ス
キャンパス及び第1,第2のデコーダを設けると共に、
各デコーダのデコード出力端子を、各双方向スキャンパ
スに全周期系列をシフトインするときに生成されるアド
レスの順序に配置するように構成したので、短いテスト
時間で、物理的なアドレスでインクリメント、ディクリ
メントをするようなテストパターンが行える。さらに別
の全周期系列を用いることでランダムアクセスを行うテ
ストパターンが行うことができ、質の高いテストを行う
ことができる。また、アドレスの発生順序を容易に切換
えることができ、さらに列方向,行方向のアドレス発生
を、各双方向スキャンパスに全周期系列を1回シフトイ
ンするだけで容易に設定できる効果がある。
【図1】請求項1の発明の一実施例による半導体集積回
路装置を示す構成図である。
路装置を示す構成図である。
【図2】請求項2の発明の一実施例による半導体集積回
路装置を示す構成図である。
路装置を示す構成図である。
【図3】4次の全周期系列をシフトインした場合のスキ
ャンパスの動作を示す構成図である。
ャンパスの動作を示す構成図である。
【図4】請求項1の発明の他の実施例による半導体集積
回路装置を示す構成図である。
回路装置を示す構成図である。
【図5】請求項3の発明の一実施例による半導体集積回
路装置を示す構成図である。
路装置を示す構成図である。
【図6】3次の全周期系列をシフトインした場合のスキ
ャンパスの動作を示す構成図である。
ャンパスの動作を示す構成図である。
【図7】請求項4の発明の一実施例による半導体集積回
路装置を示す構成図である。
路装置を示す構成図である。
【図8】請求項3の発明の他の実施例による半導体集積
回路装置を示す構成図である。
回路装置を示す構成図である。
【図9】請求項4の発明の他の実施例による半導体集積
回路装置を示す構成図である。
回路装置を示す構成図である。
【図10】従来の半導体集積回路装置を示す構成図であ
る。
る。
【図11】スキャンパスの構成を示す構成図である。
【図12】従来の半導体集積回路装置を他の例を示す構
成図である。
成図である。
【図13】4次の全周期系列をシフトインした場合のス
キャンパスの動作を示す構成図である。
キャンパスの動作を示す構成図である。
【図14】従来の半導体集積回路装置のさらに他の例を
示す構成図である。
示す構成図である。
【図15】一般的に用いられてきたマーチテストにおけ
るメモリセルの様子を示す構成図である。
るメモリセルの様子を示す構成図である。
【図16】ランダムマーチテストにおけるメモリセルの
様子を示す構成図である。
様子を示す構成図である。
2 スキャンパス 2a 双方向スキャンパス 2X スキャンパス(第1のスキャンパス) 2Y スキャンパス(第2のスキャンパス) 2aX 双方向スキャンパス(第1の双方向スキャンパ
ス) 2aY 双方向スキャンパス(第2の双方向スキャンパ
ス) 4 メモリ 7 デコーダ 7X デコーダ(第1のデコーダ) 7Y デコーダ(第2のデコーダ)
ス) 2aY 双方向スキャンパス(第2の双方向スキャンパ
ス) 4 メモリ 7 デコーダ 7X デコーダ(第1のデコーダ) 7Y デコーダ(第2のデコーダ)
Claims (4)
- 【請求項1】 メモリセルアレイから成るメモリと、デ
ータをシフトインするスキャンパスと、上記スキャンパ
スの出力をデコードして上記メモリのメモリセルを選択
するアドレスとするように成され、かつ上記スキャンパ
スに全周期系列から成るデータをシフトインするときに
生成されるアドレスの順序でデコード出力端子が配置さ
れて成るデコーダとを備えた半導体集積回路装置。 - 【請求項2】 メモリセルアレイから成るメモリと、デ
ータを双方向にシフトインする双方向スキャンパスと、
上記スキャンパスの出力をデコードして上記メモリのメ
モリセルを選択するアドレスとするように成され、かつ
上記双方向スキャンパスに全周期系列から成るデータを
シフトインするときに生成されるアドレスの順序でデコ
ード出力端子が配置されて成るデコーダとを備えた半導
体集積回路装置。 - 【請求項3】 2次元配列されたメモリセルアレイから
成るメモリと、それぞれデータをシフトインする第1,
第2のスキャンパスと上記第1のスキャンパスの出力を
デコードして上記メモリの列方向のメモリセルを選択す
るアドレスとするように成され、かつ上記第1のスキャ
ンパスに全周期系列から成るデータをシフトインすると
きに生成されるアドレスの順序でデコード出力端子が配
置されて成る第1のデコーダと、上記第2のスキャンパ
スの出力をデコードして上記メモリの行方向のメモリセ
ルを選択するアドレスとするように成され、かつ上記第
2のスキャンパスに全周期系列から成るデータをシフト
インするときに生成されるアドレスの順序でデコード出
力端子が配置されて成る第2のデコーダとを備えた半導
体集積回路装置。 - 【請求項4】 2次元配列されたメモリセルアレイから
成るメモリと、それぞれデータを双方向にシフトインす
る第1,第2の双方向スキャンパスと上記第1の双方向
スキャンパスの出力をデコードして上記メモリの列方向
のメモリセルを選択するアドレスとするように成され、
かつ上記第1の双方向スキャンパスに全周期系列から成
るデータをシフトインするときに生成されるアドレスの
順序でデコード出力端子が配置されて成る第1のデコー
ダと、上記第2の双方向スキャンパスの出力をデコード
して上記メモリの行方向のメモリセルを選択するアドレ
スとするように成され、かつ上記第2の双方向スキャン
パスに全周期系列から成るデータをシフトインするとき
に生成されるアドレスの順序でデコード出力端子が配置
されて成る第2のデコーダとを備えた半導体集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5058087A JPH06251600A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5058087A JPH06251600A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06251600A true JPH06251600A (ja) | 1994-09-09 |
Family
ID=13074156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5058087A Pending JPH06251600A (ja) | 1993-02-24 | 1993-02-24 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06251600A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5592424A (en) * | 1995-02-27 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
US5771194A (en) * | 1995-06-07 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Memory circuit, data control circuit of memory circuit and address assigning circuit of memory circuit |
-
1993
- 1993-02-24 JP JP5058087A patent/JPH06251600A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5592424A (en) * | 1995-02-27 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
US5771194A (en) * | 1995-06-07 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Memory circuit, data control circuit of memory circuit and address assigning circuit of memory circuit |
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