JP2953633B2 - 論理ｉｃ試験機用テストベクタ発生器 - Google Patents
論理ｉｃ試験機用テストベクタ発生器Info
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Description
【０００１】
【産業上の利用分野】この発明は論理集積回路（以下論
理ＩＣまたは単にＩＣと言う）試験機に使用されるテス
トベクタ発生器（テストパターン発生器）に関し、特に
スキャン手法（入出力データとして直列データが使用さ
れる）を用いた論理ＩＣを対象とした試験機のテストベ
クタ発生器の経済的な構成に関する。
理ＩＣまたは単にＩＣと言う）試験機に使用されるテス
トベクタ発生器（テストパターン発生器）に関し、特に
スキャン手法（入出力データとして直列データが使用さ
れる）を用いた論理ＩＣを対象とした試験機のテストベ
クタ発生器の経済的な構成に関する。
【０００２】
【従来の技術】この種のテストベクタ発生器が対象とし
ている被試験ＩＣ１００の一例を図４に示し、簡単に説
明する。この例では組み合わせ論理回路（以下組み合わ
せ回路または回路と言う）１，２，３が一つのＩＣパッ
ケージに収容されている。組み合わせ回路１の入力側お
よび出力側にシフトレジスタ４，５がそれぞれ設けられ
る。同様に組み合わせ回路２，３の入力側および出力側
にシフトレジスタ６，７または８，９がそれぞれ設けら
れる。入力側のシフトレジスタ４，６，８には並列入力
端子群ＩＡ，ＩＢ，ＩＣが、出力側のシフトレジスタ
５，７，９には並列出力端子群０Ａ，０Ｂ，０Ｃがそれ
ぞれ接続される。一方、組み合わせ回路１，２，３に対
応してスキャン用（つまり直列データ用）入出力端子Ｐ
k ，Ｐm ，Ｐn が設けられ、それぞれ入出力切換回路１
１，１２，１３を経由してシフトレジスタ４，５；６，
７；８，９の直列データ入力または出力端子に接続され
る。また各組み合わせ回路に共通にスキャン用制御端子
Ｐ1 ，Ｐ2 ，Ｐ3 が設けられ、シフトレジスタ４乃至９
に接続される。
ている被試験ＩＣ１００の一例を図４に示し、簡単に説
明する。この例では組み合わせ論理回路（以下組み合わ
せ回路または回路と言う）１，２，３が一つのＩＣパッ
ケージに収容されている。組み合わせ回路１の入力側お
よび出力側にシフトレジスタ４，５がそれぞれ設けられ
る。同様に組み合わせ回路２，３の入力側および出力側
にシフトレジスタ６，７または８，９がそれぞれ設けら
れる。入力側のシフトレジスタ４，６，８には並列入力
端子群ＩＡ，ＩＢ，ＩＣが、出力側のシフトレジスタ
５，７，９には並列出力端子群０Ａ，０Ｂ，０Ｃがそれ
ぞれ接続される。一方、組み合わせ回路１，２，３に対
応してスキャン用（つまり直列データ用）入出力端子Ｐ
k ，Ｐm ，Ｐn が設けられ、それぞれ入出力切換回路１
１，１２，１３を経由してシフトレジスタ４，５；６，
７；８，９の直列データ入力または出力端子に接続され
る。また各組み合わせ回路に共通にスキャン用制御端子
Ｐ1 ，Ｐ2 ，Ｐ3 が設けられ、シフトレジスタ４乃至９
に接続される。
【０００３】論理ＩＣ試験機２００においては、図５に
示すようにテストベクタ発生器３００の出力端子ｐ1 ，
ｐ2 …，ｐN が整形、比較、ドライバ回路４００を経由
して、被試験ＩＣ１００の入出力端子Ｐ1 ，Ｐ2 …，Ｐ
N にそれぞれ接続される。整形、比較、ドライバ回路４
００は波形整形回路、論理比較回路、電圧比較回路、ド
ライバ回路等が含まれるが、この発明と直接関係ないの
で詳しい説明を省略する。テストベクタ発生器３００か
らは論理“１”，“０”に対応するＨまたはＬの論理レ
ベルのデータ（テストベクタと言う）が出力される。
示すようにテストベクタ発生器３００の出力端子ｐ1 ，
ｐ2 …，ｐN が整形、比較、ドライバ回路４００を経由
して、被試験ＩＣ１００の入出力端子Ｐ1 ，Ｐ2 …，Ｐ
N にそれぞれ接続される。整形、比較、ドライバ回路４
００は波形整形回路、論理比較回路、電圧比較回路、ド
ライバ回路等が含まれるが、この発明と直接関係ないの
で詳しい説明を省略する。テストベクタ発生器３００か
らは論理“１”，“０”に対応するＨまたはＬの論理レ
ベルのデータ（テストベクタと言う）が出力される。
【０００４】従来のテストベクタ発生器３００のブロッ
ク構成図を図７に示してある。図６に示すのは、テスト
ベクタの一例であり、横方向にピン番号１，２…，Ｎを
とり、縦方向にこれら各ピン番号と対応して時間の経過
と共に出力される２値データである。初期化期間（準備
期間）ＴＯＡの後に組み合わせ回路１のテスト期間ＴＡ
が続き、以下同様にＴＯＢ、ＴＢ；ＴＯＣ，ＴＣの各期
間が順次設けられている。
ク構成図を図７に示してある。図６に示すのは、テスト
ベクタの一例であり、横方向にピン番号１，２…，Ｎを
とり、縦方向にこれら各ピン番号と対応して時間の経過
と共に出力される２値データである。初期化期間（準備
期間）ＴＯＡの後に組み合わせ回路１のテスト期間ＴＡ
が続き、以下同様にＴＯＢ、ＴＢ；ＴＯＣ，ＴＣの各期
間が順次設けられている。
【０００５】テストベクタ発生器３００のピンｐ1 ，ｐ
2 ，ｐ3 は図４の被試験ＩＣ１００のスキャン用制御端
子Ｐ1 ，Ｐ2 ，Ｐ3 にそれぞれ対応し、同発生器３００
のピンｐk ，ｐm ，ｐn は同ＩＣのスキャンデータ端子
Ｐk ，Ｐm ，Ｐn にそれぞれ対応する。組み合わせ回路
１のテスト期間ＴＡにおいて、ピンｐ1 ，ｐ2 ，ｐ3 に
はそれぞれ８ビットのスキャン用制御データが出力され
る。ピンｐk には８ビットのスキャンデータが、ピンｐ
m ，ｐn には共に８ビット連続して論理０のデータがそ
れぞれ出力される。ｐ3 とｐk との間およびＰn 以降Ｐ
N までの並列データ用ピン、ｐk とｐm との間のピン、
ｐm とｐn との間のピン（以下並列データ等のピンと言
う）には、スキャンデータによるテストに悪影響がない
ように、８ビット連続して論理１または０となる所定の
データが出力される。
2 ，ｐ3 は図４の被試験ＩＣ１００のスキャン用制御端
子Ｐ1 ，Ｐ2 ，Ｐ3 にそれぞれ対応し、同発生器３００
のピンｐk ，ｐm ，ｐn は同ＩＣのスキャンデータ端子
Ｐk ，Ｐm ，Ｐn にそれぞれ対応する。組み合わせ回路
１のテスト期間ＴＡにおいて、ピンｐ1 ，ｐ2 ，ｐ3 に
はそれぞれ８ビットのスキャン用制御データが出力され
る。ピンｐk には８ビットのスキャンデータが、ピンｐ
m ，ｐn には共に８ビット連続して論理０のデータがそ
れぞれ出力される。ｐ3 とｐk との間およびＰn 以降Ｐ
N までの並列データ用ピン、ｐk とｐm との間のピン、
ｐm とｐn との間のピン（以下並列データ等のピンと言
う）には、スキャンデータによるテストに悪影響がない
ように、８ビット連続して論理１または０となる所定の
データが出力される。
【０００６】組み合わせ回路２のテスト期間ＴＢにおい
ては、スキャンデータ端子ｐm に８ビットの直列データ
が、スキャンデータ端子ｐk ，ｐn に８ビット連続して
論理０のデータが出力される。その他の端子のデータは
組み合わせ回路１の場合と同様である。組み合わせ回路
３のテスト期間ＴＣにおいては、各端子に６ビットのデ
ータが出力され、またスキャンデータ端子ｐn に６ビッ
トの直列データが出力され、端子ｐn ，ｐm に６ビット
連続して論理０のデータが出力される。その他のピンの
データは上記と同様である。
ては、スキャンデータ端子ｐm に８ビットの直列データ
が、スキャンデータ端子ｐk ，ｐn に８ビット連続して
論理０のデータが出力される。その他の端子のデータは
組み合わせ回路１の場合と同様である。組み合わせ回路
３のテスト期間ＴＣにおいては、各端子に６ビットのデ
ータが出力され、またスキャンデータ端子ｐn に６ビッ
トの直列データが出力され、端子ｐn ，ｐm に６ビット
連続して論理０のデータが出力される。その他のピンの
データは上記と同様である。
【０００７】各組み合わせ回路のテスト期間の直列デー
タのビット数が８または６であるとしたが、一般に例え
ば２５６ビットのようにビット数の大きいデータであ
る。またスキャン用制御端子およびスキャンデータ端子
の個数を各３としたが、一般にはこれらの合計の端子数
は例えば１６，３２，６４のように大きい値である。ス
キャン用制御端子ｐ1 ，ｐ2 ，ｐ3 およびスキャンデー
タ端子ｐk ，ｐm ，ｐn に与える試験期間ＴＡ，ＴＢ，
ＴＣ…におけるデータＤＡ，ＤＢ，ＤＣ…は図８Ｄに示
すようにスキャンベクタメモリ２１に書き込まれる。ス
キャンベクタメモリ２１の列番号はチャンネル番号２２
と言われる。その縦方向（アドレス方向）のビット数は
大きい場合には数メガビットにも達する。
タのビット数が８または６であるとしたが、一般に例え
ば２５６ビットのようにビット数の大きいデータであ
る。またスキャン用制御端子およびスキャンデータ端子
の個数を各３としたが、一般にはこれらの合計の端子数
は例えば１６，３２，６４のように大きい値である。ス
キャン用制御端子ｐ1 ，ｐ2 ，ｐ3 およびスキャンデー
タ端子ｐk ，ｐm ，ｐn に与える試験期間ＴＡ，ＴＢ，
ＴＣ…におけるデータＤＡ，ＤＢ，ＤＣ…は図８Ｄに示
すようにスキャンベクタメモリ２１に書き込まれる。ス
キャンベクタメモリ２１の列番号はチャンネル番号２２
と言われる。その縦方向（アドレス方向）のビット数は
大きい場合には数メガビットにも達する。
【０００８】スキャンベクタメモリ２１に書き込まれた
スキャンデータＤＡ，ＤＢ，ＤＣ…以外のデータは図８
Ａに示すようにテストベクタメモリ２４に書き込まれ
る。即ち、テストベクタメモリ２４のデータは、初期化
期間ＴＯＡ，ＴＯＢ，ＴＯＣ…のデータおよび各回路の
テスト期間ＴＡ，ＴＢ，ＴＣ…において並列データ等用
端子に与えるデータ（試験期間中１または０で変化しな
い）を含んでいる。またテスト期間ＴＡ，ＴＢ，ＴＣ…
におけるスキャン用制御端子ｐ1，ｐ2 ，ｐ3 およびス
キャンデータ端子ｐk ，ｐm ，ｐn に与えるデータは前
記のスキャンデータメモリ２１に格納してあるので、こ
れらの端子ｐ1 ，ｐ2 ，ｐ3 ，ｐk ，ｐm ，ｐn と対応
するテストベクタメモリ２４のセルには全て０が書き込
まれる。
スキャンデータＤＡ，ＤＢ，ＤＣ…以外のデータは図８
Ａに示すようにテストベクタメモリ２４に書き込まれ
る。即ち、テストベクタメモリ２４のデータは、初期化
期間ＴＯＡ，ＴＯＢ，ＴＯＣ…のデータおよび各回路の
テスト期間ＴＡ，ＴＢ，ＴＣ…において並列データ等用
端子に与えるデータ（試験期間中１または０で変化しな
い）を含んでいる。またテスト期間ＴＡ，ＴＢ，ＴＣ…
におけるスキャン用制御端子ｐ1，ｐ2 ，ｐ3 およびス
キャンデータ端子ｐk ，ｐm ，ｐn に与えるデータは前
記のスキャンデータメモリ２１に格納してあるので、こ
れらの端子ｐ1 ，ｐ2 ，ｐ3 ，ｐk ，ｐm ，ｐn と対応
するテストベクタメモリ２４のセルには全て０が書き込
まれる。
【０００９】テストベクタメモリ２４においては、各回
路のテスト期間ＴＡ，ＴＢ，ＴＣ…におけるデータは各
１行分のメモリセルに格納されるものであるから、実際
に被試験ＩＣに供給する場合には、これらのデータはＴ
Ａ，ＴＢにおいては８ビット分、ＴＣにおいては６ビッ
ト分、繰り返して出力する必要があり、シーケンス制御
回路２５の制御により行われる。即ち、図７において、
テストベクタメモリ２４の同時に出力すべき行のアドレ
スがアドレスレジスタ２６より順次入力される。アドレ
スレジスタ２６はシーケンス制御回路２５により制御さ
れる。
路のテスト期間ＴＡ，ＴＢ，ＴＣ…におけるデータは各
１行分のメモリセルに格納されるものであるから、実際
に被試験ＩＣに供給する場合には、これらのデータはＴ
Ａ，ＴＢにおいては８ビット分、ＴＣにおいては６ビッ
ト分、繰り返して出力する必要があり、シーケンス制御
回路２５の制御により行われる。即ち、図７において、
テストベクタメモリ２４の同時に出力すべき行のアドレ
スがアドレスレジスタ２６より順次入力される。アドレ
スレジスタ２６はシーケンス制御回路２５により制御さ
れる。
【００１０】回路１のテスト期間ＴＡ（８タイムスロッ
ト分）においてスキャンデータメモリ２１のテストデー
タＤＡ（図８Ｄ）を出力させる必要があり、アドレスカ
ウンタ２８よりアドレス信号が与えられる。アドレスカ
ウンタ２８のインクリメント入力端子ＩＮＣには制御デ
ータメモリ３０よりテスト期間ＴＡの間論理１となるイ
ンクリメント信号が与えられ、その間アドレスカウンタ
２８はクロックＣＬＫを計数して、その計数値をスキャ
ンベクタメモリ２１のアドレス入力端子に供給する。ア
ドレスカウンタ２８にはシーケンス制御回路２５により
必要に応じ初期値が設定される。
ト分）においてスキャンデータメモリ２１のテストデー
タＤＡ（図８Ｄ）を出力させる必要があり、アドレスカ
ウンタ２８よりアドレス信号が与えられる。アドレスカ
ウンタ２８のインクリメント入力端子ＩＮＣには制御デ
ータメモリ３０よりテスト期間ＴＡの間論理１となるイ
ンクリメント信号が与えられ、その間アドレスカウンタ
２８はクロックＣＬＫを計数して、その計数値をスキャ
ンベクタメモリ２１のアドレス入力端子に供給する。ア
ドレスカウンタ２８にはシーケンス制御回路２５により
必要に応じ初期値が設定される。
【００１１】制御データメモリ３０のアドレス入力端子
にはアドレスレジスタ２６よりアドレス信号が供給され
る。制御データメモリ３０には図８Ｃに示すように、イ
ネーブルデータ３１およびインクリメントデータ３２が
書き込まれる。即ち、初期化期間ＴＯＡ，ＴＯＢ，ＴＯ
Ｃと対応するアドレスＢ1 〜Ｂ4 ，Ｂ6 〜Ｂ9 ，Ｂ11〜
Ｂ14では０，０のデータが、また試験期間ＴＡ，ＴＢ，
ＴＣとそれぞれ対応するアドレスＢ5 ，Ｂ10，Ｂ15では
１，１のデータがそれぞれ書き込まれる。制御データメ
モリ３０より試験期間中連続して１となるイネーブルデ
ータ３１およびインクリメントデータ３２がそれぞれイ
ネーブル端子Ｅおよびインクリメント端子ＩＮＣより出
力され、アンドゲート３４の一方の入力端子およびアド
レスカウンタ２８のインクリメント端子ＩＮＣに供給さ
れる。
にはアドレスレジスタ２６よりアドレス信号が供給され
る。制御データメモリ３０には図８Ｃに示すように、イ
ネーブルデータ３１およびインクリメントデータ３２が
書き込まれる。即ち、初期化期間ＴＯＡ，ＴＯＢ，ＴＯ
Ｃと対応するアドレスＢ1 〜Ｂ4 ，Ｂ6 〜Ｂ9 ，Ｂ11〜
Ｂ14では０，０のデータが、また試験期間ＴＡ，ＴＢ，
ＴＣとそれぞれ対応するアドレスＢ5 ，Ｂ10，Ｂ15では
１，１のデータがそれぞれ書き込まれる。制御データメ
モリ３０より試験期間中連続して１となるイネーブルデ
ータ３１およびインクリメントデータ３２がそれぞれイ
ネーブル端子Ｅおよびインクリメント端子ＩＮＣより出
力され、アンドゲート３４の一方の入力端子およびアド
レスカウンタ２８のインクリメント端子ＩＮＣに供給さ
れる。
【００１２】スキャンベクタメモリ２１の出力データ
（スキャン制御データおよびスキャンデータ）は出力端
子ＳＤ1 〜ＳＤｑより出力され、アンドゲート３４の他
方の入力端子に与えられる。アンドゲート３４の出力は
マルチプレクサ３６の入力端子Ｉ1 〜Ｉq に与えられ
る。マルチプレクサ３６の出力端子Ｏ1 〜ＯN はＮ個の
オアゲート３８の一方の入力端子に与えられ、それらの
他方の入力端子には、テストベクタメモリ２４の出力端
子ＶＤ1 〜ＶＤN のデータがそれぞれ入力される。オア
ゲート３８の出力はテストベクタ発生器３００の出力端
子ｐ1〜ｐN にそれぞれ与えられる。
（スキャン制御データおよびスキャンデータ）は出力端
子ＳＤ1 〜ＳＤｑより出力され、アンドゲート３４の他
方の入力端子に与えられる。アンドゲート３４の出力は
マルチプレクサ３６の入力端子Ｉ1 〜Ｉq に与えられ
る。マルチプレクサ３６の出力端子Ｏ1 〜ＯN はＮ個の
オアゲート３８の一方の入力端子に与えられ、それらの
他方の入力端子には、テストベクタメモリ２４の出力端
子ＶＤ1 〜ＶＤN のデータがそれぞれ入力される。オア
ゲート３８の出力はテストベクタ発生器３００の出力端
子ｐ1〜ｐN にそれぞれ与えられる。
【００１３】マルチプレクサ３６はマルチプレクサ制御
レジスタ４０のデータにより切換制御される。マルチプ
レクサ３６の出力端子Ｏi （ｉ＝１〜Ｎ）に接続すべき
１つの入力端子（Ｉ1 〜Ｉq のいずれか）の番号（スキ
ャンベクタメモリ２１のチャンネル番号に等しい）が図
９に示すようにマルチプレクサ制御レジスタ４０のメモ
リセルｒi （ｉ＝１〜Ｎ）に前以って書き込まれてい
る。マルチプレクサ出力端子Ｏi に入力端子Ｉ1 〜Ｉq
のいずれも接続しない場合、つまりスキャンベクタメモ
リのデータを使用しない場合には、メモリセルｒi にデ
ータ０が書き込まれる。図９では、マルチプレクサ３６
においてＯ1 −Ｉ1 ，Ｏ2 −Ｉ2 ，Ｏ3 −Ｉ3 間を接続
し、Ｏ4 ，Ｏ5 …Ｏk-1 はいずれの入力端子にも接続せ
ず、またＯk −Ｉ4 ，Ｏm −Ｉ5 ，Ｏn −Ｉ6 間を接続
する場合のデータが示されている。マルチプレクサ３６
はマルチプレクサ制御レジスタ４０により切換制御され
る。
レジスタ４０のデータにより切換制御される。マルチプ
レクサ３６の出力端子Ｏi （ｉ＝１〜Ｎ）に接続すべき
１つの入力端子（Ｉ1 〜Ｉq のいずれか）の番号（スキ
ャンベクタメモリ２１のチャンネル番号に等しい）が図
９に示すようにマルチプレクサ制御レジスタ４０のメモ
リセルｒi （ｉ＝１〜Ｎ）に前以って書き込まれてい
る。マルチプレクサ出力端子Ｏi に入力端子Ｉ1 〜Ｉq
のいずれも接続しない場合、つまりスキャンベクタメモ
リのデータを使用しない場合には、メモリセルｒi にデ
ータ０が書き込まれる。図９では、マルチプレクサ３６
においてＯ1 −Ｉ1 ，Ｏ2 −Ｉ2 ，Ｏ3 −Ｉ3 間を接続
し、Ｏ4 ，Ｏ5 …Ｏk-1 はいずれの入力端子にも接続せ
ず、またＯk −Ｉ4 ，Ｏm −Ｉ5 ，Ｏn −Ｉ6 間を接続
する場合のデータが示されている。マルチプレクサ３６
はマルチプレクサ制御レジスタ４０により切換制御され
る。
【００１４】
【発明が解決しようとする課題】従来の装置では、例え
ば図８Ｄの場合、スキャンベクタメモリ２１の４，５，
６ｃｈには組み合わせ回路１，２，３のテストデータが
それぞれ格納される。しかし、よく見ると、４ｃｈの回
路１用のテストデータはアドレスａ1 〜ａ8 のセルに書
き込まれ、ａ9以降のセルのデータは全て０とされる。
また５ｃｈの回路２用のテストデータはアドレスａ9 〜
ａ16のセルに書き込まれ、それ以外のセルは全て０とさ
れる。また６ｃｈの回路３用のテストデータはアドレス
ａ17〜ａ22のセルに書き込まれ、その他のセルは０とさ
れる。
ば図８Ｄの場合、スキャンベクタメモリ２１の４，５，
６ｃｈには組み合わせ回路１，２，３のテストデータが
それぞれ格納される。しかし、よく見ると、４ｃｈの回
路１用のテストデータはアドレスａ1 〜ａ8 のセルに書
き込まれ、ａ9以降のセルのデータは全て０とされる。
また５ｃｈの回路２用のテストデータはアドレスａ9 〜
ａ16のセルに書き込まれ、それ以外のセルは全て０とさ
れる。また６ｃｈの回路３用のテストデータはアドレス
ａ17〜ａ22のセルに書き込まれ、その他のセルは０とさ
れる。
【００１５】このように４〜６ｃｈのメモリ容量のう
ち、実質的に有効に使用されるのは１／３程度である。
実際の装置ではテストデータの格納ｃｈは数個〜数１０
個あり、またそのアドレス方向の長さは長い場合には数
メガビットにも達するものであるから、無駄に使用され
るメモリ領域はきわめて大きくなる。この発明の目的は
このような従来の欠点を解決して、装置の経済化を図ろ
うとするものである。
ち、実質的に有効に使用されるのは１／３程度である。
実際の装置ではテストデータの格納ｃｈは数個〜数１０
個あり、またそのアドレス方向の長さは長い場合には数
メガビットにも達するものであるから、無駄に使用され
るメモリ領域はきわめて大きくなる。この発明の目的は
このような従来の欠点を解決して、装置の経済化を図ろ
うとするものである。
【００１６】
【課題を解決するための手段】この発明は、テストベク
タメモリと、制御データメモリと、スキャンベクタメモ
リと、マルチプレクサと、マルチプレクサ制御メモリと
を具備し、スキャン方式の論理ＩＣを対象とした論理Ｉ
Ｃ試験機用テストベクタ発生器である。前記テストベク
タメモリは、被試験ＩＣの各端子とそれぞれ対応するＮ
個のチャンネルを有し、前記ＩＣに収容される各組み合
わせ回路ごとに、初期化期間のデータが複数行のセルに
格納され続いて試験期間のデータが１行のセルに格納さ
れるものである。
タメモリと、制御データメモリと、スキャンベクタメモ
リと、マルチプレクサと、マルチプレクサ制御メモリと
を具備し、スキャン方式の論理ＩＣを対象とした論理Ｉ
Ｃ試験機用テストベクタ発生器である。前記テストベク
タメモリは、被試験ＩＣの各端子とそれぞれ対応するＮ
個のチャンネルを有し、前記ＩＣに収容される各組み合
わせ回路ごとに、初期化期間のデータが複数行のセルに
格納され続いて試験期間のデータが１行のセルに格納さ
れるものである。
【００１７】前記スキャンベクタメモリは、前記ＩＣの
スキャン制御端子に対応するＮ1 個のチャンネルと、前
記各回路（それぞれＮ2 個のスキャンデータ端子をも
つ）に共通なＮ2 個のチャンネルとを有し、前記各回路
の前記試験期間におけるスキャンデータが順次格納され
るものである。前記マルチプレクサは、前記ＩＣの各端
子とそれぞれ対応するＮ個の出力端子を有し、前記試験
期間において、前記スキャンベクタメモリの前記各チャ
ンネルの出力を入力して、前記Ｎ個の出力端子のいずれ
かに出力するものである。
スキャン制御端子に対応するＮ1 個のチャンネルと、前
記各回路（それぞれＮ2 個のスキャンデータ端子をも
つ）に共通なＮ2 個のチャンネルとを有し、前記各回路
の前記試験期間におけるスキャンデータが順次格納され
るものである。前記マルチプレクサは、前記ＩＣの各端
子とそれぞれ対応するＮ個の出力端子を有し、前記試験
期間において、前記スキャンベクタメモリの前記各チャ
ンネルの出力を入力して、前記Ｎ個の出力端子のいずれ
かに出力するものである。
【００１８】前記マルチプレクサ制御メモリは、前記各
回路に対応した複数のアドレスをもち、それら各アドレ
スごとに、前記マルチプレクサの各出力端子に出力すべ
き前記スキャンベクタメモリのチャンネル番号が格納さ
れ、それらのデータにより前記マルチプレクサを制御す
るものである。前記制御データメモリは、前記マルチプ
レクサ制御メモリに供給するアドレスデータを格納する
ものである。
回路に対応した複数のアドレスをもち、それら各アドレ
スごとに、前記マルチプレクサの各出力端子に出力すべ
き前記スキャンベクタメモリのチャンネル番号が格納さ
れ、それらのデータにより前記マルチプレクサを制御す
るものである。前記制御データメモリは、前記マルチプ
レクサ制御メモリに供給するアドレスデータを格納する
ものである。
【００１９】
【実施例】この発明の実施例を図１に、図７と対応する
部分に同じ符号を付し、重複説明を省略する。この発明
では、スキャンベクタメモリ２１における各回路のテス
トデータを格納するチャンネルは例えば４ｃｈのみとさ
れ、図２Ｂに示すように、従来０をストアしていたチャ
ンネルは廃止される。これにより同メモリ２１のチャン
ネル容量ｑは従来のほゞ１／２に縮減される。
部分に同じ符号を付し、重複説明を省略する。この発明
では、スキャンベクタメモリ２１における各回路のテス
トデータを格納するチャンネルは例えば４ｃｈのみとさ
れ、図２Ｂに示すように、従来０をストアしていたチャ
ンネルは廃止される。これにより同メモリ２１のチャン
ネル容量ｑは従来のほゞ１／２に縮減される。
【００２０】また、従来のマルチプレクサ制御レジスタ
４０の代わりに試験すべき組み合わせ回路の個数Ｍ1 よ
り１個多い数だけ同レジスタ４０を設けたのと同等のメ
モリ容量をもつ、マルチプレクサ制御メモリ５１（図２
Ｃ）が設けられる。マルチプレクサ制御メモリ５１のア
ドレスＣ1 （＝１）をもつ第１行のセルのデータは全て
０とされる。つまり、マルチプレクサ３６の全ての出力
端子Ｏ1 〜ＯN はいずれの入力端子Ｉ1 〜Ｉq にも接続
されない。即ち、初期化期間ＴＯＡ，ＴＯＢ，ＴＯＣに
おいてこのアドレスＣ1 が指定される。アドレスＣ
2 （＝２）をもつ第２行のセルには回路１のテスト期間
ＴＡにおいて使用するスキャンベクタメモリ２１のチャ
ンネル番号がストアされる。同様にアドレスＣ3 ，Ｃ4
の第３行、第４行のセルには、回路２，３のテスト期間
ＴＢ，ＴＣにおいて使用するチャンネル番号がそれぞれ
ストアされる。
４０の代わりに試験すべき組み合わせ回路の個数Ｍ1 よ
り１個多い数だけ同レジスタ４０を設けたのと同等のメ
モリ容量をもつ、マルチプレクサ制御メモリ５１（図２
Ｃ）が設けられる。マルチプレクサ制御メモリ５１のア
ドレスＣ1 （＝１）をもつ第１行のセルのデータは全て
０とされる。つまり、マルチプレクサ３６の全ての出力
端子Ｏ1 〜ＯN はいずれの入力端子Ｉ1 〜Ｉq にも接続
されない。即ち、初期化期間ＴＯＡ，ＴＯＢ，ＴＯＣに
おいてこのアドレスＣ1 が指定される。アドレスＣ
2 （＝２）をもつ第２行のセルには回路１のテスト期間
ＴＡにおいて使用するスキャンベクタメモリ２１のチャ
ンネル番号がストアされる。同様にアドレスＣ3 ，Ｃ4
の第３行、第４行のセルには、回路２，３のテスト期間
ＴＢ，ＴＣにおいて使用するチャンネル番号がそれぞれ
ストアされる。
【００２１】初期化期間ＴＯＡ，ＴＯＢ，ＴＯＣおよび
各テスト期間ＴＡ，ＴＢ，ＴＣにおいて使用すべきマル
チプレクサ制御メモリ５１のアドレスＣ1 〜Ｃ4 は制御
データメモリ３０に書き込まれる。即ち、従来では制御
データメモリ３０にはイネーブルデータ３１とインクリ
メントデータ３２とが書き込まれていたが、更にメモリ
セルが増加され、使用する上記アドレスＣ1 〜Ｃ4 （＝
１〜４）５２が書き込まれる。これらのアドレスＣ1 〜
Ｃ4 の値が端子ＣＮよりマルチプレクサ制御メモリ５１
のアドレス入力端子に入力され、対応するアドレスＣ1
〜Ｃ4 の一つが設定され、そのアドレスをもつ行のデー
タつまりスキャンベクタメモリ２１のｃｈ番号によりマ
ルチプレクサ３６は従来例で述べたのと同様にして切換
制御される。
各テスト期間ＴＡ，ＴＢ，ＴＣにおいて使用すべきマル
チプレクサ制御メモリ５１のアドレスＣ1 〜Ｃ4 は制御
データメモリ３０に書き込まれる。即ち、従来では制御
データメモリ３０にはイネーブルデータ３１とインクリ
メントデータ３２とが書き込まれていたが、更にメモリ
セルが増加され、使用する上記アドレスＣ1 〜Ｃ4 （＝
１〜４）５２が書き込まれる。これらのアドレスＣ1 〜
Ｃ4 の値が端子ＣＮよりマルチプレクサ制御メモリ５１
のアドレス入力端子に入力され、対応するアドレスＣ1
〜Ｃ4 の一つが設定され、そのアドレスをもつ行のデー
タつまりスキャンベクタメモリ２１のｃｈ番号によりマ
ルチプレクサ３６は従来例で述べたのと同様にして切換
制御される。
【００２２】その他の構成と動作は図７の従来の装置と
同様であるので説明を省略する。これまでの説明では被
試験ＩＣの各組み合わせ回路のスキャンデータ端子
Ｐk ，Ｐm ，Ｐn は回路当たり１個としたが、スキャン
用入力データ端子と出力データ端子を分けて設ける場合
には２個となる。一般には任意個数（例えばＮ2 個）で
あってよい。
同様であるので説明を省略する。これまでの説明では被
試験ＩＣの各組み合わせ回路のスキャンデータ端子
Ｐk ，Ｐm ，Ｐn は回路当たり１個としたが、スキャン
用入力データ端子と出力データ端子を分けて設ける場合
には２個となる。一般には任意個数（例えばＮ2 個）で
あってよい。
【００２３】変形実施例 図３に示すように、マルチプレクサ３６に入力端子ＩＤ
1 〜ＩＤN を追加し、テストベクタメモリの出力端子Ｖ
Ｄ1 〜ＶＤN とそれぞれ接続して、マルチプレクサ３６
の出力端子Ｏ1 〜ＯN を直接装置の出力端子ｐ1 〜ｐN
にそれぞれ接続して、オアゲート３８を省略してもよ
い。この場合には、マルチプレクサ制御メモリ５１のｉ
列（ｉ＝１〜Ｎ）のデータが０のときには、マルチプレ
クサ３６の出力端子Ｏi と入力端子ＩＤi とが接続さ
れ、テストベクタメモリ２４の出力データが出力端子ｐ
1 〜ｐN にそれぞれ供給される。その他のマルチプレク
サ３６の切換接続は図１の実施例と同様である。
1 〜ＩＤN を追加し、テストベクタメモリの出力端子Ｖ
Ｄ1 〜ＶＤN とそれぞれ接続して、マルチプレクサ３６
の出力端子Ｏ1 〜ＯN を直接装置の出力端子ｐ1 〜ｐN
にそれぞれ接続して、オアゲート３８を省略してもよ
い。この場合には、マルチプレクサ制御メモリ５１のｉ
列（ｉ＝１〜Ｎ）のデータが０のときには、マルチプレ
クサ３６の出力端子Ｏi と入力端子ＩＤi とが接続さ
れ、テストベクタメモリ２４の出力データが出力端子ｐ
1 〜ｐN にそれぞれ供給される。その他のマルチプレク
サ３６の切換接続は図１の実施例と同様である。
【００２４】
【発明の効果】この発明によれば、被試験ＩＣに供給さ
れるスキャン制御データやスキャンデータを格納するス
キャンベクタメモリ２１の容量は、スキャンデータを従
来よりきわめて少ないＮ2 個（実施例では１個）のチャ
ンネルに格納させたので、従来のほゞ半分に縮減でき
る。
れるスキャン制御データやスキャンデータを格納するス
キャンベクタメモリ２１の容量は、スキャンデータを従
来よりきわめて少ないＮ2 個（実施例では１個）のチャ
ンネルに格納させたので、従来のほゞ半分に縮減でき
る。
【００２５】なお、この発明では、マルチプレクサ制御
メモリ５１や制御データメモリ３０の容量が従来より増
えるけれども、前者の列数Ｎや、後者のアドレス方向の
セル数は、スキャンベクタモリ２１のアドレス方向の容
量の数１０分の１〜数１００分の１というようにきわめ
て小さな値であるので、スキャンベクタメモリ２１の縮
減できるメモリ容量に比べて、ほとんど問題にならない
程度である。従って、この発明によれば従来より大幅に
経済化したベクタ発生器を提供できることは明らかであ
る。
メモリ５１や制御データメモリ３０の容量が従来より増
えるけれども、前者の列数Ｎや、後者のアドレス方向の
セル数は、スキャンベクタモリ２１のアドレス方向の容
量の数１０分の１〜数１００分の１というようにきわめ
て小さな値であるので、スキャンベクタメモリ２１の縮
減できるメモリ容量に比べて、ほとんど問題にならない
程度である。従って、この発明によれば従来より大幅に
経済化したベクタ発生器を提供できることは明らかであ
る。
【図１】この発明の実施例を示すブロック図。
【図２】図１の制御データメモリ３０，スキャンベクタ
メモリ２１およびマルチプレクサ制御メモリ５１に格納
されるデータの一例を示す図。
メモリ２１およびマルチプレクサ制御メモリ５１に格納
されるデータの一例を示す図。
【図３】この発明の変形実施例を示すブロック図。
【図４】被試験ＩＣの一例を示すブロック図。
【図５】論理ＩＣ試験機の構成を示すブロック図。
【図６】図５のテストベクタ発生器３００の出力データ
の一例を示す図。
の一例を示す図。
【図７】従来のテストベクタ発生器のブロック図。
【図８】図７のテストベクタメモリ２４，制御データメ
モリ３０およびスキャンベクタメモリ２１に格納された
データと、図７のシーケンス制御会す２５より出力され
るリピート用データの一例を示す図。
モリ３０およびスキャンベクタメモリ２１に格納された
データと、図７のシーケンス制御会す２５より出力され
るリピート用データの一例を示す図。
【図９】図７のマルチプレクサ制御レジスタ４０に書き
込まれたデータの一例を示す図。
込まれたデータの一例を示す図。
Claims (1)
- 【請求項１】 テストベクタメモリと、制御データメモ
リと、スキャンベクタメモリと、マルチプレクサと、マ
ルチプレクサ制御メモリとを具備し、スキャン方式の論
理ＩＣを対象とした論理ＩＣ試験機用テストベクタ発生
機であって、前記テストベクタメモリは、被試験ＩＣの
各端子とそれぞれ対応するＮ個のチャンネルを有し、前
記ＩＣに収容される各組み合わせ回路ごとに、初期化期
間のデータが複数行のセルに格納され続いて試験期間の
データが１行のセルに格納されるものであり、前記スキ
ャンベクタメモリは、前記ＩＣのスキャン制御端子に対
応するＮ1 個のチャンネルと、前記各回路（それぞれＮ
2 個のスキャンデータ端子をもつ）に共通なＮ2 個のチ
ャンネルとを有し、前記各回路の前記試験期間における
スキャンデータが順次格納されるものであり、前記マル
チプレクサは、前記ＩＣの各端子とそれぞれ対応するＮ
個の出力端子を有し、前記試験期間において、前記スキ
ャンベクタメモリの前記各チャンネルの出力を入力し
て、前記Ｎ個の出力端子のいずれかに出力するものであ
り、前記マルチプレクサ制御メモリは、前記各回路に対
応した複数のアドレスをもち、それら各アドレスごと
に、前記マルチプレクサの各出力端子に出力すべき前記
スキャンベクタメモリのチャンネル番号が格納され、そ
れらのデータにより前記マルチプレクサを制御するもの
であり、前記制御データメモリは、前記マルチプレクサ
制御メモリに供給するアドレスデータを格納するもので
あることを特徴とする、論理ＩＣ試験機用テストベクタ
発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052756A JP2953633B2 (ja) | 1991-03-18 | 1991-03-18 | 論理ｉｃ試験機用テストベクタ発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052756A JP2953633B2 (ja) | 1991-03-18 | 1991-03-18 | 論理ｉｃ試験機用テストベクタ発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04289472A JPH04289472A (ja) | 1992-10-14 |
| JP2953633B2 true JP2953633B2 (ja) | 1999-09-27 |
Family
ID=12923737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052756A Expired - Fee Related JP2953633B2 (ja) | 1991-03-18 | 1991-03-18 | 論理ｉｃ試験機用テストベクタ発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953633B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434477B1 (ko) * | 1997-06-20 | 2004-07-19 | 삼성전자주식회사 | 스테이틱 램 테스트용 벡터 감소장치 및 방법 |
| JP2005043204A (ja) * | 2003-07-22 | 2005-02-17 | Advantest Corp | パターン発生器、及び試験装置 |
| CN115443415B (zh) * | 2020-08-31 | 2023-09-22 | 华为技术有限公司 | 芯片测试电路及电路测试方法 |
-
1991
- 1991-03-18 JP JP3052756A patent/JP2953633B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04289472A (ja) | 1992-10-14 |
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