JP3481913B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像メモリに蓄積
された複数の画像データを合成して表示装置（モニタ）
の表示画面に表示させる画像処理装置に係わるものであ
る。

【０００２】

【従来の技術】近年、マイクロコンピュータやメモリが
高機能化及び低価格化されてきたことにより、家庭電化
製品やゲーム等において画像処理が可能となり、表示画
面に多様の画像が表示されるようになっている。上述し
た画像処理において、複数のソース画像データを合成し
て作成した１画面（フレーム）を時系列に、表示装置の
表示画面に表示させて、動画像を形成する手法がある。
ここで、画像処理装置は、フレームバッファ方式とする
と、フレームバッファを２つ有しており、一方のフレー
ムバッファから画像合成された画像の画素データを表示
回路に出力しているとき、他方のフレームバッファにお
いて、次のフレームの画像合成が複数のソース画像の画
像合成を行う描画処理を行っている。そして、画像処理
装置は、上記２つのフレームバッファを交互に、出力用
と描画処理用とに使い分けている。

【０００３】以下、図８を用いて上述のフレームバッフ
ァ方式の画像の合成処理について簡単に説明する。描画
装置１００は、描画回路１０１，ＲＡＭ（Random Acces
s Memory）調停回路１０２，転送回路１０３，表示回路
１０４から構成されており、ＲＯＭ・１０５に記憶され
ているソース画像データを読み出し、ＲＡＭ・１０６に
おいて複数のソース画像データの画像合成のための描画
処理を行う。ＲＡＭ・１０６には、２つのフレームバッ
ファとして、表示領域１１１及び描画領域１１２とが設
けられている。ここで、ＲＡＭ・１０６においては、説
明のため、各々のフレームバッファを表示領域１１１及
び描画領域１１２として機能を特定して示してあるが、
上述したようにこれらの２つのフレームバッファを交互
に、表示用と描画用とに使い分けている。領域１１０に
は、ＲＡＭ・１０６内のバッファメモリの領域（表示領
域１１１及び描画領域１１２）及びソース画像データ領
域１１３のメモリマップが示されている。

【０００４】図示しないＣＰＵなどにより、画像処理装
置が起動されると、転送回路１０３は、ＲＯＭ(Read On
ly Memory)・１０５から、画像合成に使用する複数のソ
ース画像データを読み出し、ＲＡＭ調停回路１０２を介
して、対応するソース画像データ領域１１３に各々展開
させて記憶させる。描画回路１０１は、複数のソース画
像データの画像合成を行い、画像合成の結果得られた合
成画像の画素データを描画領域１１２に書き込む。この
とき、表示回路１０４は、表示領域１１１からすでに合
成された画像データの読み出しを行い、モニタ１０７へ
画素データ単位で出力する。ＲＡＭ調停回路１０２は、
転送回路１０３がＲＯＭ・１０５からソース画像データ
を読み出し、ＲＡＭ・１０６へ書き込むとき、ＲＯＭ・
１０５から読み出した各ソース画像データを、ＲＡＭ・
１０６において書き込むソース画像データ領域１１３の
アドレスを決定する。

【０００５】また、ＲＡＭ調停回路１０２は、描画領域
１１２で画像合成をするとき、各ソース画像データ領域
１１３から読み出したソース画像データを、ソース画像
データ領域１１３のアドレスと、描画領域１１２におい
て配置されるアドレスとに基づき、描画領域１１２に書
き込むアドレスの計算を行う。上述した構成により、描
画装置１００は、ＲＡＭに展開されているソース画像デ
ータに基づき、フレーム毎に複数のソース画像データの
画像合成の処理を行い、この合成された合成画像を順次
出力することで、モニタ１０７に所定の動画の表示を行
っている。

【０００６】

【発明が解決しようとする課題】上述した従来のフレー
ムバッファ方式の画像表示装置は、１フレームの合成画
像の処理時間内に画像を合成することが出来ない場合が
ある。すなわち、上記画像表示装置では、モニタ１０７
に表示する画像を合成するとき、合成に必要なソース画
像データの全てをソース画像データ領域１１３から読み
出し、１つのソース画像データを読み出す毎に、順に読
み出したソース画像データを描画領域１１２に書き込ん
で行く処理が必要である。

【０００７】また、画像処理装置が起動されたときに、
必要なソース画像データがＲＯＭ・１０５から読み出さ
れ、ＲＡＭ・１０６のソース画像データ領域１１３に展
開されているが、フレームによって、転送回路１０３は
新たなソース画像データを読み出し、使用しないソース
画像データが格納されているソース画像データ領域１１
３に上書きして、展開する必要がある。上述したよう
に、１フレームの合成画像を生成するために、ＲＡＭ・
１０６におけるソース画像データの読み出し及び書き込
みと、ＲＯＭ・１０５からのソース画像データの読み出
し及びＲＡＭ・１０６へのソース画像データの書き込み
とのアクセスが必要となる。これらの各アクセス処理
は、全て１フレームの合成画像の処理時間内に行われる
必要がある。

【０００８】特に、ＲＡＭ・１０６におけるソース画像
データの読み出し及び書き込みのアクセスは、合成する
ソース画像データの数だけ必要となり、バス幅の占有率
を大きく取ることとなり、画像処理の時間的な余裕を圧
迫する原因となる。このため、従来の画像処理装置に
は、合成処理を行うソース画像データの数が増加する
と、ＲＡＭ・１０６におけるアクセス回数が増加し、必
要な数のソース画像データの合成が、１フレーム内の処
理時間で出来なくなるという欠点がある。解決策として
は、メモリからの画像データの転送量を増加させること
が考えられる。しかしながら、単位時間当たりのデータ
の転送量を示すバンド幅（例えば、転送クロックの周波
数が１００ＭＨｚで８ビットのバスの場合、１００Ｍバ
イト／秒）を広げるには、転送クロックを上げて、デー
タバス幅を広げる必要があるが、これはハードウェア的
にコスト高になるため、転送量を増加させるには限界が
ある。

【０００９】したがって、従来の画像処理装置では、他
の解決策として、あらかじめ合成するソース画像データ
に必要な画像を描画しておく必要がある。しかしなが
ら、この様にソース画像データに多くの画像（例えば、
キャラクタ）を描画しておくと、これらのソース画像デ
ータの利用が特定のフレームにおいてのみで限られてし
まい、各ソース画像データの利用の自由度が少なくなる
という問題が生じる。これにより、従来の画像処理装置
には、各フレームの画像を合成するために、ＲＯＭ・１
０５により多くのソース画像データを記憶させる必要が
あり、かつ、フレーム毎に、合成に必要なソース画像デ
ータをＲＯＭ・１０５から読み出し、ＲＡＭ・１０６に
展開する時間が必要となり、やはり時間的な余裕を減少
させる問題を生じさせる。更に、他の解決策として、１
秒間当たりに表示するフレーム数（フレームレート）を
減らせば、１フレーム当たりに使用可能なメモリアクセ
ス回数を増加させることができるが、この解決方法に
は、フレームレートを減らすと表示がちらつき表示画面
に表示される画像の品質が低下する問題がある。

【００１０】本発明はこのような背景の下になされたも
ので、合成するソース画像データのメモリアクセスの回
数を減少させ、１フレームの画像合成の処理時間におい
て従来例より多くのソース画像データの合成を可能とす
る画像処理装置を提供する事にある。

【００１１】

【課題を解決するための手段】本発明の画像処理装置
は、所定の複数のソース画像データを合成処理し、合成
された合成画像を出力し、表示装置においてこの合成画
像を順次表示し、動画を生成する画像処理装置におい
て、前記合成画像の生成に用いる複数のソース画像デー
タが記憶された第１のメモリと、複数のソース画像デー
タを前記第１のメモリから読み出して合成し、前記合成
画像を生成する描画回路と、前記合成画像を画像表示装
置へ出力する表示回路と、一方の記憶領域において前記
描画回路により前記合成画像の合成が行われていると
き、他方の記憶領域から合成された合成画像が前記表示
回路により読み出される、交互に描画用または表示用と
して用いられる２つの記憶領域を有する第２のメモリと
を具備し、前記表示回路が表示用の記憶領域から読み出
した合成画像の画素データと、前記第１のメモリから読
み出したこの合成画像に含まれない他のソース画像デー
タの他の画素データとを、画像表示装置の表示画面にお
いて対応するアドレスのドット毎に演算処理して、この
画像表示装置へ出力することを特徴とする。

【００１２】また、本発明の画像処理回路は、前記表示
装置がラインバッファを有しており、このラインバッフ
ァへ合成画像の１走査線分の画素データを記憶させ、こ
の画素データと、前記他のソース画像データにおいて上
記走査線に対応する位置の他の画素データとを、順次、
演算処理することを特徴とする。

【００１３】本発明の画像処理装置は、前記表示回路
が、前記演算処理の結果において、前記他の画素データ
が透明である場合、前記合成画像の画素データを前記表
示装置へ出力し、前記他の画素データが半透明である場
合、この他の画素データと前記合成画像の画素データと
に基づき半透明処理を行った後、新たに得られた画素デ
ータを前記表示装置へ出力し、前記他の画像データが透
明でも半透明でも無い場合、この他の画素データを前記
表示装置へ出力することを特徴とする。

【００１４】本発明の画像処理装置は、前記表示回路
が、前記合成画像のいずれの位置に前記他のソース画像
データを重ねるかを示す、この合成画像及びこの他のソ
ース画像データの相対位置情報を記憶する記憶部を有
し、この相対位置情報に基づいて、前記演算処理を行う
前記合成画像の画素データと前記他の画素データとのア
ドレスを生成することを特徴とする。

【００１５】

【発明の実施の形態】構成の説明の前に本発明の概要を
簡単に説明する。従来例で説明した様に、フレームバッ
ファ方式ではフレームバッファを２つ有しており（第２
のメモリ）、一方のフレームバッファ（表示用）から記
憶されている合成画像が読み出しされているとき、他方
のフレームバッファ（描画用）へソース画像データが書
き込まれている。ここで、描画用のフレームバッファに
おいて、ソース画像データを合成し、合成された合成画
像のデータを表示装置へ出力するために、ソース画像デ
ータを１種類しか用いない場合でも、最低３回のメモリ
に対するアクセス処理が必要である。すなわち、以下の
アクセスが必要となる。 （１）ソース画像データの読み出しにおける第１のアク
セス処理 （２）（１）で読み出したソース画像データの描画用の
フレームバッファへの書き込みにおける第２のアクセス
処理 （３）画像合成が終了し、描画用から表示用に機能が変
更されたフレームバッファから、合成画像のデータの読
み出しを行う第３のアクセス処理 上述した第１〜第３のアクセス処理では、ソース画像デ
ータや合成画像のデータにおける複数の画素データを１
画素データ（１ドット）毎に取り扱うため、表示装置に
表示される画素データ数に対応した複数のメモリアクセ
スが行われる。

【００１６】この（１）〜（３）において、（３）の第
３のアクセス処理のにおけるメモリアクセスの回数は、
上記表示装置の表示サイズ（例えば、ＶＧＡ(Video Gra
phics Array)，ＳＶＧＡ(Super Video Graphics Array)
やＸＧＡ(eXtended GraphicsArray)など）により、固定
的に決まるため、減少させることが出来ない。このた
め、フレームバッファ方式の画像処理装置では、第１の
アクセス処理及び第２のアクセス処理におけるメモリア
クセスの回数を減少させることが、メモリのバンド幅に
余裕を持たせ、合成画像の描画性能を向上させる解決方
法となる。図１は、横軸が１フレームにおける可能なメ
モリアクセスの回数を示すものであり、例えば、合成す
るソース画像データが２種類として記述されている。説
明上、１フレームにおけるメモリアクセス回数が、第１
及び第２のアクセス処理が各々２回と、第３のアクセス
処理が１回とに限られているとする。ここで、本願発明
では、一のソース画像データを第１及び第２のアクセス
処理を行い、描画用のフレームバッファに描画し、この
フレームバッファが描画用から表示用に変換されたの
ち、他のソース画像データを読み出し、一のソース画像
データと重ねて表示装置に出力する方式を用いる。すな
わち、本願発明では、ソース画像データの合成を、描画
領域における画像合成時と、画素データを表示装置（図
２のモニタ１８）へ出力する時点とで分割して行い、他
のソース画像データの描画領域への書き込み（第２のア
クセス処理）のメモリアクセス回数を削減している。

【００１７】したがって、表示用のフレームバッファか
ら合成画像を読み出す機能の他に、上述した他のソース
画像データの任意の領域の画素データを読み出し（第４
のアクセス処理）、合成画像にこの画素データを重ねて
表示装置へ出力する合成出力機能を描画装置に搭載させ
ることで、上記他のソース画像データの（２）のアクセ
スを省略できるため、大幅にメモりアクセスの回数を削
減でき、画像処理装置の描画性能を向上させることが可
能となる。本願発明の第４のアクセス処理は、実質的に
第１のアクセス処理に対応する。結果的に、本願発明の
フレームバッファ方式は、従来のフレームバッファ方式
に対して、第２のアクセス処理を削減することができ、
メモリのバンド幅に余裕を持たせることが可能となる。
また、半透明処理を行う場合、第１のアクセス処理と第
２のアクセス処理との間に、描画用フレームバッファに
おいて半透明処理を行う領域を読み出す第５のアクセス
も必要となるが、上記合成出力機能に半透明演算を行う
機能を付加することにより、この第５のアクセス処理に
ついても省略することが可能となる。

【００１８】以下、上述した本発明の概要に基づき、本
願発明の実施形態について図を用いて説明する。図２は
本願発明の一実施形態による画像処理装置の構成例を示
すブロック図である。この図において、描画装置１は、
描画回路５，ＲＡＭ調停回路６，転送回路４，表示回路
７から構成されており、ＲＯＭ・２に記憶されているソ
ース画像データを読み出し、ＲＡＭ・３（第１及び第２
のメモリ）において複数のソース画像データの画像合成
のための描画処理を行う。ＲＡＭ・３には、図３に示す
様に、２つのフレームバッファとして、表示領域（また
は描画領域）３０及び描画領域（または表示領域）３１
とが設けられている。ここで、ＲＡＭ・３においては、
説明のため、各々のフレームバッファを表示領域３０及
び描画領域３１（第２のメモリ）として機能を特定して
示してあるが、上述したようにこれらの２つのフレーム
バッファ（表示領域３０及び描画領域３１）は、交互
に、表示用と描画用との表示領域及び描画領域として使
い分けて用いられる。

【００１９】図２に戻り、転送回路４は、図示しないＣ
ＰＵなどにより、画像処理装置が起動されると、ＲＯＭ
・１０５から、描画領域３１における次に出力するフレ
ーム（モニタ１８の表示画像に表示される１画面）の画
像合成に使用する複数のソース画像データＡ，Ｂ，Ｃを
読み出し、ＲＡＭ調停回路１０２を介して、これらのソ
ース画像データＡ，Ｂ，Ｃを対応するソース画像データ
領域３２，３３，３４（図３参照）に各々展開させて記
憶させる。ＲＡＭ調停回路６は、転送回路５がＲＯＭ・
２からソース画像データを読み出し、ＲＡＭ・３へ書き
込むとき、ＲＯＭ・２から読み出した各ソース画像デー
タを、各ソース画像データＡ，Ｂ，Ｃに対応させ、ＲＡ
Ｍ・３において書き込むソース画像データ領域３２，３
４，３５（第１のメモリ）のアドレスを決定する。描画
回路５は、各々のソース画像データ領域３２及び３４か
らソース画像データＡ及びＢを読み出し（第１のアクセ
ス処理）、これら複数のソース画像データの画像合成を
行い、画像合成の結果得られた合成画像の画素データを
描画領域３１（図３参照）に書き込む（第２のアクセス
処理）。このとき、表示回路１７は、表示領域３０（図
３参照）からすでに合成された画像データの読み出しを
行い（第３のアクセス処理）、モニタ１８へ画素データ
単位で出力する。

【００２０】表示回路７は、レジスタ８，レジスタ９，
レジスタ１０，レジスタ１２，アドレス生成器，透明・
半透明処理回路１４，ポインタ生成回路１５，ラインバ
ッファ１６，セレクタ１７とから構成されている。レジ
スタ８〜レジスタ１２の図２における（ ）内に示され
ているのは、これらのレジスタに記憶されるデータの名
称である。レジスタ８には、表示領域３０の範囲を示す
アドレス及びアドレス幅の数値「Ｘ1，Ｙ1，Ｈ1，Ｗ1」
が記憶されている。「Ｘ1」及び「Ｙ1」は表示領域３０
の始点を示すアドレスであり、また、「Ｗ1」及び「Ｈ
1」は、表示領域３０の上記始点からの各々ｘ方向及び
ｙ方向のアドレスの幅を示す数値である。レジスタ９に
は、表示回路７において表示領域３０の合成画像に重ね
られるソース画像データ、例えばソース画像データＣの
記憶されているソースアドレス領域、例えばソースアド
レス領域３４の範囲を示すアドレス及びアドレス幅の数
値「Ｘ2，Ｙ2，Ｈ2，Ｗ2」が記憶されている。このと
き、表示領域３０に記憶されている合成画像は、ソース
画像データ領域３２及び３３に記憶されている各々のソ
ース画像データＡ及びソース画像データＢが合成された
ものとする。「Ｘ2及び「Ｙ2」はソース画像領域３４の
始点を示すアドレスであり、また、「Ｗ2」及び「Ｈ2」
はソース画像領域３４の上記始点からの各々ｘ方向及び
ｙ方向のアドレスの幅を示す数値である。

【００２１】レジスタ１０には、ソース画像データＣが
表示回路７において表示領域３０の合成画像に重ねられ
る位置を示すアドレスの数値「Ｘ3，Ｙ3」が記憶されて
いる。ここで、数値「Ｘ3，Ｙ3」は、図４に示すよう
に、表示領域３０の始点を原点として、表示領域３０に
重ねられるソース画像データＣの始点の位置を示す相対
アドレスである。レジスタ１１には、表示領域３０の合
成画像に重ねられるソース画像データＣが透明な画素デ
ータを含むか否かを示すＭＯＤＥフラグが設定される。
ここで、ＭＯＤＥフラグが「１」の場合、ソース画像デ
ータＣは透明な画素データを含み、一方、ＭＯＤＥフラ
グが「０」の場合、ソース画像データＣは透明な画素デ
ータを含まない。レジスタ１２には、半透明演算に用い
られる、ソース画像データＣの半透明な画素データの透
明度α（０≦α≦１の範囲内の割合のデータ）の数値が
記憶されている。ここで、半透明演算は、表示領域３０
の合成画像の階調データが「Ｄ」で、ソース画像データ
Ｃの半透明の画素データの階調データが「Ｅ」である
と、新たに重ねられた画素データの「Ｒ」，「Ｇ」，
「Ｂ」（Red,Green,Blueの信号方式）の各輝度毎に、例
えばＲに対して「ＤR×（１−α）＋ＥR×α」と演算す
る。ここで、ＤR及びＥRは、各々階調データＤ，Ｅの
「Ｒ」の数値を示している。上述したレジスタ８〜レジ
スタ１２は、フレームの画像の合成処理毎にＣＰＵによ
り予め設定される。

【００２２】ラインバッファ１６には、表示領域３０に
記憶されている水平方向の水平データ列の画素データ，
もしくはソース画像データＣの水平方向の水平データ列
の画素データが、モニタ１８における走査線に対応して
記憶される。すなわち、ＭＯＤＥフラグが「１」のと
き、ソース画像データＣが透明な画素データを含むた
め、表示回路７は、表示領域３０の対応する水平データ
列の画素データをラインバッファに書き込む。一方、Ｍ
ＯＤＥフラグが「０」のとき、ソース画像データＣが透
明な画素データを含まないため、表示回路７は、ソース
画像データＣの対応する水平データ列の画素データと、
このソース画像データＣと重なっていない部分の表示領
域３０の対応する水平データ列の画素データとをライン
バッファに書き込む。アドレス生成器１３は、表示回路
７からモニタ１８への水平同期信号の出力に応じて、上
記水平データ列がモニタ１８に表示される走査線の位置
に対応させ、表示領域３０及びソース画像データ領域３
４の対応する垂直位置のこの水平データ列を画素データ
毎に、順次、ラインバッファ１６に転送するためのＲＡ
Ｍ・３におけるアドレスを生成する。また、アドレス生
成器１３は、レジスタ８〜レジスタ１０に記憶されてい
る数値に基づき、アドレスバッファ１６に記憶された上
記水平データ列における重なり合う画素データ（表示領
域３０の画素データ）に対応させて、表示回路７がソー
ス画像データＣの画素データを読み出す（第４のアクセ
ス処理）アドレスを生成する。ポインタ生成回路１５
は、モニタ１８の上記走査線に画素データを表示させる
タイミングに同期させて、モニタ１８に転送するこの画
素データのラインバッファにおける位置を示すポインタ
Ｐを生成する。

【００２３】セレクタ１７は、ポインタＰの生成タイミ
ングに同期して、ラインバッファ１６のポインタＰの示
す位置から読み出された画素データと、透明・半透明処
理回路１４から出力される画素データとのいずれを、モ
ニタ１８へ出力するかの切り替え（選択）を行う。透明
・半透明処理回路１４には、ソース画像データＣの画素
データが、ソース画像データ領域３４から、ポインタＰ
の生成タイミングに同期してアドレス生成回路６におい
て生成されたアドレスに対応して入力される。このと
き、モニタ１８に最終的に表示される画像は、ソース画
像データＡ，Ｂ，Ｃを合成した画像であるとする。

【００２４】ここで、透明・半透明処理回路１４は、レ
ジスタ１１に記憶されているＭＯＤＥフラグが「０」の
場合、モニタ１８への画素データの読み出しにおいて、
ラインバッファ１６からの画素データを出力させるよう
にセレクタ１７を制御する。一方、透明・半透明処理回
路１４は、レジスタ１１に記憶されているＭＯＤＥフラ
グが「１」の場合、ソース画像データＣが透明な画素デ
ータを含むため、以下に示すように、ソース画像データ
Ｃの画素データが透明か否かの判定を画素データ毎に行
い（演算処理）、ソース画像データＣの画素データを選
択するか、ラインバッファ１６から出力される画素デー
タを選択するかの制御を行う選択信号をセレクタ１７へ
出力する。すなわち、透明・半透明処理回路１４は、ソ
ース画像データＣの画素データが透明の場合、ラインバ
ッファ１６からの画素データをモニタ１８へ出力し、ソ
ース画像データＣの画素データが透明でない場合、ソー
ス画像データＣの画素データをモニタ１８へ出力するす
る。上述した演算処理は、ラインバッファ１６に記憶さ
れている１走査線分の画素データと、この画素データの
モニタ１８の表示画面の表示位置に対応するソース画像
データＣの画素データとのいずれかを、または半透明処
理した結果の画素データを用いるかなどの演算を、モニ
タ１８の表示画面のドット単位（各画素データ毎）に処
理する。

【００２５】また、透明・半透明処理回路１４は、入力
されるソース画像データＣの上記画素データが透明な場
合、セレクタ１７に対して、ラインバッファ１６から読
み出される画素データを選択してモニタ１８へ出力させ
る。一方、透明・半透明処理回路１４は、入力されるソ
ース画像データＣの上記画素データが透明でない場合、
セレクタ１７に対して、入力されたソース画像データＣ
の画素データを選択してモニタ１８へ出力させる。ここ
で、各画素データは、例えば、図５に示すデータ構成を
している。図５において、フラグＴは透明フラグであ
り、「１」の場合、画素データが透明であることを示
し、「０」の場合、画素データが非透明であることを示
す。また、レジスタＲ，Ｇ，Ｂは、複数のビット、例え
ば５ビットで構成され、各々赤，緑，青の輝度（階調
度）の数値を示している。さらに、透明・半透明処理回
路１４は、レジスタ１２の半透明度αが「０」で無い場
合、ソース画像データＣの透明でない画素データの全て
に対して、この画素毎とラインバッファ１６の対応する
画素データとで上述した半透明演算を行い（これによ
り、発明の概要で述べたように第５のアクセス処理を省
略することが可能となる）、この半透明演算によって得
られた新たな画素データを選択して、モニタ１８へ出力
させる選択信号をセレクタ１６へ出力する。

【００２６】ＲＡＭ調停回路１０２は、描画回路５が描
画領域３１（図３参照）において画像合成をするとき、
描画回路５の制御により、ソース画像データ領域３２，
３３の配置されたアドレスと、描画領域３１においてソ
ース画像データＡ，Ｂが配置されるアドレスとに基づ
き、各ソース画像データ領域３２，３３から読み出した
ソース画像データＡ，Ｂを描画領域３１に書き込むアド
レスの計算を行う。また、ＲＡＭ調停回路１０２は、表
示回路７の制御により、アドレス生成器１３の生成する
アドレスに基づき、表示領域３０の合成画像の画素デー
タをラインバッファ１６へ転送し、ソース画像データ領
域３４のソース画像データＣの画素データを透明・半透
明処理回路１４へ転送する。上述した構成により、描画
装置１は、ＲＡＭに展開されているソース画像データに
基づき、フレーム毎に複数のソース画像データの画像合
成の処理を行い、この合成された合成画像を順次出力す
ることで、モニタ１０７に所定の動画の表示を行ってい
る。

【００２７】次に、図１、図２および図３を参照し、一
実施形態の動作例を説明する。例えば、図示しないＣＰ
Ｕが画像処理装置を起動したとする。このとき、領域３
０が描画領域、領域３１が表示領域に設定されていると
する。そして、描画領域３０において、合成されるソー
ス画像データＡ及びＢが各々ソース画像データ領域３
２，３３に展開されている。また、モニタ１８に出力さ
れる時点に上記合成画像と重ねられるソース画像データ
Ｃは、ソース画像データ領域３４に展開されている。さ
らに、モニタ１８に最終的に表示される画像は、ソース
画像データＡ，Ｂ，Ｃを合成した画像であるとする。一
方、このとき、平行してバンド幅の許容範囲において、
表示領域３１から合成画像の画素データがラインバッフ
ァ１６へ出力されたり、図示しない他のソース画像デー
タ領域から読み出された画素データと、ラインバッファ
１６の画素データとが各々読み出され、レジスタ８〜レ
ジスタ１２に格納された数値に基づき、モニタ１８へ表
示する画素データの出力処理を行っている。

【００２８】そして、転送回路４は、合成を開始するた
めに必要となり、ＲＡＭ・３に展開されていないソース
画像データを、ＲＯＭ・２から読み出し、ＲＡＭ・３に
おいて不必要となったソース画像データの展開されてい
るソース画像データ領域に上書きすることで展開する。
次に、描画回路５は、ソース画像データＡ及びＢを、各
々ソース画像データ３２，３３から読み出し、描画領域
３０において、これらソース画像データＡ及びＢの合成
処理を行う。描画回路５におけるソース画像データＡ及
びＢの合成処理、及び表示回路３１からモニタ１８への
表示される画素データの転送が終了すると、表示領域３
１が描画領域３１へと、すなわち表示用から描画用へと
フレームバッファとしての機能が変換され、描画領域３
０が表示領域３０へと、すなわち描画用から表示用へと
フレームバッファとしての機能が変換される。これによ
り、描画回路５は、描画領域３１における合成画像の生
成を開始し、表示回路７は表示領域３０における合成画
像の画素データを、モニタ１８へ転送する処理を開始す
る。

【００２９】次に、アドレス生成器１３は、水平同期信
号に同期して、この水平同期信号に対応するモニタ１８
の画面における走査線位置に出力される、表示領域３０
における水平データ列のアドレスを生成する。そして、
表示回路７は、アドレス生成器１３の生成したアドレス
に基づき、ＲＡＭ調停回路６を介して、レジスタ１１の
ＭＯＤＥフラグが「０」の場合、上記アドレスに基づ
き、モニタ１８の表示画面における１走査線分の水平デ
ータ列の画素データを表示領域３０及びソース画像デー
タ領域３４から読み出し、ラインバッファ１６におい
て、水平データ列の画素データを各々対応する位置に格
納する。一方、表示回路７は、アドレス生成器１３の生
成したアドレスに基づき、ＲＡＭ調停回路６を介して、
レジスタ１１のＭＯＤＥフラグが「１」の場合、上記ア
ドレスに基づき、モニタ１８の表示画面における１走査
線分の水平データ列の画素データを表示領域３０から読
み出し、ラインバッファ１６において、水平データ列の
画素データを各々対応する位置に格納する。

【００３０】このとき、アドレス生成器１３は、レジス
タ８に記憶されている表示領域３０のＲＡＭ・３におけ
る位置及び範囲を示す数値，及びレジスタ９に記憶され
ているソース画像データＣが展開されている領域（ソー
ス画像データ領域３４）のＲＡＭ・３における位置及び
範囲を示す数値，さらにレジスタ１０に記憶されてい
る、表示領域３０のアドレス範囲においてソース画像デ
ータＣが配置される相対アドレスの数値に基づき、表示
領域３０の合成画像の画素データと、重なり合う位置の
ソース画像データＣの画素データのＲＡＭ・３における
アドレスを算出する。例えば、図４に示すようにソース
画像データＣが合成画像に対して重ねられるとすると、
合成画像上における点Ｄの位置の画素データのソース画
像データ領域３４における位置は、「ｘ2，ｙ2」であ
る。このため、アドレス生成器１３は、表示領域３０に
おいてソース画像データＣの配置される始点「ｘ1＋ｘ
3，ｙ1＋ｙ3」から、順次、この始点のアドレスに対応
させて、ソース画像データ領域３４における始点「ｘ
2，ｙ2」のソース画像データＣから読み出す画素データ
のアドレスを生成する。

【００３１】そして、表示する画素データをモニタ１８
へ出力するため、合成画像の画素データとソース画像デ
ータＣの画素データとの演算処理を行い、モニタ１８の
表示画面に表示する画素データを生成するが、上述した
ように、レジスタ１１に記憶されているＭＯＤＥフラグ
が「１」の場合と、「０」の場合とで、この出力の演算
処理が異なるため、以下にモニタ１８への画素データを
出力するための関連処理を、図６のモニタ１８の表示画
面に表示される所定の走査線の各ドットにおける合成画
像の画素データとソース画像データＣの画素データとの
関連を示す概念図を用いて説明する。レジスタ１１に記
憶されているＭＯＤＥフラグが「０」の場合、ソース画
像データＣに透明な画素データが含まれていないことを
示しているため、ソース画像データＣの画素データに重
なる位置の、すなわちソース画像データの下部の合成画
像の画素データは表示されない。このため、ラインバッ
ファ１６には、表示回路７により、ソース画像データＣ
と重ならない位置の画素データのみが、表示領域３０に
おけるモニタ１８の表示画面の走査線に対応した水平デ
ータ列から読み込まれる。このとき、アドレス生成器１
３は、表示領域３０の水平データ列から合成画像の画素
データを読み出すアドレスを生成するとき、ソース画像
データＣと重なる領域のアドレスをスキップして生成
し、ソース画像データＣをソース画像データ領域３４か
ら読み出すとき、スキップされた部分のソース画像デー
タＣの水平データ列の各画素データのアドレスを生成す
る。

【００３２】すなわち、アドレス生成器１３は、例え
ば、垂直位置「ｙ1＋ｙ3」の走査線方向のアドレスを、
「ｘ1，ｙ1＋ｙ3」から「ｘ1＋ｘ3，ｙ1＋ｙ3」まで
と、「ｘ1＋ｘ3＋ｗ2，ｙ1＋ｙ3」から「ｘ1＋ｗ1，ｙ1
＋ｙ3」までを生成する。そして、表示回路７は、モニ
タ１８の水平同期信号に対応して、「ｘ1，ｙ1＋ｙ3」
から「ｘ1＋ｘ3，ｙ1＋ｙ3」までと、「ｘ1＋ｘ3＋ｗ
2，ｙ1＋ｙ3」から「ｘ1＋ｗ1，ｙ1＋ｙ3」までとのア
ドレス範囲において、表示領域３０から画素データを読
み出し、ラインバッファ１６へ書き込み、「ｘ1＋ｘ3＋
１，ｙ1＋ｙ3」から「ｘ1＋ｘ3＋ｗ2−１，ｙ1＋ｙ3」
までのアドレス範囲において、ソース画像データＣの画
素データをラインバッファ１６へ書き込む。次に、ポイ
ンタ生成回路１５は、表示領域３０からラインバッファ
１６への、１走査線分の水平データ列の画素データの格
納が終了すると、順次、ラインバッファ１６の各々の画
素データの記憶されているアドレス位置を示すポインタ
Ｐを出力する。そして、表示回路７は、ポインタＰの出
力タイミングに対応して、ラインバッファ１６に記憶さ
れている合成画像の画素データまたはソース画像データ
Ｃの画素データを、セレクタ１７を介してモニタ１８
へ、ドット毎に順次、出力する。すなわち、以下に説明
するＭＯＤＥフラグが「１」の場合のラインバッファ１
６へ画素データを記憶させるときのメモリアクセス回数
は、「表示領域３０の水平データ列すべての画素データ
のアクセス回数」と「ソース画像データＣの水平データ
列すべての画素データのアクセス回数」とを加えたもの
である。しかしながら、ＭＯＤＥフラグが「０」の場合
のラインバッファ１６へ画素データを記憶させるときの
メモリアクセス回数は、「表示領域３０の水平データ列
においてソース画像データＣと重ならない部分の画素デ
ータのアクセス回数」と「ソース画像データＣの水平デ
ータ列すべての画素データのアクセス回数」とを加えた
ものである。上述したように、本発明の画像処理装置
は、ＭＯＤＥフラグが「０」の場合、後に説明するＭＯ
ＤＥフラグが「１」の場合に比較して、表示する必要の
無い画素データを表示領域３０からラインバッファ２６
に読み出すためのメモリアクセス回数を削減する事がで
きるため、より全体のメモリアクセス回数を減少させ
て、バンド幅に余裕を持たせ、他の処理のために、バン
ド幅を提供することが可能となる。

【００３３】一方、レジスタ１１に記憶されているＭＯ
ＤＥフラグが「１」の場合、ソース画像データＣに透明
の画素データまたは半透明の画素データが含まれている
ことを示しているため、モニタ１８の水平同期信号に対
応して、ソース画像データＣの画素データに重なる位置
を含めて、合成画像の各走査線単位（水平データ列）の
画素データが全てラインバッファ１６へ読み出される。
次に、ポインタ生成回路１５は、表示領域３０からライ
ンバッファ１６への、１走査線分の水平データ列の画素
データの格納が終了すると、順次、ラインバッファ１６
の各々の画素データの記憶されているアドレス位置を示
すポインタＰを出力する。そして、表示回路７は、この
ポインタＰの指し示すアドレス位置における合成画像の
画素データを読み出すとともに、このポインタＰのタイ
ミングに対応して、アドレス生成器１３の生成したアド
レスに基づき、ソース画像データ領域３４からソース画
像データＣの画素データを読み出す。透明・半透明処理
回路１４は、ソース画像データＣの画素データが透明か
否かの判定を、読み出した画素データ毎に行い（演算処
理）、ソース画像データＣの画素データを選択するか、
ラインバッファ１６から出力される画素データを選択す
るかの制御を行う制御信号をセレクタ１７へ出力する。
このとき、透明・半透明処理回路１４は、図７に示すよ
うに、上述の比較を合成画像とソース画像データとが重
なるアドレス「ｘ1＋ｘ3、ｙ1＋ｙ3」から「ｘ1＋ｘ3＋
ｗ2，ｙ1＋ｙ3」のの範囲で行う。透明・半透明処理
回路１４は、「ｘ1，ｙ1＋ｙ3」から「ｘ1＋ｘ3−１，
ｙ1＋ｙ3」までの、及び「ｘ1＋ｘ3＋ｗ2＋１，ｙ1＋
ｙ3」から「ｘ1＋ｗ1，ｙ1＋ｙ3」までのの範囲で比
較を行わず、ラインバッファ１６においてポインタＰの
示す位置から画素データを読み出し、セレクタ１７を介
してモニタ１８へ出力させる。

【００３４】そして、透明・半透明処理回路１４は、レ
ジスタ１２の半透明度αが「０」で無く、ソース画像デ
ータＣの画素データが透明の場合、ラインバッファ１６
から読み出される画素データをモニタ１８へ出力し、一
方、ソース画像データＣの画素データが透明でない場
合、ソース画像データＣの画素データをモニタ１８へ出
力する制御信号をセレクタ１７へ送出する。すなわち、
透明・半透明処理回路１４は、ラインバッファ１６に記
憶されている１走査線分の画素データと、この画素デー
タのモニタ１８の表示画面の表示位置に対応するソース
画像データＣの画素データとのいずれかを出力するか、
すなわち、読み出したソース画像データＣの画素データ
が透明か否かを図５の透明フラグＴでドット単位（各画
素データ毎）確認して、「Ｔ＝１（透明）」の場合、合
成画像の画素データをモニタ１８へ出力し、「Ｔ＝０
（非透明）」の場合、ソース画像データＣの画素データ
をモニタ１８へ出力する制御信号をセレクタ１７へ送出
し、モニタ１８の表示画面への表示する画素データの選
択の処理を行う。

【００３５】さらに、透明・半透明処理回路１４は、レ
ジスタ１２の半透明度αが「０」で無い場合、ソース画
像データＣの透明でない画素データの全てに対して、こ
の画素毎とラインバッファ１６の対応する画素データと
で上述した半透明演算を行い、この半透明演算によって
得られた新たな画素データを選択して、モニタ１８へ出
力させる制御信号をセレクタ１６へ出力する。これによ
り、セレクタ１７は、上記制御信号に基づき、合成画像
の画素データまたはソース画像データＣの画素データを
モニタ１８へ、ドット毎に順次、出力する。上述したよ
うに、本願発明は、モニタ１８の表示画面に表示する画
像の最終的な合成処理を、描画領域において一括して行
わずに、表示領域３０からモニタ１８へ画素データを出
力する時点で、表示領域３０の合成画像に、この合成画
像に含まれない他のソース画像データＣを重ねて、最終
的な合成画像を生成するため、描画領域において合成画
像を作成するときに、このソース画像データＣの画素デ
ータの書き込みにおけるメモリアクセスを削減すること
が出来るため、時間的余裕が無いために合成画像の生成
が行えなくなる問題を防止でき、より多くのソース画像
データの合成が可能となり、かつ、バンド幅に余裕を持
たせ、開いたバンド幅においてＲＯＭ・２からの新たな
ソース画像データを読み込み、ＲＡＭ・３へ展開するた
めのアクセス処理が行える。

【００３６】

【発明の効果】本願発明によれば、表示装置（モニタ１
８）の表示画面に表示する画像の最終的な合成処理を、
描画用の記憶（描画領域）領域において一括して行わず
に、表示用の記憶領域（表示領域）から表示装置へ画素
データを出力する時点で、表示領域の合成画像に、この
合成画像に含まれない他のソース画像データを重ねて、
最終的な合成画像を生成するため、描画領域において合
成画像を作成するときに、この他のソース画像データの
画素データの書き込みにおけるメモリアクセスを削減す
ることが出来るため、時間的余裕が無いために合成画像
の生成が行えなくなるということを防止でき、より多く
のソース画像データの合成が可能となり、かつ、バンド
幅に余裕を持たせ、開いたバンド幅において新たなソー
ス画像データを読み込み、第１のメモリへ展開するため
のメモリアクセスが行える。

【図面の簡単な説明】

【図１】 本発明においてアクセス回数が削減できる機
能の概要を説明する概念図である。

【図２】 本発明の一実施形態による画像処理装置の構
成を示すブロック図である。

【図３】 図１におけるＲＡＭ・３の内のバッファメモ
リの領域（表示領域１１１及び描画領域１１２）及びソ
ース画像データ領域１１３のメモリマップを示す概念図
である。

【図４】 表示領域３０とソース画像データ領域３４と
の相対的な位置関係を示す概念図である。

【図５】 画素データの一構成例を説明する概念図であ
る。

【図６】 モニタ１８へ転送する画素データ、すなわち
合成画像及びソース画像データＣの各画素データに対す
る演算処理を説明するための概念図である。

【図７】 モニタ１８へ転送する画素データ、すなわち
合成画像及びソース画像データＣの各画素データに対す
る演算処理を説明するための概念図である。

【図８】 従来のフレームバッファ方式の画像処理装置
の構成を示すブロック図である。

【符号の説明】 １ 描画装置 ２ ＲＯＭ ３ ＲＡＭ ４ 転送回路 ５ 描画回路 ６ ＲＡＭ調停回路 ７ 表示回路 ８，９，１０，１１，１２ レジスタ １３ アドレス生成器 １４ 透明・半透明処
理回路 １５ ポインタ生成回路 １６ ラインバッファ １７ セレクタ １８ モニタ ３０，３１ 表示領域（または描画領域） ３２，３３，３４ ソース画像データ領域

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−99189（ＪＰ，Ａ) 特開 昭62−182794（ＪＰ，Ａ) 特開 昭62−239672（ＪＰ，Ａ) 特開2000−89749（ＪＰ，Ａ) 特開2000−284776（ＪＰ，Ａ) 特開2001−242848（ＪＰ，Ａ) 特開2002−123250（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/40

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 所定の複数のソース画像データを合成処
   理し、合成された合成画像を出力し、表示装置において
   この合成画像を順次表示し、動画を生成する画像処理装
   置において、 前記合成画像の生成に用いる複数のソース画像データが
   記憶された第１のメモリと、 複数のソース画像データを前記第１のメモリから読み出
   して合成し、前記合成画像を生成する描画回路と、 前記合成画像を画像表示装置へ出力する表示回路と、 一方の記憶領域において前記描画回路により前記合成画
   像の合成が行われているとき、他方の記憶領域から合成
   された合成画像が前記表示回路により読み出される、交
   互に描画用または表示用として用いられる２つの記憶領
   域を有する第２のメモリとを具備し、 前記表示回路が表示用の記憶領域から読み出した合成画
   像の画素データと、前記第１のメモリから読み出したこ
   の合成画像に含まれない他のソース画像データの他の画
   素データとを、画像表示装置の表示画面において対応す
   るアドレスのドット毎に演算処理して、この画像表示装
   置へ出力することを特徴とする画像処理装置。
2. 【請求項２】 前記表示回路がラインバッファを有して
   おり、このラインバッファへ合成画像の１走査線分の画
   素データを記憶させ、この画素データと、前記他のソー
   ス画像データにおいて上記走査線に対応する位置の他の
   画素データとを、順次、演算処理することを特徴とする
   請求項１記載の画像処理装置。
3. 【請求項３】 前記表示回路が、前記演算処理の結果に
   おいて、前記他の画素データが透明である場合、前記合
   成画像の画素データを前記表示装置へ出力し、前記他の
   画素データが半透明である場合、この他の画素データと
   前記合成画像の画素データとに基づき半透明処理を行っ
   た後、新たに得られた画素データを前記表示装置へ出力
   し、前記他の画像データが透明でも半透明でも無い場
   合、この他の画素データを前記表示装置へ出力すること
   を特徴とする請求項１または請求項２記載の画像表示装
   置。
4. 【請求項４】 前記表示回路が、前記合成画像のいずれ
   の位置に前記他のソース画像データを重ねるかを示す、
   この合成画像及びこの他のソース画像データの相対位置
   情報を記憶する記憶部を有し、この相対位置情報に基づ
   いて、前記演算処理を行う前記合成画像の画素データと
   前記他の画素データとのアドレスを生成することを特徴
   とする請求項１から請求項３のいずれかに記載の画像処
   理装置。