JPH0624234B2 - １次元光電変換装置 - Google Patents
１次元光電変換装置Info
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- JPH0624234B2 JPH0624234B2 JP58198204A JP19820483A JPH0624234B2 JP H0624234 B2 JPH0624234 B2 JP H0624234B2 JP 58198204 A JP58198204 A JP 58198204A JP 19820483 A JP19820483 A JP 19820483A JP H0624234 B2 JPH0624234 B2 JP H0624234B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ファクシミリあるいは複写機等の高速の密着
型１次元イメージセンサーに使用する１次元光電変換装
置に関するものである。
型１次元イメージセンサーに使用する１次元光電変換装
置に関するものである。
（従来例の構成とその問題点） 従来、ファクシミリ等に用いられる１次元イメージセン
サーには、CdSSeを用いた薄膜の受光素子アレイが主と
して用いられて来た。
サーには、CdSSeを用いた薄膜の受光素子アレイが主と
して用いられて来た。
第１図は従来のCdSSeを用いたマトリックス結線の１次
元センサーの回路構成を示すもので、C101〜C164 は共
通電極側スイッチ、S101 〜S132 は個別電極側スイッ
チ、D101 〜D132 はCdSSe受光ダイオードを示す。
元センサーの回路構成を示すもので、C101〜C164 は共
通電極側スイッチ、S101 〜S132 は個別電極側スイッ
チ、D101 〜D132 はCdSSe受光ダイオードを示す。
これは、光電流の変化の大きな材料を用いることによっ
て受光素子の明抵抗が小さく（100 lxの照明時で約1.2M
Ω程度）、外部のスイッチング回路が容易に構成でき、
比較的素子電極間の浮遊容量の大きなマトリックス結線
多層配線を用いてコンパクトに安価にできる利点があっ
た。しかし、光応答ではCdSSeを用いた場合、５ｍsec／
line（但し、1728素子数、８素子／mm）の読み取り速度
が限度と言われており、このため、光応答の速い非晶質
Se−Te−As、水素化非晶質シリコン（以下、a-Si：Ｈと
記す。）を受光素子としたセンサーが試みられている。
これらの多くはダイオード特性を持ち、光電流を容量に
蓄積し、蓄積電荷をスイッチング素子等で読み出す方法
が多く試みられ、５ｍsec/line（上記素子数）の実績が
得られている。しかし、これら電荷蓄積型センサーで
は、感度が向上する反面、高抵抗回路のため外部のスイ
ッチングによるノイズが浮遊容量を介して混入し、ノイ
ズ除去のための回路処理と、各素子１つ１つにスイッチ
ング素子を必要とするため、実装上の困難を伴う。ま
た、２ｍsec/line以上の高速化には、蓄積時間の減少
と、高周波化のためのスイッチングノイズの増加による
Ｓ／Ｎ比の低下が問題となる。
て受光素子の明抵抗が小さく（100 lxの照明時で約1.2M
Ω程度）、外部のスイッチング回路が容易に構成でき、
比較的素子電極間の浮遊容量の大きなマトリックス結線
多層配線を用いてコンパクトに安価にできる利点があっ
た。しかし、光応答ではCdSSeを用いた場合、５ｍsec／
line（但し、1728素子数、８素子／mm）の読み取り速度
が限度と言われており、このため、光応答の速い非晶質
Se−Te−As、水素化非晶質シリコン（以下、a-Si：Ｈと
記す。）を受光素子としたセンサーが試みられている。
これらの多くはダイオード特性を持ち、光電流を容量に
蓄積し、蓄積電荷をスイッチング素子等で読み出す方法
が多く試みられ、５ｍsec/line（上記素子数）の実績が
得られている。しかし、これら電荷蓄積型センサーで
は、感度が向上する反面、高抵抗回路のため外部のスイ
ッチングによるノイズが浮遊容量を介して混入し、ノイ
ズ除去のための回路処理と、各素子１つ１つにスイッチ
ング素子を必要とするため、実装上の困難を伴う。ま
た、２ｍsec/line以上の高速化には、蓄積時間の減少
と、高周波化のためのスイッチングノイズの増加による
Ｓ／Ｎ比の低下が問題となる。
このため、このような高速領域では、ノイズの少ないシ
リコンCCDが用いられてきた。しかし、CCDは多チップを
配列し、１次元センサーとするため、光学的な調整や装
置のコンパクト化にも限度があるため、薄膜による密着
型高速センサーが望まれていた。又、特開昭56-138966
号公報では、非晶質シリコンからなる薄膜受光素子及び
補償素子、これらの接続点にＭＩＳトランジスタのゲー
トを接続した増幅素子を有する光電変換装置が提案され
ているが、これらの画素を形成するための素子を形成す
るには、製造工程が複雑になるという問題があった。
リコンCCDが用いられてきた。しかし、CCDは多チップを
配列し、１次元センサーとするため、光学的な調整や装
置のコンパクト化にも限度があるため、薄膜による密着
型高速センサーが望まれていた。又、特開昭56-138966
号公報では、非晶質シリコンからなる薄膜受光素子及び
補償素子、これらの接続点にＭＩＳトランジスタのゲー
トを接続した増幅素子を有する光電変換装置が提案され
ているが、これらの画素を形成するための素子を形成す
るには、製造工程が複雑になるという問題があった。
（発明の目的） 本発明は、上記欠点を克服し、製造工程が簡単で、安価
である上、コンパクトで、高速読み取りができるファク
シミリ等に最適なラインセンサを提供することを目的と
する。
である上、コンパクトで、高速読み取りができるファク
シミリ等に最適なラインセンサを提供することを目的と
する。
（発明の構成） 本発明は、少なくとも、薄膜受光素子と、薄膜受光素子
に印加する電圧をバイアスするバイアス抵抗と、薄膜受
光素子とバイアス抵抗によって配分される電圧がゲート
部に印加されると電流増幅素子あるいはインピーダンス
変換素子として機能するドレインまたはソース接地の薄
膜電界効果トランジスタとで１つの画素を形成する１次
元光電変換装置において、基板の上に窒化シリコン絶縁
層と非晶質シリコン層とを順次積層し、且つ、非晶質シ
リコン層の上に平行電極を形設してなる薄膜受光素子
と、基板の上に窒化シリコン絶縁層と非晶質シリコン層
とｎ+非晶質シリコン層とを順次積層してなるバイアス
抵抗と、基板に形設したゲート電極の上に窒化シリコン
絶縁層と非晶質シリコン層とｎ+非晶質シリコン層とを
順次積層し、且つ、ｎ+非晶質シリコン層の上にソース
電極とドレイン電極とを互いに離隔させて形設してなる
逆スタガ型の薄膜電界効果トランジスタとからなるもの
で、このような構成の受光部を多数配置したものをマト
リックス結線するか、各画素に１個ずつにスイッチング
素子を接続することにより、高速走査ができて、コンパ
クトで、安価な１次元光電変換装置を提供できるように
したものである。
に印加する電圧をバイアスするバイアス抵抗と、薄膜受
光素子とバイアス抵抗によって配分される電圧がゲート
部に印加されると電流増幅素子あるいはインピーダンス
変換素子として機能するドレインまたはソース接地の薄
膜電界効果トランジスタとで１つの画素を形成する１次
元光電変換装置において、基板の上に窒化シリコン絶縁
層と非晶質シリコン層とを順次積層し、且つ、非晶質シ
リコン層の上に平行電極を形設してなる薄膜受光素子
と、基板の上に窒化シリコン絶縁層と非晶質シリコン層
とｎ+非晶質シリコン層とを順次積層してなるバイアス
抵抗と、基板に形設したゲート電極の上に窒化シリコン
絶縁層と非晶質シリコン層とｎ+非晶質シリコン層とを
順次積層し、且つ、ｎ+非晶質シリコン層の上にソース
電極とドレイン電極とを互いに離隔させて形設してなる
逆スタガ型の薄膜電界効果トランジスタとからなるもの
で、このような構成の受光部を多数配置したものをマト
リックス結線するか、各画素に１個ずつにスイッチング
素子を接続することにより、高速走査ができて、コンパ
クトで、安価な１次元光電変換装置を提供できるように
したものである。
（実施例の説明） 第２図は本発明による１次元光電変換装置の一実施例の
回路構成を示すもので、C201〜C264 は共通電極側スイ
ッチ、S201〜S232 は個別電極側スイッチを示し、ここ
までの構成は第１図に示した従来のものと同じである。
本発明ではａ−Si ：Ｈ受光素子D201〜D232 を用い、バ
イアス抵抗R201〜R232 によってバイアス印加され、こ
れらによって配分された電圧は、ａ−Si ：Ｈによる薄
膜トランジスタ（以下、TFT と記す。）である電界効果
トランジスタT201〜T232 のゲート部に印加され、光照
射によって生じた電位変化をTFT のドレインまたはソー
ス側の負荷抵抗L2 を通じて出力として読み出すもので
ある。
回路構成を示すもので、C201〜C264 は共通電極側スイ
ッチ、S201〜S232 は個別電極側スイッチを示し、ここ
までの構成は第１図に示した従来のものと同じである。
本発明ではａ−Si ：Ｈ受光素子D201〜D232 を用い、バ
イアス抵抗R201〜R232 によってバイアス印加され、こ
れらによって配分された電圧は、ａ−Si ：Ｈによる薄
膜トランジスタ（以下、TFT と記す。）である電界効果
トランジスタT201〜T232 のゲート部に印加され、光照
射によって生じた電位変化をTFT のドレインまたはソー
ス側の負荷抵抗L2 を通じて出力として読み出すもので
ある。
第３図はａ−Si ：Ｈ受光素子の電極構成を示すもの
で、厚さ約 0.6μｍのａ−Si ：Ｈ膜３２に、くし形電
極３１を形成する。電極の幅は１０μｍ、素子サイズは
90μｍ× 120μｍ、素子間隔は 140μｍとした。
で、厚さ約 0.6μｍのａ−Si ：Ｈ膜３２に、くし形電
極３１を形成する。電極の幅は１０μｍ、素子サイズは
90μｍ× 120μｍ、素子間隔は 140μｍとした。
第４図は TFTの断面図を示し、基板41上にMoゲート電極
42を形成し、Si3N4 絶縁膜43と a-Si:H膜44を形成し、
その上にソース、ドレイン電極45，46を形成する。この
時、電極とのオーミック接触を得るためn+層を介在させ
る。
42を形成し、Si3N4 絶縁膜43と a-Si:H膜44を形成し、
その上にソース、ドレイン電極45，46を形成する。この
時、電極とのオーミック接触を得るためn+層を介在させ
る。
この時のSi3N4 絶縁層、 a-Si :Ｈ膜の製造条件の下表
に示す。
に示す。
第５図は、第４図に示したTFT のチャンネル長10μｍ、
チャンネル幅200μｍの場合のトランジスタ特性を示す
もので、横軸はゲート・ソース間電圧VGS、他軸はドレ
イン電流IDSを示し、VD＝12Ｖ，VGS＝12Ｖでのドレイン
電流IDSは２×10-5Ａ以上のオン電流が流れている。
チャンネル幅200μｍの場合のトランジスタ特性を示す
もので、横軸はゲート・ソース間電圧VGS、他軸はドレ
イン電流IDSを示し、VD＝12Ｖ，VGS＝12Ｖでのドレイン
電流IDSは２×10-5Ａ以上のオン電流が流れている。
次に、本実施例で用いた受光部にはTFTの、a-Si:Ｈと同
一の膜を用いる。この場合、１〜２Ｖ／μｍの電圧印加
で100lxの照度の１ｍsec の光パルスで電流変調度（明
部電流／暗部電流）＝10以上が得られる。但し、この時
の明比抵抗４×155Ω・cm（100lx時）、暗比抵抗は８×1
08Ω・cmである。また、電極下にa-si:ＨとSi3N4 膜を介
して、ＴＦＴ同様に全面にゲート電極（電位安定化電
極）を用いて受光素子a-Si:Ｈの膜の表面状態を、例え
ば電極を０電位に接地することにより制御すれば、安全
性、再現性も向上できる。
一の膜を用いる。この場合、１〜２Ｖ／μｍの電圧印加
で100lxの照度の１ｍsec の光パルスで電流変調度（明
部電流／暗部電流）＝10以上が得られる。但し、この時
の明比抵抗４×155Ω・cm（100lx時）、暗比抵抗は８×1
08Ω・cmである。また、電極下にa-si:ＨとSi3N4 膜を介
して、ＴＦＴ同様に全面にゲート電極（電位安定化電
極）を用いて受光素子a-Si:Ｈの膜の表面状態を、例え
ば電極を０電位に接地することにより制御すれば、安全
性、再現性も向上できる。
バイアス抵抗には500KΩ〜５ＭΩが必要である。これに
は102Ω・cmのn+層を用いる。０．４μｍの膜厚では50μ
ｍ幅×100μｍ長のパターン化で５ＭΩが得られる。以
上の構成において、負荷抵抗を増幅器の入力抵抗も含め
て０．５ＫΩとすれば、入力電圧約10ｍＶが得られ、こ
の時のパルス立上りは、約１．２μsec であった。これ
はマトリックス配線の多層配線部の上下配線間の容量が
約90pFと、入力の増幅器のスイッチの入力容量が約10p
F、増幅器の入力抵抗10KΩからの予測値とほぼ一致す
る。
は102Ω・cmのn+層を用いる。０．４μｍの膜厚では50μ
ｍ幅×100μｍ長のパターン化で５ＭΩが得られる。以
上の構成において、負荷抵抗を増幅器の入力抵抗も含め
て０．５ＫΩとすれば、入力電圧約10ｍＶが得られ、こ
の時のパルス立上りは、約１．２μsec であった。これ
はマトリックス配線の多層配線部の上下配線間の容量が
約90pFと、入力の増幅器のスイッチの入力容量が約10p
F、増幅器の入力抵抗10KΩからの予測値とほぼ一致す
る。
第６図は本発明の１次元光電変換装置の一実施例の配置
図、第７図はその断面図を示す。
図、第７図はその断面図を示す。
第６図において、61は a-Si：Ｈ受光部、62はバイアス
抵抗でTFTに用いるn+層を用い、63はTFT部、64はゲート
電極、65はドレイン電極であり、両電極64および65の下
には絶縁層として紫外線硬化樹脂等が用いられる。ま
た、第７図において、71はSi3N4 膜、72は a-Si：Ｈ、7
3はn+層、74はTFTゲート電極、75は紫外線硬化樹脂等の
絶縁層、76はゲート部アルミ配線、77はa-Si:用くし形
電極、78はソース電極を示す。
抵抗でTFTに用いるn+層を用い、63はTFT部、64はゲート
電極、65はドレイン電極であり、両電極64および65の下
には絶縁層として紫外線硬化樹脂等が用いられる。ま
た、第７図において、71はSi3N4 膜、72は a-Si：Ｈ、7
3はn+層、74はTFTゲート電極、75は紫外線硬化樹脂等の
絶縁層、76はゲート部アルミ配線、77はa-Si:用くし形
電極、78はソース電極を示す。
なお、本発明では受光部とTFT部には同一電源を用いた
が、独立電源とした方がバイアス電源を任意に設定でき
る点で、素子のばらつきにも対応できるため便利であ
る。
が、独立電源とした方がバイアス電源を任意に設定でき
る点で、素子のばらつきにも対応できるため便利であ
る。
このようにして得られる密着型１次元イメージセンサー
の出力は、100lxの受光面照度の光学系を用いて、S/N比
20dB 以上で２ｍsec/line以上の高速読み取りが可能で
あった。
の出力は、100lxの受光面照度の光学系を用いて、S/N比
20dB 以上で２ｍsec/line以上の高速読み取りが可能で
あった。
窒化シリコン，ａ−Ｓｉ：Ｈ，ｎ＋層を順次形成した逆
スタガ型のＴＦＴと同一構造の窒化シリコン−ａ−Ｓ
ｉ：Ｈを用いた光導電素子と、窒化シリコン，ａ−Ｓ
ｉ：Ｈ，ｎ＋層（他層は抵抗が高いため抵抗値は無視で
きる）を用いたバイアス抵抗とを、ＴＦＴを構成するそ
れぞれの層で形成することにより、ＴＦＴの製膜工程と
同一の製膜工程によって各画素構成素子が形成できる。
スタガ型のＴＦＴと同一構造の窒化シリコン−ａ−Ｓ
ｉ：Ｈを用いた光導電素子と、窒化シリコン，ａ−Ｓ
ｉ：Ｈ，ｎ＋層（他層は抵抗が高いため抵抗値は無視で
きる）を用いたバイアス抵抗とを、ＴＦＴを構成するそ
れぞれの層で形成することにより、ＴＦＴの製膜工程と
同一の製膜工程によって各画素構成素子が形成できる。
（発明の効果） 以上説明したように、本発明によれば、内部抵抗の大き
な受光素子を、薄膜トランジスタによって電流増幅又は
インピーダンスを変換することにより、２msec/line以
上の高速読み取りができて、コンパクトで、安価な密着
型の１次元センサーを提供できるという効果を奏する。
な受光素子を、薄膜トランジスタによって電流増幅又は
インピーダンスを変換することにより、２msec/line以
上の高速読み取りができて、コンパクトで、安価な密着
型の１次元センサーを提供できるという効果を奏する。
第１図は従来のCdSSeを用いた１次元センサーを回路構
成を示す図、第２図は本発明の一実施例の回路構成図、
第３図はa-Si：Ｈ受光素子の電極構成図、第４図はTFT
の断面図、第５図は本発明によるTFTのトランジスタ特
性図、第６図および第７図は本発明の一実施例の配置図
およびその断面図である。 C201〜C264 ……共通電極側スイッチ、 S201〜S232 ……個別電極側スイッチ、 D201〜D232 ……a-Si：Ｈ受光素子、R201〜R232……バ
イアス抵抗、T201〜T232……電界効果トランジスタ、31
……くし形電極、32……a-Si:Ｈ膜、41……基板、42…
…Moゲート電極、43……Si3N4 絶縁膜、 44……a-si:Ｈ膜、45……ソース電極、46……ドレイン
電極、61……a-Si:Ｈ受光部、62……バイアス抵抗、63
……TFT部、64……ゲート電極、65……ドレイン電極、7
1……Si3N4 層、72……a-Si:Ｈ、 73……n+層、74……TFTゲート電極、75……紫外線硬化
樹脂等の絶縁層、76……ゲート部アルミ配線、77……a-
Si:Ｈ用くし形電極、78……ソース電極。
成を示す図、第２図は本発明の一実施例の回路構成図、
第３図はa-Si：Ｈ受光素子の電極構成図、第４図はTFT
の断面図、第５図は本発明によるTFTのトランジスタ特
性図、第６図および第７図は本発明の一実施例の配置図
およびその断面図である。 C201〜C264 ……共通電極側スイッチ、 S201〜S232 ……個別電極側スイッチ、 D201〜D232 ……a-Si：Ｈ受光素子、R201〜R232……バ
イアス抵抗、T201〜T232……電界効果トランジスタ、31
……くし形電極、32……a-Si:Ｈ膜、41……基板、42…
…Moゲート電極、43……Si3N4 絶縁膜、 44……a-si:Ｈ膜、45……ソース電極、46……ドレイン
電極、61……a-Si:Ｈ受光部、62……バイアス抵抗、63
……TFT部、64……ゲート電極、65……ドレイン電極、7
1……Si3N4 層、72……a-Si:Ｈ、 73……n+層、74……TFTゲート電極、75……紫外線硬化
樹脂等の絶縁層、76……ゲート部アルミ配線、77……a-
Si:Ｈ用くし形電極、78……ソース電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−138358（ＪＰ，Ａ) 特開 昭56−138966（ＪＰ，Ａ) 特開 昭57−120811（ＪＰ，Ａ)
Claims (1)
- 【請求項１】少なくとも、薄膜受光素子と、前記薄膜受
光素子に印加する電圧をバイアスするバイアス抵抗と、
前記薄膜受光素子とバイアス抵抗とによって配分される
電圧がゲート部に印加されると電流増幅素子あるいはイ
ンピーダンス変換素子として機能するドレインまたはソ
ース接地の薄膜電界効果トランジスタとで１つの画素を
形成する１次元光電変換装置において、 基板の上に窒化シリコン絶縁層と非晶質シリコン層とを
順次積層し、且つ、前記非晶質シリコン層の上に平行電
極を形設してなる前記薄膜受光素子と、 前記基板の上に窒化シリコン絶縁層と非晶質シリコン層
とｎ+非晶質シリコン層とを順次積層してなる前記バイ
アス抵抗と、 前記基板に形設したゲート電極の上に窒化シリコン絶縁
層と非晶質シリコン層とｎ+非晶質シリコン層とを順次
積層し、且つ、前記ｎ+非晶質シリコン層の上にソース
電極とドレイン電極とを互いに離隔させて形設してなる
逆スタガ型の前記薄膜電界効果トランジスタと からなることを特徴とする１次元光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198204A JPH0624234B2 (ja) | 1983-10-25 | 1983-10-25 | １次元光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198204A JPH0624234B2 (ja) | 1983-10-25 | 1983-10-25 | １次元光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6091666A JPS6091666A (ja) | 1985-05-23 |
| JPH0624234B2 true JPH0624234B2 (ja) | 1994-03-30 |
Family
ID=16387208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198204A Expired - Lifetime JPH0624234B2 (ja) | 1983-10-25 | 1983-10-25 | １次元光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624234B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0734463B2 (ja) * | 1986-06-07 | 1995-04-12 | キヤノン株式会社 | 光電変換装置 |
| JP2501199B2 (ja) * | 1986-06-23 | 1996-05-29 | キヤノン株式会社 | 光電変換装置 |
| EP0272152B1 (en) * | 1986-12-18 | 1994-08-03 | Canon Kabushiki Kaisha | Signal reading out circuit |
| JP6459271B2 (ja) | 2014-07-23 | 2019-01-30 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | イメージセンサ及びその駆動方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56138966A (en) * | 1980-03-31 | 1981-10-29 | Canon Inc | Photoelectric converter |
| JPS56138358A (en) * | 1980-03-31 | 1981-10-28 | Canon Inc | Copy recorder |
-
1983
- 1983-10-25 JP JP58198204A patent/JPH0624234B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6091666A (ja) | 1985-05-23 |
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