JPH0730084A - ２次元密着型イメージセンサ - Google Patents

Abstract

(57)【要約】 【目的】 解像度を低下させること無く感度を向上さ
せ、消費電力を小さくし、薄膜トランジスタのスイッチ
ング特性が良好な２次元密着型イメージセンサを提供す
る。 【構成】 スイッチング素子としての薄膜トランジスタ
６のチャネル領域２０′を遮光する遮光層の配線と受光
素子２に一定電圧を供給するバイアス線１１とを共通に
した２次元密着型イメージセンサである。 【効果】 遮光層の配線とバイアス線１１とを兼用する
ことで受光面積を広くできるので、解像度を損なうこと
なく感度を向上させ、バイアス線１１をアルミニウムと
することで配線抵抗を小さくして消費電力を抑え、ゲー
ト線１０とバイアス線１１との交差部の容量を小さくし
てゲートパルスへの悪影響を小さくし、良好なスイッチ
ング特性を得ることができる効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ、スキャ
ナ、光学式文字読取装置等の画像入力装置に用いられる
２次元密着型イメージセンサに係り、特に、感度を向上
させ、消費電力を低減し、スイッチング特性が良好な２
次元密着型イメージセンサに関する。

【０００２】

【従来の技術】従来の画像読取装置には、ＣＣＤ（電荷
結合素子）センサ或いはＭＯＳ型センサ等をライン状の
１次元に形成したＩＣセンサを用いて、ＩＣセンサ上の
原稿像を縮小結像させて読み取る縮小型イメージセンサ
や、原稿幅と同程度の長尺状にフォトダイオード等の受
光素子を配列した１次元イメージセンサを用いて、セン
サ上に等倍正立像を結像させて読み取る等倍センサ等が
あった。

【０００３】しかし、縮小型イメージセンサは、原稿幅
をＩＣセンサのチップ長にまで縮小結像させるため、長
い光路長が必要であり、また、レンズ周辺部の収差等の
問題があった。また、等倍センサは、縮小センサと比較
すると光路長は短くなるが、等倍正立像を結像させるた
めに設けられるオプティカルファイバーレンズアレイが
高価であり、更に、色収差等の問題があった。

【０００４】そこで、上記の問題を解決するものとし
て、現在、完全密着型の１次元イメージセンサが知られ
ている。図７は、１次元完全密着型イメージセンサの模
式断面説明図である。尚、以下では、１次元完全密着型
イメージセンサを単に１次元密着型イメージセンサと呼
ぶことにする。１次元密着型イメージセンサは、透明基
板１上に光電変換部である受光素子２が複数個、原稿幅
と同じ長さに長尺状に配列されて受光素子アレイが形成
されており、各受光素子２の間には採光部３が形成さ
れ、全体が透明保護膜４で覆われた構成となってる。

【０００５】上記構成の１次元密着型イメージセンサで
は、基板１の裏面から採光部３を通って入射した光は、
透明保護膜４上にセットされた原稿５の面で反射され、
原稿の明暗に応じた反射光が受光素子２に入射して光電
流が発生し、この光電流を受光素子毎に読み取って画像
信号を得るようになっていた。

【０００６】そして、１次元イメージセンサによる２次
元画像の読み取り動作（走査）は、１次元センサの読み
取り方向（主走査方向）に電気的に走査すると同時に、
主走査方向と直行する方向（副走査方向）に、原稿又は
１次元センサのいずれかを、機械的手段によって相対的
に移動させることによって行われている。一般的に、原
稿を搬送するタイプはファクシミリ等に用いられ、セン
サユニットを移動させるタイプはスキャナ等に用いられ
ている。

【０００７】しかし、原稿を搬送するタイプでは原稿が
シート状のものに限定され、センサユニットを移動する
タイプでは装置全体が大型になると共に、センサ部の形
状が限定されるために密着型のイメージセンサを適用す
ることに適しておらず、また、どちらも高性能の機械的
走査手段と、照射光をセンサ上面の原稿面に導く光学系
が必要であるためコストが高くなってしまうという問題
があった。

【０００８】更に、１次元密着型イメージセンサでは、
同一のセンサをライン毎に繰り返して用いるため、信号
電荷の読み残しや光応答特性の低下等によって解像度が
低下してしまう問題があり、また、蓄積時間が１ライン
の走査速度に対応しているため、高速度で読み取る場合
には信号電荷が小さくなり、Ｓ／Ｎ比が低下してしまう
という問題があった。

【０００９】そこで、上記１次元密着型イメージセンサ
の問題を解決するものとして、例えば、図８に示すよう
な２次元密着型イメージセンサが提案されている。図８
は、２次元密着型イメージセンサの等価回路図である。
２次元密着型イメージセンサは、図８に示すように、行
方向と列方向の２次元に配列された画素７から成る受光
エリア７′と、各行を選択的に走査するゲート線１０及
び各列を選択的に走査するデータ線９と、ゲート線１０
が接続するシフトレジスタ１４と、データ線９が接続す
るアナログマルチプレクサ１３とから構成されている。

【００１０】次に、２次元密着型イメージセンサの１画
素の構成について図９及び図１０を用いて説明する。図
９は、２次元密着型イメージセンサの１画素の平面説明
図であり、図１０は、図９のＢ−Ｂ′部分の断面説明図
である。各画素は、図９及び図１０に示すように、基板
１上に形成された光電変換部である受光素子２と、スイ
ッチング素子である薄膜トランジスタ（ＴＦＴ）６と、
採光部３とから構成されており、そして、画素の周囲に
は、行方向にゲート電極１８に接続するゲート線１０、
列方向にソース電極に接続するデータ線９と受光素子に
接続するバイアス線１１、更に列方向に薄膜トランジス
タのゲート電極１８の上部の半導体活性層（チャネル領
域２０′）を覆う遮光層１２の配線が形成されている。
ここで、バイアス線１１は、受光素子２の下部の金属電
極１５にバイアス電圧を供給するものである。

【００１１】そして、上記構成の２次元密着型イメージ
センサにおいては、基板１の裏側から採光部３を通って
入射した光は、原稿面で反射されて受光素子２の受光部
に達し、ここで原稿の明暗に応じた反射光によって光電
流が発生し、発生した光電流に対応した電荷が受光素子
の寄生容量等に蓄積され、薄膜トランジスタ６のオン／
オフにより蓄積された電荷を転送して電気信号として出
力して画像信号を読み出されるようになっていた。

【００１２】ここで、遮光層１２は、アルミニウム（Ａ
ｌ）から成り、薄膜トランジスタの半導体活性層２０に
光が入射して光電変換を起こすのを防ぐために、半導体
活性層２０の上部に、半導体活性層２０を覆うように形
成されるものである。尚、遮光層１２は、一定電位、例
えばグランド（ＧＮＤ）レベルに接続されているのが一
般的である。

【００１３】ところで、２次元密着型イメージセンサで
は、実現しようとする解像度を設定すると、ｘ（行）方
向、ｙ（列）方向の画素ピッチが決定され、画素面積が
限定されることになるが、上記の構成要素を全て画素中
に形成しなければならず、感度を高くするためには開口
率（画素面積における受光面積の割合）を向上させる必
要がある。そのためには、非受光面積を最小にする必要
があり、照明用の採光部３は、光源を明るくすれば小さ
くすることが可能であるが、薄膜トランジスタ６や各配
線部分は、デバイス特性（例えば、薄膜トランジスタの
オン時の抵抗、各配線抵抗等）及びプロセスルールによ
って制限されるために縮小することは困難である。

【００１４】一方、従来の２次元密着型イメージセンサ
としては、図１１及び図１２に示すような構成のものも
あった。図１１は、別の従来の２次元密着型イメージセ
ンサの平面説明図であり、図１２は、図１１のＣ−Ｃ′
部分の断面説明図である。図１１に示す２次元密着型イ
メージセンサは、受光素子２の金属電極１５を画素毎に
個別に形成するのではなく、列毎に共通の共通電極とし
て形成しているものである。このように金属電極１５を
共通電極とした場合は、受光素子上部のバイアス線が不
要になり、製造方法は容易であった。尚、上記図１１及
び図１２に関連する技術文献として、特開平４−３０９
０５９号公報がある。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来の個別バイアス電極を用いた２次元密着型イメージセ
ンサでは、１画素内で、薄膜トランジスタ、データ線、
ゲート線、バイアス線及び採光部は非光電変換部分であ
って、この非光電変換部分を縮小するのが困難であるた
め、画素中で非光電変換部が占める面積がかなり大きく
なり、従って光電変換部の面積が小さくなって、イメー
ジセンサの感度が低下するという問題点があり、また、
感度を向上させるために光電変換部の面積を大きくする
と、１画素の面積が大きくなり、解像度が低下するとい
う問題点があった。

【００１６】また、図１１及び図１２に示した従来の共
通電極を用いた２次元密着型イメージセンサでは、受光
素子の共通電極はシート抵抗の大きいクロム（Ｃｒ）で
形成されているため、消費電力が大きくなり、更に、薄
膜トランジスタのゲート線の上部に、薄い絶縁層を介し
てクロム（Ｃｒ）から成る受光素子の共通電極がゲート
線と直交するように形成されているため、各画素におい
てゲート線と共通電極の交差部に容量が生じ、ゲートパ
ルスの発信部から離れる程に、容量の影響が大きくなっ
てゲートパルスの波形が崩れ、薄膜トランジスタのスイ
ッチング特性が低下するという問題点があった。

【００１７】本発明は上記実情に鑑みて為されたもの
で、解像度を低下させること無く感度を向上させ、消費
電力が小さく、薄膜トランジスタのスイッチング特性が
良好な２次元密着型イメージセンサを提供することを目
的とする。

【００１８】

【課題を解決するための手段】上記従来例の問題点を解
決するための本発明は、受光素子と、前記受光素子に接
続するスイッチング素子としての薄膜トランジスタとを
具備する画素が基板上に２次元のマトリクス状に配列さ
れた２次元密着型イメージセンサにおいて、前記薄膜ト
ランジスタのチャネル領域を遮光する遮光層の配線と前
記受光素子に一定電圧を供給するバイアス線とを共通に
したことを特徴としている。

【００１９】

【作用】本発明によれば、薄膜トランジスタのチャネル
領域を遮光する遮光層の配線と受光素子のバイアス線と
を共通にした２次元密着型イメージセンサとしているの
で、バイアス線を薄膜トランジスタの上部に形成する構
造となり、画素面積を拡大すること無く光電変換部の面
積を大きくして、解像度を低下させずに感度を向上させ
ることができ、また、バイアス線と薄膜トランジスタの
ゲート線との垂直方向の距離を大きくできるため、バイ
アス線とゲート線との交差部において形成される容量が
小さくなり、ゲートパルスへの影響を小さくして薄膜ト
ランジスタのスイッチング特性を向上させることがで
き、更に、バイアス線をシート抵抗の低いアルミニウム
で形成すれば、消費電力を低減することができる。

【００２０】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。本発明の一実施例に係る２次元密着型イメ
ージセンサの基本的な構成は、図８に示した従来の２次
元密着型イメージセンサの構成と同様である。すなわ
ち、本実施例のイメージセンサは、行方向と列方向の２
次元マトリクス状に配列された画素７から成る受光エリ
ア７′と、各行を選択的に走査するゲート線１０及び各
列を選択的に走査するデータ線９から構成され、更に、
ゲート線１０はシフトレジスタ１４に接続され、データ
線９はアナログマルチプレクサ１３に接続されている。

【００２１】次に、各画素の構成について説明する。図
１は、本発明の一実施例に係る２次元密着型イメージセ
ンサの１画素の平面説明図であり、図２は、図１のＡ−
Ａ′部分の断面説明図である。各画素は、図１及び図２
に示すように、ガラス等の透明な基板１上に形成された
受光素子２と、スイッチング素子としての薄膜トランジ
スタ（ＴＦＴ）６と、採光部３とから構成され、薄膜ト
ランジスタ６のゲート電極は行毎にゲート線１０に接続
され、ソース電極は列毎にデータ線９にそれぞれ接続さ
れ、受光素子２は薄膜トランジスタ６のドレイン電極に
接続され、更に、本実施例の特徴部分として受光素子２
の金属電極１５は列毎に薄膜トランジスタ６の遮光層と
兼用のバイアス線１１に接続されている。

【００２２】ここで、受光素子２と薄膜トランジスタ６
の具体的な構成について図２を用いて説明する。受光素
子２は、各受光素子毎に分割形成され、基板１上にクロ
ム（Ｃｒ）から成る下部電極としての金属電極１５と、
水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）から成る
光導電層１６と、同様に分割形成された酸化インジウム
・スズ（ＩＴＯ）から成る透明電極１７とが順次積層す
るサンドイッチ型を構成している。つまり、金属電極１
５、光導電層１６及び透明電極１７とが画素毎に分割形
成されているものである。

【００２３】薄膜トランジスタ（ＴＦＴ）６は、基板１
上にクロム（Ｃｒ）から成るゲート電極１８、窒化シリ
コン（ＳｉＮx ）から成るゲート絶縁層１９、ａ−Ｓ
ｉ：Ｈから成る半導体活性層２０、ゲート電極１８に対
向するよう設けられたＳｉＮxから成るトップ絶縁層２
１、半導体活性層２０及びトップ絶縁層２１の一部を覆
うように形成されたｎ+ 水素化アモルファスシリコン
（ｎ+ ａ−Ｓｉ：Ｈ）から成るオーミックコンタクト層
２２、Ｃｒから成るソース電極２３及びドレイン電極２
４、その上にポリイミドから成る層間絶縁層２５、更に
その上にアルミニウム（Ａｌ）から成る配線層２６、特
に、トップ絶縁層２１の上部においては遮光層を兼ねる
バイアス線１１とが順次積層された逆スタガ型の薄膜ト
ランジスタとなっている。

【００２４】本実施例の特徴部分であるバイアス線１１
は、薄膜トランジスタ６のトップ絶縁層２１の上部に列
方向に形成され、半導体活性層２０内で、ゲート電極１
８上部のチャネル領域２０′に光が入り込んで光電変換
作用を引き起こすのを防ぐための遮光層としても機能す
るようになっている。これにより、従来は別個に形成さ
れていた遮光層の配線とバイアス線とを共通にして、画
素中の列方向の金属線を１本削減して、受光部分の面積
を大きく取ることを可能とするものである。

【００２５】例えば、配線材料としてアルミニウム（Ａ
ｌ）を用い、最小線幅が１０μｍ、最小線間スペースが
１０μｍのプロセスルールで、画素の列方向のピッチ幅
をＹμｍとすると、１画素内において約２０μｍ×Ｙμ
ｍのスペース分だけ受光素子の面積を拡大することがで
きるものである。

【００２６】また、バイアス線１１をＣｒに比べてシー
ト抵抗の低いＡｌで形成することにより、イメージセン
サにおけるバイアス電圧印加のための消費電力を低減す
ることができるものである。更に、金属電極１５を画素
毎に分割形成した個別電極として、上部に形成されたバ
イアス線１１から電圧を供給するようにしているため、
バイアス線１１と薄膜トランジスタ６のゲート電極８に
接続するゲート線８との交差部では、ゲート線８とバイ
アス線１１の間にＳｉＮx 、ポリイミド等の何層かの膜
が形成されていることになり、交差部での容量を小さく
することができ、ゲート線８を伝播するゲートパルスへ
の影響を小さくすることができるものである。

【００２７】次に、本実施例の２次元密着型イメージセ
ンサの回路構成及び駆動方法について図３及び図４を使
って説明する。図３は、２次元イメージセンサの等価回
路図であり、図４は、１画素の等価回路図である。図３
及び図４に示すように、受光エリアは、画素７がｍ行×
ｎ列のマトリクス状に配置されて形成され、各画素中の
受光素子２は、フォトダイオードＰi,j (i=1〜m, j=1〜
n)と寄生容量により等価的に表される。また、各受光素
子２は薄膜トランジスタＴi,j (i=1〜m, j=1〜n)のドレ
イン電極に接続され、薄膜トランジスタＴi,j のソース
電極はデータ線９を介して負荷容量ＣLj(j=1〜n)に接続
され、更に、データ線９はアナログマルチプレクサ１３
に接続されている。また、各受光素子にはバイアス線１
１を介して共通のバイアス電圧ＶB が印加されており、
本実施例ではバイアス電圧ＶB を５Ｖとしている。

【００２８】そして、各薄膜トランジスタＴi,j のゲー
ト電極には、行毎に共通のゲート線１０を介してゲート
パルスφを発生させるシフトレジスタ１４が接続されて
いる。そして、ゲートパルスφi によってイメージセン
サのｉ行目の薄膜トランジスタが全て同時にオンとな
り、寄生容量等に蓄積された電荷を負荷容量ＣLjに転送
するようになっている。

【００２９】そして、図４に示すように、光電流ｉp に
よって各受光素子に発生した光電荷は一定時間受光素子
の寄生容量ＣPD、付加容量ＣADD 及び薄膜トランジスタ
のドレイン・ゲート間のオーバーラップ容量ＣGDに蓄積
された後、薄膜トランジスタＴi,j を電荷転送用のスイ
ッチとして用いて、電圧ＶG のゲートパルスφが印加さ
れた特定行の電荷がデータ線９を介して負荷容量ＣLjに
転送蓄積され、アナログマルチプレクサ１３によってデ
ータ線９の電圧値ＶL を順次読み取って、画像信号を出
力するようになっている。

【００３０】ここで、遮光層の配線（遮光配線）を兼ね
たバイアス線１１に５Ｖを印加することによる薄膜トラ
ンジスタの動作への影響について図５を使って説明す
る。図５は、本実施例における薄膜トランジスタのＩD
−ＶG 特性図である。チャネル幅が１８０〜２００μ
ｍ、チャネル長が１０〜１５μｍ、オーバーラップ（ゲ
ート電極とソース・ドレインとの重なり）が２〜４μｍ
の薄膜トランジスタを用いて、ゲート電圧ＶG ＝５Ｖ、
ドレイン電圧ＶD （ドレイン電極側に掛かる電圧）＝５
Ｖの場合について、バイアス線１１となる遮光配線が接
地されている時と、この遮光配線に５Ｖが印加されてい
る時とのドレイン・ソース電流ＩD （オン電流）を比較
する。図５に示すように、遮光配線が接地されている場
合にはオン電流は１．０〜１．５μＡであり（図５
（ａ））、遮光配線にＶB ＝５Ｖを印加した場合にはオ
ン電流は１．２〜１．８μＡである（図５（ｂ））か
ら、５Ｖ印加時のほうが２０％程度大きくなっている。

【００３１】同様に、ＶG ＝−５Ｖ、ＶD ＝５Ｖの場合
のドレイン・ソース電流ＩD （オフ電流）は、バイアス
線１１となる遮光配線が接地されている場合は０．２〜
０．５picoＡ（図５（ａ））、遮光配線に５Ｖ印加時は
０．４〜０．６picoＡ（図５（ｂ））と、５Ｖ印加時の
ほうが２０％程度大きくなっている。

【００３２】また、図５のグラフから、しきい値電圧Ｖ
thを求めると、遮光配線接地時は１．２〜１．５Ｖ、遮
光配線５Ｖ印加時は１．０〜１．３Ｖと変化している。
しかし、オン／オフ比は、遮光配線接地時と５Ｖ印加時
のいずれの場合も６桁となり、ほぼ同等で、十分なオン
／オフ比が得られている。従って、遮光配線を兼ねたバ
イアス線１１をチャネル上部に形成しても、スイッチン
グ特性はほとんど変化せず、イメージセンサの駆動への
影響はほとんど無いものである。

【００３３】次に、本実施例の２次元密着型イメージセ
ンサの製造方法について図６を使って説明する。図６
（ａ）〜（ｅ）は、本実施例の２次元密着型イメージセ
ンサの製造方法を示すプロセス断面説明図である。ま
ず、ガラス等の基板１上に、クロム（Ｃｒ1 ）をＤＣス
パッタリング法により７５０オングストローム程度の膜
厚で着膜し、フォトリソグラフィー及びエッチングによ
りパターニングして薄膜トランジスタのゲート電極１８
を形成する（図６（ａ）参照）。

【００３４】そして、ＢＨＦ処理及びアルカリ洗浄後、
プラズマＣＶＤ法によりゲート絶縁層１９としての窒化
シリコン（ｂ−ＳｉＮx ）を３０００オングストローム
程度の膜厚で、半導体活性層２０としての水素化アモル
ファスシリコン（ａ−Ｓｉ：Ｈ）を５００オングストロ
ーム程度の膜厚で、トップ絶縁層２１としての窒化シリ
コン（ｔ−ＳｉＮx ）を１５００オングストローム程度
の膜厚で真空を破らずに連続して着膜する。そして、裏
面露光を用いたフォトリソグラフィー及びエッチングに
よりｔ−ＳｉＮx をパターニングしてトップ絶縁層２１
を形成する（図６（ｂ）参照）。

【００３５】ここで、ｂ−ＳｉＮx を着膜する条件は、
基板温度を３００〜４００℃、ＳｉＨ₄ とＮＨ₃ のガス
圧力を０．１〜０．５Torr、ＳｉＨ₄ ガス流量を１０〜
５０sccm、ＮＨ₃ ガス流量を１００〜３００sccm、ＲＦ
パワーを５０〜２００Ｗとする。ａ−Ｓｉ：Ｈを着膜す
る条件は、基板温度を２００〜３００℃、ＳｉＨ₄ のガ
ス圧力を０．１〜０．５Torr、ＳｉＨ₄ のガス流量を１
００〜３００sccm、ＲＦパワーを５０〜２００Ｗとす
る。ｔ−ＳｉＮx を着膜する条件は、基板温度を２００
〜３００℃、ＳｉＨ₄ とＮＨ₃ のガス圧力を０．１〜
０．５Torr、ＳｉＨ₄ ガス流量を１０〜５０sccm、ＲＦ
パワーを５０〜２００Ｗとする。

【００３６】次に、オーミックコンタクト層２２として
のｎ+ ａ−Ｓｉ：ＨをＰ−ＣＶＤ法により１０００オン
グストローム程度の膜厚で着膜し、その上に、ＴＦＴの
ソース・ドレイン電極及びフォトダイオードの金属電極
１５となる第２のクロム（Ｃｒ2 ）層をＤＣマグネトロ
ンスパッタ法により１５００オングストローム程度の膜
厚で着膜し、更にその上に、フォトダイオードの光導電
層１６となるａ−Ｓｉ：ＨをＰ−ＣＶＤ法により１３０
００オングストローム程度の膜厚で着膜し、その上に透
明電極１７となるＩＴＯをＤＣマグネトロンスパッタ法
により６００オングストローム程度の膜厚で着膜する。
この時、それぞれの着膜の前にアルカリ洗浄を行う。そ
して、フォトリソグラフィー及びエッチングによりＩＴ
Ｏをパターニングし、同一のレジストパターンを使って
ａ−Ｓｉ：Ｈをドライエッチングによりパターニングし
て、フォトダイオードの透明電極１７と光導電層１６を
形成する（図６（ｃ）参照）。

【００３７】ここで、第２のクロム層（Ｃｒ2 ）は、ａ
−Ｓｉ：Ｈのドライエッチング時にストッパーとしての
役割を果たし、パターニングされずに残る。また、この
ドライエッチング時にａ−Ｓｉ：Ｈにはサイドエッチが
大きく入るため、レジスト剥離前に再度ＩＴＯのエッチ
ングを行うものである。

【００３８】上記ａ−Ｓｉ：Ｈを着膜する条件は、基板
温度を１７０〜２５０℃、ＳｉＨ₄のガス圧力を０．３
〜０．７Torr、ＳｉＨ₄ のガス流量を１５０〜３００sc
cm、ＲＦパワーを１００〜２００Ｗとする。上記ＩＴＯ
を着膜する条件は、基板温度が室温で、ＡｒとＯ₂ のガ
ス圧力が１．５×１０^-3Torrで、Ａｒガス流量が１００
〜１５０sccmで、Ｏ₂ ガス流量が１〜２sccmで、ＤＣパ
ワーが２００〜４００Ｗとする。

【００３９】そして、第２のクロム層（Ｃｒ2 ）をフォ
トリソグラフィー及びエッチングによりパターニングし
て、フォトダイオードの金属電極１５と、ＴＦＴのソー
ス電極２３、ドレイン電極２４を形成し、続いて、同一
のレジストパターンを用いてｎ+ ａ−Ｓｉ：Ｈをエッチ
ングし、オーミックコンタクト層２２を形成する。更
に、ｂ−ＳｉＮx をフォトリソグラフィー及びエッチン
グによりパターニングしてＴＦＴのゲート絶縁層１９を
形成する（図６（ｄ）参照）。

【００４０】次に、基板１全体を覆うようにポリイミド
を１１５００オングストローム程度の膜厚で塗布し、プ
リベーク後、フォトリソグラフィー及びエッチングによ
りコンタクトホールを開口して、層間絶縁層２５を形成
する。この後、コンタクトホールに残ったポリイミドを
完全に除去するためにでプラズマに晒すDescumを行う。
そして、アルミニウム（Ａｌ）をＤＣマグネトロンスパ
ッタ法により１５０００オングストローム程度の厚さで
着膜し、フォトリソグラフィー及びエッチングによりパ
ターニングして、データ線９、遮光層の配線を兼ねるバ
イアス線１１等の各配線層を形成する（図６（ｅ）参
照）。

【００４１】その後、イメージセンサ全体を覆うように
ポリイミドから成るパシベーション層を形成し、実装用
プリント基板にガラス基板、駆動用ＩＣ等を実装し、ワ
イヤボンディング、組み立てを行い、イメージセンサが
形成されるものである。

【００４２】本実施例の２次元密着型イメージセンサに
よれば、受光素子２のバイアス線１１を、薄膜トランジ
スタ６の遮光層の配線と共通にして、バイアス線１１を
薄膜トランジスタ６の半導体活性層２０のチャネル領域
２０′の上部を覆うように形成しているので、１画素中
に占める受光素子２の受光部分の面積を大きく形成する
ことができ、解像度を低下させること無くイメージセン
サの感度を向上させることができる効果がある。

【００４３】また、本実施例の２次元密着型イメージセ
ンサでは、バイアス線１１の材料としてシート抵抗の小
さいアルミニウム（Ａｌ）を用いているので、イメージ
センサの消費電力が小さくできる効果がある。

【００４４】更に、受光素子２の金属電極を画素毎の個
別電極とし、上層部にバイアス線１１を形成して、金属
電極１５と接続しているので、薄膜トランジスタ６のゲ
ート線１０とバイアス線１１との交差部においても、ゲ
ート線１０とバイアス線１１との間に複数の絶縁層等が
設けられた構造となっているので、交差部で形成される
容量を小さくでき、従ってゲート線１０を伝播するゲー
トパルスへの悪影響（パルス波形が崩れるという悪影
響）を防ぎ、良好な薄膜トランジスタのスイッチング特
性を実現することができる効果がある。

【００４５】

【発明の効果】本発明によれば、薄膜トランジスタのチ
ャネル領域を遮光する遮光層の配線と受光素子のバイア
ス線とを共通にした２次元密着型イメージセンサとして
いるので、バイアス線を薄膜トランジスタの上部に形成
する構造となり、画素面積を拡大すること無く光電変換
部の面積を大きくして、解像度を低下させずに感度を向
上させることができる効果があり、また、バイアス線と
薄膜トランジスタのゲート線との垂直方向の距離を大き
くできるため、バイアス線とゲート線との交差部におい
て形成される容量が小さくなり、ゲートパルスへの影響
を小さくして薄膜トランジスタのスイッチング特性を向
上させることができる効果があり、更に、バイアス線を
シート抵抗の低いアルミニウムで形成すれば、消費電力
を低減することができる効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る２次元密着型イメー
ジセンサの１画素の平面説明図である。

【図２】 図１のＡ−Ａ′部分の断面説明図である。

【図３】 本実施例の２次元密着型イメージセンサの等
価回路図である。

【図４】 本実施例の２次元密着型イメージセンサの１
画素の等価回路図である。

【図５】 本実施例の２次元密着型イメージセンサの薄
膜トランジスタのＩD −ＶG 特性図である。

【図６】 本実施例の２次元密着型イメージセンサの製
造方法を示すプロセス断面説明図である。

【図７】 従来の１次元密着型イメージセンサの模式断
面説明図である。

【図８】 ２次元密着型イメージセンサの等価回路図で
ある。

【図９】 従来の２次元密着型イメージセンサの１画素
の平面説明図である。

【図１０】 図９のＢ−Ｂ′部分の断面説明図である。

【図１１】 別の従来の２次元密着型イメージセンサの
平面説明図である。

【図１２】 図１１のＣ−Ｃ′部分の断面説明図であ
る。

【符号の説明】

１…基板、 ２…受光素子、 ３…採光部、 ４…透明
保護膜、 ５…原稿、６…薄膜トランジスタ、 ７…画
素、 ９…データ線、 １０…ゲート線、１１…バイア
ス線、 １２…遮光層、 １３…アナログマルチプレク
サ、 １４…シフトレジスタ、 １５…金属電極、 １
６…光導電層、 １７…透明電極、１８…ゲート電極、
１９…ゲート絶縁層、 ２０…半導体活性層、 ２
０′…チャネル領域、 ２１…トップ絶縁層、 ２２…
オーミックコンタクト層、２３…ソース電極、 ２４…
ドレイン電極、 ２５…層間絶縁層、 ２６…配線層

Claims (1)

【特許請求の範囲】
1. 【請求項１】 受光素子と、前記受光素子に接続するス
   イッチング素子としての薄膜トランジスタとを具備する
   画素が基板上に２次元のマトリクス状に配列された２次
   元密着型イメージセンサにおいて、前記薄膜トランジス
   タのチャネル領域を遮光する遮光層の配線と前記受光素
   子に一定電圧を供給するバイアス線とを共通にしたこと
   を特徴とする２次元密着型イメージセンサ。