JPH06224310A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06224310A JPH06224310A JP902693A JP902693A JPH06224310A JP H06224310 A JPH06224310 A JP H06224310A JP 902693 A JP902693 A JP 902693A JP 902693 A JP902693 A JP 902693A JP H06224310 A JPH06224310 A JP H06224310A
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Abstract
(57)【要約】
【目的】 サイドウォールに薄い絶縁膜を形成した低抵
抗のコンタクト構造を有する優れた半導体装置の製造方
法を提供する。 【構成】 第１の導電性層を有する半導体基板上にコン
タクトホールを開口した半導体装置の製造方法におい
て、コンタクトホール２５の側壁に第１の導電性層２６
から絶縁される第２の導電性層２３を形成する工程と、
コンタクトホール２５のサイドウォール３０を形成する
工程と、サイドウォール３０の底部を等方性エッチング
によりスリット３２を形成する工程と、コンタクトホー
ル２５及びスリット３２に第３の導電性層３３を埋め
て、第１の導電性層２６とのコンタクトを得る工程とを
施すようにしたものである。
抗のコンタクト構造を有する優れた半導体装置の製造方
法を提供する。 【構成】 第１の導電性層を有する半導体基板上にコン
タクトホールを開口した半導体装置の製造方法におい
て、コンタクトホール２５の側壁に第１の導電性層２６
から絶縁される第２の導電性層２３を形成する工程と、
コンタクトホール２５のサイドウォール３０を形成する
工程と、サイドウォール３０の底部を等方性エッチング
によりスリット３２を形成する工程と、コンタクトホー
ル２５及びスリット３２に第３の導電性層３３を埋め
て、第１の導電性層２６とのコンタクトを得る工程とを
施すようにしたものである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にその
コンタクトの製造方法に関するものである。
コンタクトの製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、以下に示すようなものがあった。図３及び図４
はかかる従来の半導体装置の断面図である。まず、図３
に示すように、シリコン基板１上の第１の絶縁材料によ
る絶縁膜２にコンタクトホール３が開口され、その周囲
に第２の絶縁材料によるサイドウォール５が形成され、
シリコン基板表面近傍の高濃度不純物拡散層４上に導電
性材料からなる導電膜６が接触している。これにより、
導電膜６を配線すると、この導電膜６と高濃度不純物拡
散層４が電気的に導通する。なお、７は他の導電膜であ
る。
例えば、以下に示すようなものがあった。図３及び図４
はかかる従来の半導体装置の断面図である。まず、図３
に示すように、シリコン基板１上の第１の絶縁材料によ
る絶縁膜２にコンタクトホール３が開口され、その周囲
に第２の絶縁材料によるサイドウォール５が形成され、
シリコン基板表面近傍の高濃度不純物拡散層４上に導電
性材料からなる導電膜６が接触している。これにより、
導電膜６を配線すると、この導電膜６と高濃度不純物拡
散層４が電気的に導通する。なお、７は他の導電膜であ
る。
【０００３】しかしながら、図４に示すように、コンタ
クト開口の際のホトリソ等の合わせずれΔＬ1 が生じ、
他の導電膜７がコンタクトホール３に露出した場合に
も、サイドウォール５が絶縁物となる。以下、図４に示
す半導体装置の製造方法を示す。まず、コンタクトホー
ル３を開口した後、コンタクトホトリソ等の合わせずれ
ΔＬ1 により、コンタクトホール３内に露出している配
線部分を絶縁するため、配線部分ΔＬ1 よりも厚い膜厚
の絶縁膜を等方成長させ、その後、異方性エッチングに
よりエッチバックし、サイドウォール５を形成し、イオ
ン注入により不純物を注入し、不純物活性化のためのア
ニールを行い、高濃度不純物拡散層４を形成し、その
後、導電膜６を成長させ、高濃度不純物拡散層４とのコ
ンタクトをとる。
クト開口の際のホトリソ等の合わせずれΔＬ1 が生じ、
他の導電膜７がコンタクトホール３に露出した場合に
も、サイドウォール５が絶縁物となる。以下、図４に示
す半導体装置の製造方法を示す。まず、コンタクトホー
ル３を開口した後、コンタクトホトリソ等の合わせずれ
ΔＬ1 により、コンタクトホール３内に露出している配
線部分を絶縁するため、配線部分ΔＬ1 よりも厚い膜厚
の絶縁膜を等方成長させ、その後、異方性エッチングに
よりエッチバックし、サイドウォール５を形成し、イオ
ン注入により不純物を注入し、不純物活性化のためのア
ニールを行い、高濃度不純物拡散層４を形成し、その
後、導電膜６を成長させ、高濃度不純物拡散層４とのコ
ンタクトをとる。
【０００４】
【発明が解決しようとする課題】しかしながら、以上述
べた従来の半導体装置では、絶縁性のサイドウォールを
形成していたため、コンタクト面積が減少し、コンタク
ト抵抗が増大するという問題があった。これはコンタク
ト開口径φＸμｍにＹμｍ幅のサイドウォールを形成す
ると、コンタクト径が実質φ（Ｘ−２Ｙ）となる。
べた従来の半導体装置では、絶縁性のサイドウォールを
形成していたため、コンタクト面積が減少し、コンタク
ト抵抗が増大するという問題があった。これはコンタク
ト開口径φＸμｍにＹμｍ幅のサイドウォールを形成す
ると、コンタクト径が実質φ（Ｘ−２Ｙ）となる。
【０００５】そのコンタクト抵抗Ｒc は、サイドウォー
ルを形成しない場合の抵抗Ｒcoと比較すると、Ｒc ＝Ｒ
co〔Ｘ2 ／（Ｘ−２Ｙ）2 〕となる。ここで、サイドウ
ォール幅が一定すると、素子の微細化に伴い、コンタク
ト開口径Ｘが縮小すると、コンタクト抵抗Ｒc が極めて
高くなるという問題があった。
ルを形成しない場合の抵抗Ｒcoと比較すると、Ｒc ＝Ｒ
co〔Ｘ2 ／（Ｘ−２Ｙ）2 〕となる。ここで、サイドウ
ォール幅が一定すると、素子の微細化に伴い、コンタク
ト開口径Ｘが縮小すると、コンタクト抵抗Ｒc が極めて
高くなるという問題があった。
【０００６】更に、コンタクトの合わせずれΔＬ1 が生
じる場合は、更に、サイドウォールを形成するための絶
縁膜が、最低でもΔＬ1 を越える膜厚分必要となり、著
しくコンタクト抵抗Ｒc が高くなるという問題があっ
た。本発明は、以上述べた絶縁材料によるサイドウォー
ル形成に伴う、コンタクト面積の減少によるコンタクト
抵抗の高抵抗化の問題を除去するため、サイドウォール
に薄い絶縁膜を形成した低抵抗のコンタクト構造を有す
る優れた半導体装置の製造方法を提供することを目的と
する。
じる場合は、更に、サイドウォールを形成するための絶
縁膜が、最低でもΔＬ1 を越える膜厚分必要となり、著
しくコンタクト抵抗Ｒc が高くなるという問題があっ
た。本発明は、以上述べた絶縁材料によるサイドウォー
ル形成に伴う、コンタクト面積の減少によるコンタクト
抵抗の高抵抗化の問題を除去するため、サイドウォール
に薄い絶縁膜を形成した低抵抗のコンタクト構造を有す
る優れた半導体装置の製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１の導電性層を有する半導体基板上に
コンタクトホールを開口した半導体装置の製造方法にお
いて、コンタクトホールの側壁に第１の導電性層から絶
縁される第２の導電性層を形成する工程と、前記コンタ
クトホールのサイドウォールを形成する工程と、前記サ
イドウォールの底部を等方性エッチングによりスリット
を形成する工程と、前記コンタクトホール及びスリット
に第３の導電性層を埋めて、前記第１の導電性層とのコ
ンタクトを得る工程とを施すようにしたものである。
成するために、第１の導電性層を有する半導体基板上に
コンタクトホールを開口した半導体装置の製造方法にお
いて、コンタクトホールの側壁に第１の導電性層から絶
縁される第２の導電性層を形成する工程と、前記コンタ
クトホールのサイドウォールを形成する工程と、前記サ
イドウォールの底部を等方性エッチングによりスリット
を形成する工程と、前記コンタクトホール及びスリット
に第３の導電性層を埋めて、前記第１の導電性層とのコ
ンタクトを得る工程とを施すようにしたものである。
【０００８】また、第１の導電性層を有する半導体基板
上にコンタクトホールを開口した半導体装置の製造方法
において、コンタクトホールの側壁に第１の導電性層か
ら絶縁される第２の導電性層を形成する工程と、コンタ
クトホールに薄い絶縁膜を成長させる工程と、該絶縁膜
の異方性エッチングによりサイドウォールを形成する工
程と、該サイドウォールをマスクとして、該サイドウォ
ール底部の前記薄い絶縁膜を等方性エッチングし、スリ
ットを形成する工程と、前記コンタクトホール及びスリ
ットに第３の導電性層を埋めて、前記第１の導電性層と
のコンタクトを得る工程とを施すようにしたものであ
る。
上にコンタクトホールを開口した半導体装置の製造方法
において、コンタクトホールの側壁に第１の導電性層か
ら絶縁される第２の導電性層を形成する工程と、コンタ
クトホールに薄い絶縁膜を成長させる工程と、該絶縁膜
の異方性エッチングによりサイドウォールを形成する工
程と、該サイドウォールをマスクとして、該サイドウォ
ール底部の前記薄い絶縁膜を等方性エッチングし、スリ
ットを形成する工程と、前記コンタクトホール及びスリ
ットに第３の導電性層を埋めて、前記第１の導電性層と
のコンタクトを得る工程とを施すようにしたものであ
る。
【０００９】
【作用】本発明によれば、上記したように、コンタクト
ホールの側壁に第１の導電性層から絶縁される第２の導
電性層を形成する工程と、前記コンタクトホールのサイ
ドウォールを形成する工程と、前記サイドウォールの底
部を等方性エッチングによりスリットを形成する工程
と、前記コンタクトホール及びスリットに第３の導電性
層を埋めて、前記第１の導電性層とのコンタクトを得る
工程とを施す。
ホールの側壁に第１の導電性層から絶縁される第２の導
電性層を形成する工程と、前記コンタクトホールのサイ
ドウォールを形成する工程と、前記サイドウォールの底
部を等方性エッチングによりスリットを形成する工程
と、前記コンタクトホール及びスリットに第３の導電性
層を埋めて、前記第１の導電性層とのコンタクトを得る
工程とを施す。
【００１０】また、コンタクトホールの側壁に第１の導
電性層から絶縁される第２の導電性層を形成する工程
と、コンタクトホールに薄い絶縁膜を成長させる工程
と、該絶縁膜の異方性エッチングによりサイドウォール
を形成する工程と、該サイドウォールをマスクとして、
該サイドウォール底部の前記薄い絶縁膜を等方性エッチ
ングし、スリットを形成する工程と、前記コンタクトホ
ール及びスリットに第３の導電性層を埋めて、前記第１
の導電性層とのコンタクトを得る工程とを施すようにす
る。
電性層から絶縁される第２の導電性層を形成する工程
と、コンタクトホールに薄い絶縁膜を成長させる工程
と、該絶縁膜の異方性エッチングによりサイドウォール
を形成する工程と、該サイドウォールをマスクとして、
該サイドウォール底部の前記薄い絶縁膜を等方性エッチ
ングし、スリットを形成する工程と、前記コンタクトホ
ール及びスリットに第３の導電性層を埋めて、前記第１
の導電性層とのコンタクトを得る工程とを施すようにす
る。
【００１１】したがって、コンタクトホール形成時に合
わせずれが発生した部分を、可能な限り薄い絶縁膜によ
り絶縁することが可能であり、コンタクト面積を増加さ
せることができ、低抵抗のコンタクトを形成することが
できる。
わせずれが発生した部分を、可能な限り薄い絶縁膜によ
り絶縁することが可能であり、コンタクト面積を増加さ
せることができ、低抵抗のコンタクトを形成することが
できる。
【００１２】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１実施例を示す
半導体装置の断面図である。この図に示すように、半導
体基板１１には第１の導電性層（高密度不純物拡散層）
１３が形成されており、半導体基板１１上の第１の絶縁
膜１２に形成されたコンタクトホールの側壁に、第２の
導電性層１４が形成され、その第２の導電性層１４上に
は第２の絶縁膜１５が形成される。また、コンタクトホ
ールの側壁に、薄い第３の絶縁膜１６が形成され、その
上に多結晶シリコンからなる導電性のサイドウォール１
７が形成されている。更に、その導電性のサイドウォー
ル１７の底部にはスリット１８が形成され、コンタクト
ホール及びスリット１８内部は第３の導電性層１９が埋
められ、第１の導電性層１３とのコンタクトが得られる
ように構成されている。
がら詳細に説明する。図１は本発明の第１実施例を示す
半導体装置の断面図である。この図に示すように、半導
体基板１１には第１の導電性層（高密度不純物拡散層）
１３が形成されており、半導体基板１１上の第１の絶縁
膜１２に形成されたコンタクトホールの側壁に、第２の
導電性層１４が形成され、その第２の導電性層１４上に
は第２の絶縁膜１５が形成される。また、コンタクトホ
ールの側壁に、薄い第３の絶縁膜１６が形成され、その
上に多結晶シリコンからなる導電性のサイドウォール１
７が形成されている。更に、その導電性のサイドウォー
ル１７の底部にはスリット１８が形成され、コンタクト
ホール及びスリット１８内部は第３の導電性層１９が埋
められ、第１の導電性層１３とのコンタクトが得られる
ように構成されている。
【００１３】この構造をとれば、コンタクト開口部２０
にホトリソ工程において合わせずれΔＬ2 が発生し、本
来絶縁されるべき第２の導電性層１４上に開口しても、
第３の絶縁膜１６によりショートが防止される。更に、
スリット１８内に第３の導電膜１９が埋め込まれている
ため、コンタクト面積が大きくなっている。次に、第１
の実施例の半導体装置の製造方法について述べる。
にホトリソ工程において合わせずれΔＬ2 が発生し、本
来絶縁されるべき第２の導電性層１４上に開口しても、
第３の絶縁膜１６によりショートが防止される。更に、
スリット１８内に第３の導電膜１９が埋め込まれている
ため、コンタクト面積が大きくなっている。次に、第１
の実施例の半導体装置の製造方法について述べる。
【００１４】図２は本発明の第１実施例を示す半導体装
置の製造工程断面図である。まず、図２（ａ）に示すよ
うに、Ｐ型シリコン基板２１上に５０００Åの第１の層
間絶縁膜２２、１０００ÅのＮ型多結晶シリコン膜（第
２の導電性層）２３、５０００Åの第２の層間絶縁膜２
４を順次成長させ、その後、ホトリソ・エッチングによ
り、φ０．５μｍのコンタクトホール２５を開口する。
ここでは、ホトリソ工程により、合わせずれΔＬ3 が生
じている場合の例である。次に、第１の導電性層である
Ｎ型不純物拡散層（第１の導電性層）２６を形成する。
置の製造工程断面図である。まず、図２（ａ）に示すよ
うに、Ｐ型シリコン基板２１上に５０００Åの第１の層
間絶縁膜２２、１０００ÅのＮ型多結晶シリコン膜（第
２の導電性層）２３、５０００Åの第２の層間絶縁膜２
４を順次成長させ、その後、ホトリソ・エッチングによ
り、φ０．５μｍのコンタクトホール２５を開口する。
ここでは、ホトリソ工程により、合わせずれΔＬ3 が生
じている場合の例である。次に、第１の導電性層である
Ｎ型不純物拡散層（第１の導電性層）２６を形成する。
【００１５】次いで、Ｎ型不純物拡散層２６を形成後、
図２（ｂ）に示すように、３００Å程度の絶縁膜２８を
等方成長（例えば、ＣＶＤ法によるＮＳＧ成長）後、Ｎ
型多結晶シリコンからなる導電性膜２９をＣＶＤ法によ
り成長させる。この際、導電性膜２９の膜厚は、ホトリ
ソの合わせずれΔＬ3 よりも厚い膜厚とする。次に、図
２（ｃ）に示すように、異方性エッチングにより導電性
膜２９をエッチバックし、サイドウォール３０を形成す
る。この時、導電性膜２９は、合わせずれΔＬ3 よりも
厚い膜厚であるため、エッチバックの量を制御すること
により、Ｎ型多結晶シリコン膜２３のエッジ部分３１の
絶縁膜が露出しないようにする。
図２（ｂ）に示すように、３００Å程度の絶縁膜２８を
等方成長（例えば、ＣＶＤ法によるＮＳＧ成長）後、Ｎ
型多結晶シリコンからなる導電性膜２９をＣＶＤ法によ
り成長させる。この際、導電性膜２９の膜厚は、ホトリ
ソの合わせずれΔＬ3 よりも厚い膜厚とする。次に、図
２（ｃ）に示すように、異方性エッチングにより導電性
膜２９をエッチバックし、サイドウォール３０を形成す
る。この時、導電性膜２９は、合わせずれΔＬ3 よりも
厚い膜厚であるため、エッチバックの量を制御すること
により、Ｎ型多結晶シリコン膜２３のエッジ部分３１の
絶縁膜が露出しないようにする。
【００１６】次に、図２（ｄ）に示すように、このサイ
ドウォール３０をマスクにして、絶縁膜２８を等方性エ
ッチングし、サイドウォール３０の底部にスリット３２
を形成する。次に、図２（ｅ）に示すように、第３の導
電性層３３を等方成長させ、コンタクトを形成する。
ドウォール３０をマスクにして、絶縁膜２８を等方性エ
ッチングし、サイドウォール３０の底部にスリット３２
を形成する。次に、図２（ｅ）に示すように、第３の導
電性層３３を等方成長させ、コンタクトを形成する。
【００１７】次に、第２の実施例の半導体装置の製造方
法について述べる。図５は本発明の第２実施例を示す半
導体装置の断面図である。この図に示すように、Ｐ型シ
リコン基板４１上に第１の層間絶縁膜４２、例えば、Ｎ
ＳＧ５０００Åが形成され、また、基板と電気的に分離
された第２の導電性層４３、例えばＮ型多結晶シリコン
膜１０００Åが第１の層間絶縁膜４２上に形成され、そ
の上に第２の層間絶縁膜４４、例えばＮＳＧ５０００Å
が成長している。そこで、コンタクトホールを形成し、
そのコンタクトホールに薄いサイドウォール、例えばＣ
ＶＤ法によりシリコン窒化膜４５を２００Å程度等方成
長させ、コンタクトホールは第３の導電性層４７で埋め
て、Ｎ型不純物拡散層（第１の導電性層）４６とコンタ
クトをとる。ここでは、第１の導電性層４３と第２の導
電性層４７とはサイドウォールであるシリコン窒化膜４
５により絶縁される。
法について述べる。図５は本発明の第２実施例を示す半
導体装置の断面図である。この図に示すように、Ｐ型シ
リコン基板４１上に第１の層間絶縁膜４２、例えば、Ｎ
ＳＧ５０００Åが形成され、また、基板と電気的に分離
された第２の導電性層４３、例えばＮ型多結晶シリコン
膜１０００Åが第１の層間絶縁膜４２上に形成され、そ
の上に第２の層間絶縁膜４４、例えばＮＳＧ５０００Å
が成長している。そこで、コンタクトホールを形成し、
そのコンタクトホールに薄いサイドウォール、例えばＣ
ＶＤ法によりシリコン窒化膜４５を２００Å程度等方成
長させ、コンタクトホールは第３の導電性層４７で埋め
て、Ｎ型不純物拡散層（第１の導電性層）４６とコンタ
クトをとる。ここでは、第１の導電性層４３と第２の導
電性層４７とはサイドウォールであるシリコン窒化膜４
５により絶縁される。
【００１８】図６は本発明の第２実施例を示す半導体装
置の製造工程断面図である。まず、図６（ａ）に示すよ
うに、Ｐ型シリコン基板５１上に第１の層間絶縁膜５
２、例えば、ＮＳＧ５０００Åを成長させる。また、基
板と電気的に分離された第２の導電性層５３、例えばＮ
型多結晶シリコン膜１０００Åが第１の層間絶縁膜５２
上に存在し、その上に第２の層間絶縁膜５４、例えばＮ
ＳＧ５０００Åが形成されている。この状態でホトリソ
・エッチングによりコンタクトを開口する。その際コン
タクト開口部は第２の導電性層５３に合わせずれΔ
Ｌ4 、オーバーラップしたものである。その上に、第３
の絶縁膜として、例えばＣＶＤ法によりシリコン窒化膜
５７を２００Å程度等方成長させ、更に、第４の絶縁膜
として、例えばＰＳＧ５８を１０００Å等方成長させて
いる。この第４の絶縁膜の厚さはΔＬ4 よりも厚く成長
させる。また、５５は高濃度不純物拡散層（第１の導電
性層）である。
置の製造工程断面図である。まず、図６（ａ）に示すよ
うに、Ｐ型シリコン基板５１上に第１の層間絶縁膜５
２、例えば、ＮＳＧ５０００Åを成長させる。また、基
板と電気的に分離された第２の導電性層５３、例えばＮ
型多結晶シリコン膜１０００Åが第１の層間絶縁膜５２
上に存在し、その上に第２の層間絶縁膜５４、例えばＮ
ＳＧ５０００Åが形成されている。この状態でホトリソ
・エッチングによりコンタクトを開口する。その際コン
タクト開口部は第２の導電性層５３に合わせずれΔ
Ｌ4 、オーバーラップしたものである。その上に、第３
の絶縁膜として、例えばＣＶＤ法によりシリコン窒化膜
５７を２００Å程度等方成長させ、更に、第４の絶縁膜
として、例えばＰＳＧ５８を１０００Å等方成長させて
いる。この第４の絶縁膜の厚さはΔＬ4 よりも厚く成長
させる。また、５５は高濃度不純物拡散層（第１の導電
性層）である。
【００１９】次に、図６（ｂ）に示すように、第４の絶
縁膜であるＰＳＧ５８を異方性エッチングによりエッチ
バックする。第４の絶縁膜５８が合わせずれΔＬ4 より
も厚いため、コンタクト側壁部で第３の絶縁膜５７がコ
ンタクトホールに露出することなく、第４の絶縁膜によ
るサイドウォール５９が形成される。次に、第４の絶縁
膜によるサイドウォール５９をマスクとして、第３の絶
縁膜としてのシリコン窒化膜５７を、図６（ｃ）に示す
ように、等方性エッチングする。この際、エッチング量
は第２の導電性層５３が電気的に分離できるだけの絶縁
膜が残るようにする。
縁膜であるＰＳＧ５８を異方性エッチングによりエッチ
バックする。第４の絶縁膜５８が合わせずれΔＬ4 より
も厚いため、コンタクト側壁部で第３の絶縁膜５７がコ
ンタクトホールに露出することなく、第４の絶縁膜によ
るサイドウォール５９が形成される。次に、第４の絶縁
膜によるサイドウォール５９をマスクとして、第３の絶
縁膜としてのシリコン窒化膜５７を、図６（ｃ）に示す
ように、等方性エッチングする。この際、エッチング量
は第２の導電性層５３が電気的に分離できるだけの絶縁
膜が残るようにする。
【００２０】次に、図６（ｄ）に示すように、サイドウ
ォール５９を等方性エッチングにより除去する。最後
に、図６（ｅ）に示すように、ＣＶＤ法等により第２の
導電性層６０を成長させ、コンタクトが完成する。な
お、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づき種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
ォール５９を等方性エッチングにより除去する。最後
に、図６（ｅ）に示すように、ＣＶＤ法等により第２の
導電性層６０を成長させ、コンタクトが完成する。な
お、本発明は上記実施例に限定されるものではなく、本
発明の趣旨に基づき種々の変形が可能であり、それらを
本発明の範囲から排除するものではない。
【００２１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、コンタクトホール形成時に合わせずれが発生し
た部分を可能な限り薄い絶縁膜により絶縁することが可
能であり、コンタクト面積を増加させることができ、低
抵抗のコンタクトを形成することができる。
よれば、コンタクトホール形成時に合わせずれが発生し
た部分を可能な限り薄い絶縁膜により絶縁することが可
能であり、コンタクト面積を増加させることができ、低
抵抗のコンタクトを形成することができる。
【図１】本発明の第１実施例を示す半導体装置の断面図
である。
である。
【図２】本発明の第１実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
【図３】従来の半導体装置の断面図である。
【図４】従来のコンタクトホールのホトリソの合わせず
れが生じた半導体装置の断面図である。
れが生じた半導体装置の断面図である。
【図５】本発明の第２実施例を示す半導体装置の断面図
である。
である。
【図６】本発明の第２実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
１１ 半導体基板 １２ 第１の絶縁膜 １３ 第１の導電性層 １４，４３，５３，６０ 第２の導電性層 １５ 第２の絶縁膜 １６ 薄い第３の絶縁膜 １７ 導電性のサイドウォール １８，３２ スリット １９，３３，４７ 第３の導電性層 ２０ コンタクト開口部 ２１，４１，５１ Ｐ型シリコン基板 ２２，４２，５２ 第１の層間絶縁膜 ２３ Ｎ型多結晶シリコン膜（第２の導電性層） ２４，４４，５４ 第２の層間絶縁膜 ２５ コンタクトホール ２６，４６ Ｎ型不純物拡散層（第１の導電性層） ２８ 絶縁膜 ２９ 導電性膜 ３０，５９ サイドウォール ３１ エッジ部分 ４５，５７ シリコン窒化膜 ５５ 高濃度不純物拡散層（第１の導電性層） ５８ 第４の絶縁膜（ＰＳＧ） ΔＬ2 〜ΔＬ4 合わせずれ
Claims (2)
- 【請求項１】 第１の導電性層を有する半導体基板上に
コンタクトホールを開口した半導体装置の製造方法にお
いて、 （ａ）コンタクトホールの側壁に第１の導電性層から絶
縁される第２の導電性層を形成する工程と、 （ｂ）前記コンタクトホールのサイドウォールを形成す
る工程と、 （ｃ）前記サイドウォールの底部を等方性エッチングに
よりスリットを形成する工程と、 （ｄ）前記コンタクトホール及びスリットに第３の導電
性層を埋めて、前記第１の導電性層とのコンタクトを得
る工程とを施すことを特徴とする半導体装置の製造方
法。 - 【請求項２】 第１の導電性層を有する半導体基板上に
コンタクトホールを開口した半導体装置の製造方法にお
いて、 （ａ）コンタクトホールの側壁に第１の導電性層から絶
縁される第２の導電性層を形成する工程と、 （ｂ）前記コンタクトホールに薄い絶縁膜を成長させる
工程と、 （ｃ）該絶縁膜の異方性エッチングによりサイドウォー
ルを形成する工程と、 （ｄ）該サイドウォールをマスクとして、該サイドウォ
ール底部の前記薄い絶縁膜を等方性エッチングし、スリ
ットを形成する工程と、 （ｅ）前記コンタクトホール及びスリットに第３の導電
性層を埋めて、前記第１の導電性層とのコンタクトを得
る工程とを施すことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP902693A JPH06224310A (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP902693A JPH06224310A (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224310A true JPH06224310A (ja) | 1994-08-12 |
Family
ID=11709154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP902693A Withdrawn JPH06224310A (ja) | 1993-01-22 | 1993-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224310A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479853B2 (en) | 1997-09-22 | 2002-11-12 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| KR100398304B1 (ko) * | 1998-12-28 | 2003-09-19 | 닛본 덴끼 가부시끼가이샤 | 반도체 장치의 제조 방법 |
-
1993
- 1993-01-22 JP JP902693A patent/JPH06224310A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6479853B2 (en) | 1997-09-22 | 2002-11-12 | Nec Corporation | Semiconductor device and manufacturing method thereof |
| KR100398304B1 (ko) * | 1998-12-28 | 2003-09-19 | 닛본 덴끼 가부시끼가이샤 | 반도체 장치의 제조 방법 |
| US6825112B2 (en) | 1998-12-28 | 2004-11-30 | Nec Corporation | Semiconductor device and method of production thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000404 |