JP2001313395A - Mis電界効果トランジスタ及びその製造方法 - Google Patents
Mis電界効果トランジスタ及びその製造方法Info
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Abstract
ランジスタの形成 【構成】第1の半導体基板1上に酸化膜2を介して貼り
合わせられ、薄膜化され且つ島状に絶縁分離された第2
の半導体基板(SOI基板)3の対向する2側面に接し
て一対の導電膜(メタルソースドレイン領域)5を設
け、メタルソースドレイン領域5との接触部のSOI基
板3に一対の高濃度及び低濃度のソースドレイン領域
(12、13)を設け、メタルソースドレイン領域5と絶縁
分離して、SOI基板3の下面に第1のゲート酸化膜6
を介し第1のゲート電極8を、SOI基板3の上面に第
2のゲート酸化膜9を介し第2のゲート電極11を、それ
ぞれ平坦に埋め込み、第1及び第2のゲート電極(8、
11)を接続した構造に形成したダマシン二重ゲート型メ
タルソースドレイン構造のSOI型のMIS電界効果ト
ランジスタ。
Description
回路に係り、特に高速、高信頼且つ高集積なSOI構造
のショートチャネルのMIS電界効果トランジスタに関
する。従来、SOI構造のショートチャネルのMIS電
界効果トランジスタに関しては、サイドウオールを利用
したLDD構造のショートチャネルのMIS電界効果ト
ランジスタを周囲を絶縁膜で分離されたSOI基板に形
成したもので、接合容量、空乏層容量、閾値電圧等を低
減することにより高速化及び低電力化を計ったものであ
るが、一方薄膜のSOI基板に形成するためソースドレ
イン領域のコンタクト抵抗が増大すること及び各要素の
抵抗の低減がなされていないこと等から微細化を計って
いる割には高速化が達成されていないこと、またSOI
基板下の導電体(半導体基板又は下層配線)にゲート電
極に印加される電圧と異なる電圧が印加された場合、S
OI基板底部に生ずる微小なバックチャネルリークを防
止できなかったことによる高信頼性が達成されていない
という欠点があった。そこで、さらなる微細化が可能
で、コンタクト抵抗を含む各要素の抵抗を低減でき、よ
り高速化が達成でき、しかもバックチャネルリークを防
止できるSOI構造のショートチャネルのMIS電界効
果トランジスタを形成できる手段が要望されている。
タの模式側断面図で、貼り合わせSOIウエハーを使用
して形成したSOI型のNチャネルのMIS電界効果ト
ランジスタを含む半導体集積回路の一部を示しており、
51はp型の第1のシリコン(Si)基板、52は貼り合わせ用
酸化膜、53はp型の第2のシリコン基板(SOI基
板)、54は素子分離領域形成用トレンチ及び埋め込み酸
化膜、55はn型ソースドレイン領域、56はn+ 型ソース
ドレイン領域、57はゲート酸化膜(SiO2)、58はゲート
電極、59は下地酸化膜、60はサイドウオール、61は不純
物ブロック用酸化膜、62はPSG膜、63はバリアメタル
(Ti/TiN )、64はプラグ(W)、65はバリアメタル
(Ti/TiN )、66はAlCu配線、67はバリアメタル(Ti/
TiN )を示している。同図においては、p型の第1のシ
リコン基板51上に酸化膜52を介して貼り合わせられ、素
子分離領域形成用トレンチ及び埋め込み酸化膜54により
島状に絶縁分離された薄膜のp型の第2のシリコン基板
(SOI基板)53が形成され、このp型の第2のシリコ
ン基板(SOI基板)53にはNチャネルのLDD構造の
MIS電界効果トランジスタが形成されている。したが
って、周囲を絶縁膜で囲まれたソースドレイン領域を形
成できることによる接合容量の低減、SOI基板を完全
空乏化できることによる空乏層容量の低減及びサブスレ
ッショルド特性を改善できることによる閾値電圧の低減
等により通常のバルクウエハーに形成するMIS電界効
果トランジスタからなる半導体集積回路に比較し、高速
化及び低電力化が可能となる。しかし、SOI基板を完
全空乏化させるためかなりの薄膜化(0.1 μm程度)が
必要で、電極コンタクト窓開孔時のPSGのエッチング
の際、ソースドレイン領域を形成しているSOI基板が
オーバーエッチングされ、ソースドレイン領域のコンタ
クト抵抗が増大してしまうこと、ソースドレイン領域の
抵抗の低減ができないこと等によりショートチャネル化
している割には高速化になっていないこと、また単一の
導電型のMIS電界効果トランジスタのみを形成してい
る場合は第1のシリコン基板にオフ電圧を印加しておけ
ば、SOI基板底部にチャネルが生じることは避けら
れ、バックチャネルリークは防止できるが、C−MOS
を形成する場合(NチャネルのMIS電界効果トランジ
スタとPチャネルのMIS電界効果トランジスタではオ
ンとオフが逆になる)または単一の導電型のMIS電界
効果トランジスタのみを形成していても、ゲート電圧と
異なる電圧が印加される下層配線が存在する場合はSO
I基板底部に発生するバックチャネルリークを防止でき
ないという欠点があった。
する課題は、従来例に示されるように、高速性を改善し
たMIS電界効果トランジスタを得るためには完全空乏
化させた薄膜のSOI基板が必要とされ、この薄膜化さ
れたSOI基板にソースドレイン領域を形成するため、
電極コンタクト窓開孔時の層間絶縁膜のエッチングの
際、ソースドレイン領域を形成しているSOI基板がオ
ーバーエッチングされることは避けられず、配線体との
コンタクトは取れるもののソースドレイン領域のコンタ
クト抵抗が増大してしまうこと、また容量の低減はでき
るものの薄層のソースドレイン領域の抵抗が低減できな
いこと等により微細化している割には高速化が達成でき
なかったこと及びC−MOSを形成する場合またはSO
I基板下にゲート電極に印加される電圧と異なる電圧が
印加される下層配線が存在する場合、バックチャネルリ
ークを完全に防止できなかったこと等より高速、高集
積、高信頼を併せ持つSOI構造のショートチャネルの
MIS電界効果トランジスタを形成できなかったことで
ある。
体基板と、前記第1の半導体基板上に設けられた第1の
絶縁膜と、前記第1の絶縁膜上に離間して設けられた一
対の導電膜(メタルソースドレイン領域)と、前記一対
の導電膜(メタルソースドレイン領域)間に、前記一対
の導電膜(メタルソースドレイン領域)の対向する2側
面の一部に接して設けられた第2の半導体基板(SOI
基板)と、前記一対の導電膜(メタルソースドレイン領
域)との接触部の前記第2の半導体基板(SOI基板)
に設けられた一対の不純物領域(ソースドレイン領域の
一部)と、少なくとも前記第2の半導体基板(SOI基
板)の下面に設けられた第1のゲート絶縁膜と、前記一
対の導電膜(メタルソースドレイン領域)と絶縁分離
し、前記第1のゲート絶縁膜を介して、少なくとも前記
第2の半導体基板(SOI基板)下に埋設された第1の
ゲート電極と、少なくとも前記第2の半導体基板(SO
I基板)の上面に設けられた第2のゲート絶縁膜と、前
記一対の導電膜(メタルソースドレイン領域)と絶縁分
離し、前記第2のゲート絶縁膜を介して、少なくとも前
記第2の半導体基板(SOI基板)上に埋設された第2
のゲート電極と、前記一対の導電膜(メタルソースドレ
イン領域)、前記第2の半導体基板(SOI基板)、前
記第1及び第2のゲート絶縁膜の残りの側面に周設され
た第2の絶縁膜とを備え、前記第1及び第2のゲート電
極に同電圧を印加する配線体が設けられている本発明の
MIS電界効果トランジスタによって解決される。
タにおいては、p型の第1のシリコン基板上に設けられ
た酸化膜上に一対のメタルソースドレイン領域(W)が
設けられ、このメタルソースドレイン領域間にメタルソ
ースドレイン領域の一部に接してp型の第2のシリコン
基板(SOI基板)が設けられ、対向するメタルソース
ドレイン領域にそれぞれ接して、p型のSOI基板に一
対のn+ 型及びn型ソースドレイン領域が設けられてお
り、またp型のSOI基板の下面及び対向するメタルソ
ースドレイン領域の下部側面には第1のゲート酸化膜
(SiO2/Ta2O5 )が設けられ、この第1のゲート酸化膜
を介してバリアメタル(TiN )を有する第1のゲート電
極(W)が平坦に埋め込まれており、またp型のSOI
基板の上面には第2のゲート酸化膜(SiO2/Ta2O5 )が
設けられ、対向するメタルソースドレイン領域の上部側
面には側壁絶縁膜(SiO2)が設けられ、この第2のゲー
ト酸化膜及び埋め込み絶縁膜を介してバリアメタル(Ti
N )を有する第2のゲート電極(W)が平坦に埋め込ま
れている。この第1及び第2のゲート電極(同電位に接
続される)はバリアメタル(Ti/TiN )及びプラグ
(W)を介して上下にバリアメタル(Ti/TiN )を有す
るAlCu配線に接続され、ゲート電圧が印加され、一対の
メタルソースドレイン領域にはバリアメタル(Ti/TiN
)及びプラグ(W)を介して上下にバリアメタル(Ti
/TiN )を有するAlCu配線に接続され、それぞれソース
電圧及びドレイン電圧が印加されており、周囲は素子分
離領域形成用トレンチ及び埋め込み酸化膜(SiO2)によ
って完全に絶縁分離されている構造を有するMIS電界
効果トランジスタが形成されている。したがって、SO
I基板にはチャネル領域、低濃度のソースドレイン領域
及び極めて微小な高濃度のソースドレイン領域のみを形
成し、大部分のソースドレイン領域を不純物領域ではな
く導電膜で形成できるため、接合容量の低減(ほとんど
零)及びソースドレイン領域の抵抗の低減が可能であ
る。また厚膜のメタルソースドレイン領域(W)で配線
体との接続がとれるため、コンタクト抵抗の低減も可能
である。さらに高誘電率を有するTa2O5 をゲート酸化膜
として使用できるため、ゲート酸化膜の厚膜化が可能
で、ゲート電極とSOI基板間の微小な電流リークの改
善及びゲート容量の低減も可能である。そのうえSOI
基板の上下に(若干の構造の変形により両サイドにも)
ゲート電極を形成できるため、バックチャネルリークを
(両サイドにもゲート電極を形成できる場合はサイドチ
ャネルリークも)完全に防止できるだけでなく、第2の
ゲート電極の印加電圧に連動してバックチャネルにも
(サイドチャネルにも)可能な限り十分な駆動電流を流
すことが可能で高信頼性及び高速化が達成できる。また
薄膜のSOI基板上にゲート構造を形成しているので、
SOI基板を完全に空乏化できるため、ゲート酸化膜下
の反転層と基板との間の空乏層容量を除去することが可
能であり、ゲート電極に加えた電圧がゲート電極と反転
層の間だけに印加できることになり、サブスレッショル
ド特性を改善できるので閾値電圧を低減することもでき
る。さらに第1及び第2のゲート電極の接続用の引き出
し部を除き、酸化膜を埋め込んだ素子分離領域に位置合
わせして、第1のゲート酸化膜を介して形成した第1の
ゲート電極に自己整合して各要素(メタルソースドレイ
ン領域、SOI基板、第2のゲート酸化膜及び側壁絶縁
膜を介した第2のゲート電極、低濃度及び高濃度の不純
物ソースドレイン領域)を形成することもできる。その
うえ素子分離領域の第2の絶縁膜、メタルソースドレイ
ン領域及び第2のゲート電極の上面を段差がない連続し
た平坦面に形成できることにより、極めて信頼性の高い
層間絶縁膜及び配線体を形成することもできる。即ち、
極めて高速、低電力、高信頼、高性能且つ高集積な半導
体集積回路の形成を可能とするダマシン二重ゲート型メ
タルソースドレイン構造のSOI型のMIS電界効果ト
ランジスタを得ることができる。
明する。図1は本発明のMIS電界効果トランジスタに
おける第1の実施例の模式平面図、図2は本発明のMI
S電界効果トランジスタにおける第1の実施例の模式側
断面図(図1のp−p矢視断面図)、図3は本発明のM
IS電界効果トランジスタにおける第1の実施例の模式
側断面図(図1のq−q矢視断面図)、図4は本発明の
MIS電界効果トランジスタにおける第2の実施例の模
式平面図、図5は本発明のMIS電界効果トランジスタ
における第2の実施例の模式側断面図(図4のq−q矢
視断面図)、図6は本発明のMIS電界効果トランジス
タにおける第3の実施例の模式側断面図、図7〜図12
は本発明のMIS電界効果トランジスタにおける製造方
法の一実施例の工程断面図である。全図を通じ同一対象
物は同一符号で示す。図1〜図3は本発明のMIS電界
効果トランジスタにおける第1の実施例で、図1は模式
平面図、図2は模式側断面図(図1のp−p矢視断面
図、MIS電界効果トランジスタのチャネル長方向)、
図3は模式側断面図(図1のq−q矢視断面図、MIS
電界効果トランジスタのチャネル幅方向)で、貼り合わ
せSOI技術を使用して形成したSOI構造のショート
チャネルのNチャネルのMIS電界効果トランジスタを
含む半導体集積回路の一部を示しており、1は1015cm-3
程度のp型の第1のシリコン基板、2は0.5μm 程度の
貼り合わせ用酸化膜(SiO2)、3は厚さ0.1μm 程度の
p型の第2のシリコン基板(SOI基板)、4は素子分
離領域形成用トレンチ及び埋め込み酸化膜(SiO2)、5
は厚さ0.5μm 程度のメタルソースドレイン領域
(W)、6は15nm程度の第1のゲート酸化膜(SiO2/Ta
2O5 )、7は20nm程度のバリアメタル(TiN )、8はゲ
ート長0.2 μm程度の第1のゲート電極(W)、9は15n
m程度の第2のゲート酸化膜(SiO2/Ta2O5)、10は20nm
程度のバリアメタル(TiN )、11はゲート長0.2 μm程
度の第2のゲート電極(W)、12は1017cm-3程度のn型
ソースドレイン領域、13は1020cm-3程度のn+ 型ソース
ドレイン領域、14は15nm程度の側壁絶縁膜(SiO2)、15
は0.8μm 程度の燐珪酸ガラス(PSG )膜、16は50nm程
度のバリアメタル(Ti/TiN)、17はプラグ(W)、18
は50nm程度のバリアメタル(Ti/TiN )、19は0.8μm程
度のAlCu配線、20は50nm程度のバリアメタル(Ti/TiN
)を示している。同図においては、p型の第1のシリ
コン基板1上に設けられた酸化膜2上に一対のメタルソ
ースドレイン領域(W)5が設けられ、このメタルソー
スドレイン領域5間にメタルソースドレイン領域5の一
部に接してp型の第2のシリコン基板(SOI基板)3
が設けられ、対向するメタルソースドレイン領域5にそ
れぞれ接してp型のSOI基板3にn+ 型ソースドレイ
ン領域13が設けられ、このn + 型ソースドレイン領域13
に接してn型ソースドレイン領域12が設けられており、
またp型のSOI基板3の下面及び対向するメタルソー
スドレイン領域5の下部側面には第1のゲート酸化膜
(SiO2/Ta2O5 )6が設けられ、この第1のゲート酸化
膜6を介してバリアメタル(TiN )7を有する第1のゲ
ート電極(W)8が平坦に埋め込まれており、またp型
のSOI基板3の上面には第2のゲート酸化膜(SiO2/
Ta2O5 )9が設けられ、対向するメタルソースドレイン
領域5の上部側面には側壁絶縁膜(SiO2)14が設けら
れ、この第2のゲート酸化膜9及び側壁絶縁膜14を介し
てバリアメタル(TiN )10を有する第2のゲート電極
(W)11が平坦に埋め込まれている。この第1及び第2
のゲート電極(8、11)はバリアメタル(Ti/TiN )16
及びプラグ(W)17を介して上下にバリアメタル(Ti/
TiN )(18、20)を有するAlCu配線19に接続され、ゲー
ト電圧が印加され、一対のメタルソースドレイン領域5
にはバリアメタル(Ti/TiN )16及びプラグ(W)17を
介して上下にバリアメタル(Ti/TiN )(18、20)を有
するAlCu配線19に接続され、それぞれソース電圧及びド
レイン電圧が印加されており、周囲は素子分離領域形成
用トレンチ及び埋め込み酸化膜(SiO2)4によって完全
に絶縁分離されている構造を有するMIS電界効果トラ
ンジスタが形成されている。したがって、SOI基板に
はチャネル領域、低濃度のソースドレイン領域及び極め
て微小な高濃度のソースドレイン領域のみを形成し、大
部分のソースドレイン領域を不純物領域ではなく導電膜
で形成できるため、接合容量の低減(ほとんど零)及び
ソースドレイン領域の抵抗の低減が可能である。また厚
膜のメタルソースドレイン領域(W)で配線体との接続
がとれるため、コンタクト抵抗の低減も可能である。さ
らに高誘電率を有するTa2O5 をゲート酸化膜として使用
できるため、ゲート酸化膜の厚膜化が可能で、ゲート電
極とSOI基板間の微小な電流リークの改善及びゲート
容量の低減も可能である。そのうえSOI基板の上下に
ゲート電極を形成できるため、オフ時のバックチャネル
リークを完全に防止できるばかりでなく、第2のゲート
電極の印加電圧に連動して、オン時において、フロント
チャネルばかりでなく、バックチャネルにも可能な限り
の駆動電流を流すことが可能で、高信頼性及び高速化が
達成できる。また薄膜のSOI基板上にゲート構造を形
成しているので、SOI基板を完全に空乏化できるた
め、ゲート酸化膜下の反転層と基板との間の空乏層容量
を除去することが可能であり、ゲート電極に加えた電圧
がゲート電極と反転層の間だけに印加できることにな
り、サブスレッショルド特性を改善できるので閾値電圧
を低減することもできる。さらに第1及び第2のゲート
電極の接続用の引き出し部を除き、酸化膜を埋め込んだ
素子分離領域に位置合わせして、第1のゲート酸化膜を
介して形成した第1のゲート電極に自己整合して各要素
(メタルソースドレイン領域、SOI基板、第2のゲー
ト酸化膜及び側壁絶縁膜を介した第2のゲート電極、低
濃度及び高濃度の不純物ソースドレイン領域)を形成す
ることもできる。そのうえ素子分離領域の第2の絶縁
膜、メタルソースドレイン領域及び第2のゲート電極の
上面を段差がない連続した平坦面に形成できることによ
り、極めて信頼性の高い層間絶縁膜及び配線体を形成す
ることもできる。この結果、高速、低電力、高信頼、高
性能及び高集積を併せ持つダマシン二重ゲート型メタル
ソースドレイン構造のSOI型のMIS電界効果トラン
ジスタを得ることができる。
ランジスタにおける第2の実施例で、図4は模式平面
図、図5は模式側断面図(図4のq−q矢視断面図でM
IS電界効果トランジスタのチャネル幅方向を示す。図
4のp−p矢視断面図はMIS電界効果トランジスタの
チャネル長方向で図2と同じ)で、貼り合わせSOI技
術を使用して形成したSOI構造のショートチャネルの
NチャネルのMIS電界効果トランジスタを含む半導体
集積回路の一部を示しており、1〜20は図1〜図3と同
じ物を示している。同図においては、第1及び第2のゲ
ート電極の両端で第1及び第2のゲート電極を接続する
配線体を設けており、この配線体(厳密にはバリアメタ
ルを介したプラグ)をサイドゲート電極(ただし、ゲー
ト酸化膜は素子分離領域形成用の厚い酸化膜となる)と
している以外は第1の実施例と同じ構造のMIS電界効
果トランジスタが形成されている。本実施例において
は、第1の実施例の効果に加え、オフ時のサイドチャネ
ルリークを防止することができる。
タにおける第3の実施例の模式側断面図(模式平面図は
図4と同じで、図4のq−q矢視断面図でMIS電界効
果トランジスタのチャネル幅方向を示す。図4のp−p
矢視断面図はMIS電界効果トランジスタのチャネル長
方向で図2と同じ)で、貼り合わせSOI技術を使用し
て形成したSOI構造のショートチャネルのNチャネル
のMIS電界効果トランジスタを含む半導体集積回路の
一部を示しており、1〜20は図1〜図3と同じ物を示し
ている。同図においては、第1及び第2のゲート電極の
両端で第1及び第2のゲート電極を接続する配線体を設
けており、第2のゲート電極を凹構造に形成し、第1の
ゲート電極とともに第1及び第2のゲート酸化膜を介し
てSOI基板を覆うような構造のゲート電極を形成して
いる以外は第1の実施例と同じ構造のMIS電界効果ト
ランジスタが形成されている。本実施例においては、第
1の実施例の効果に加え、オフ時のサイドチャネルリー
クを防止することばかりでなく、第2のゲート電極の印
加電圧に連動して、オン時において、フロントチャネル
ばかりでなく、バックチャネル及びサイドチャネルにも
可能な限りの駆動電流を流すことが可能で、より高信頼
性及び高速化が達成できる。なお本願発明は上記説明に
限定されることなく、例えば、メタルソースドレイン領
域の形成にはバリアメタルを含む2種以上のメタル層に
よってもよいし、ゲート電極は通常のポリサイドゲート
(polySi/WSi)でもよく、不純物からなるソースドレ
イン領域の形成は、低濃度領域を含まない高濃度のみか
らなるソースドレイン領域を形成しても本願発明は成立
する。
ジスタの製造方法の一実施例について図7〜図12及び
図2を参照して説明する。ただし、ここでは本発明のM
IS電界効果トランジスタの形成に関する製造方法のみ
を記述し、一般の半導体集積回路に搭載される各種の素
子(他のトランジスタ、抵抗、容量等)の形成に関する
製造方法の記述は省略する。 図7 通常のフォトリソグラフィー技術を利用し、レジスト
(図示せず)をマスク層として、p型の第2のシリコン
基板3を選択的に異方性ドライエッチングして第1のト
レンチを形成する。(位置合わせ用パターンもこの第1
のトレンチにより形成する。)次いでレジスト(図示せ
ず)を除去する。次いで化学気相成長酸化膜(SiO2)を
成長し、異方性ドライエッチングして、第1のトレンチ
に埋め込み素子分離領域4を形成する。 図8 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト(図示せず)をマスク層として、素子分離領域4の
一部の酸化膜(後に形成する第1のゲート電極の接続用
の引き出し部)を0.2μm 程度異方性ドライエッチング
する。連続して、p型の第2のシリコン基板3を0.2μm
程度異方性ドライエッチングして第2のトレンチを形
成する。次いでレジスト(図示せず)を除去する。次い
で15nm程度の第1のゲート酸化膜6(SiO2/Ta2O5 )を
成長する。次いで20nm程度のバリアメタル(TiN )7及
び0.2μm 程度の第1のゲート電極となるW膜8を連続
スパッタにより成長する。次いで化学的機械研磨(Ch
emical Mech−anical Polish
ing 以後CMPと略称する)により第1のゲート電
極用の第2のトレンチに埋め込み、第1のゲート酸化膜
6、バリアメタル7及び第1のゲート電極8からなる埋
め込みゲート電極構造を形成する。この際不要部の第1
のゲート電極8、バリアメタル7及び第1のゲート酸化
膜6も除去される。次いで酸化膜4、第1のゲート酸化
膜6、バリアメタル7及び第1のゲート電極8をマスク
層として、残されたp 型の第2のシリコン基板3を0.5
μm 程度異方性ドライエッチングして第3のトレンチを
形成する。次いで化学気相成長により、タングステン膜
(W)を成長し、化学的機械研磨(CMP)により第3
のトレンチに埋め込み、メタルソースドレイン領域
(W)5を形成する。 図9 次いで素子分離領域4、メタルソースドレイン領域5及
び第1のゲート電極8等が形成されたp型の第2のシリ
コン基板3に化学気相成長により、0.5μm 程度の膜厚
の貼りあわせ用の酸化膜(SiO2)2を成長する。次いで
p型の第1のシリコン基板1上に貼りあわせ用の酸化膜
(SiO2)2を形成した方を下にしてp型の第2のシリコ
ン基板3を重ね、1000°C程度のアニールを加える
ことにより、p型の第2のシリコン基板3をp型の第1
のシリコン基板1上に貼り合わせる。次いでp型の第2
のシリコン基板3を数μm程度まで機械研削(終点の目
安は素子分離領域4の埋め込み酸化膜の露出)し、以後
埋め込まれたメタルソースドレイン領域5が露出するま
で化学的機械研磨(CMP)し、0.3μm 程度の膜厚の
平坦なp型の第2のシリコン基板(SOI基板)3を形
成する。こうしてp型の第2のシリコン基板3下面(図
8までは上面)に形成した、酸化膜を埋め込んだ第1の
トレンチにより形成した位置合わせ用パターンをp型の
第2のシリコン基板3の上面に形成できる。以後この位
置合わせ用パターンを使用してp型の第2のシリコン基
板3の上面に各要素を形成することができる。 図10 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト(図示せず)及びメタルソースドレイン領域5をマ
スク層として、素子分離領域4の一部の酸化膜(後に形
成する第2のゲート電極の接続用の引き出し部)を0.2
μm 程度異方性ドライエッチングする。連続して、p型
の第2のシリコン基板3を0.2μm 程度異方性ドライエ
ッチングして第4のトレンチを形成する。次いでレジス
ト(図示せず)を除去する。次いで15nm程度の第2のゲ
ート酸化膜9(SiO2/Ta2O5 )を成長する。次いで20nm
程度のバリアメタル(TiN )10及び0.2μm 程度の第2
のゲート電極となるW膜11を連続スパッタにより成長す
る。次いで化学的機械研磨(CMP)により第2のゲー
ト電極用の第4のトレンチに埋め込み、第2のゲート酸
化膜9、バリアメタル10及び第2のゲート電極11からな
る埋め込みゲート電極構造を形成する。この際不要部の
第2のゲート電極11、バリアメタル10及び第2のゲート
酸化膜9も除去される。次いで通常のフォトリソグラフ
ィー技術を利用し、レジスト(図示せず)及びメタルソ
ースドレイン領域5をマスク層として、メタルソースド
レイン領域5の側面に形成した第2のゲート酸化膜9を
異方性ドライエッチングして第5のトレンチを形成す
る。次いで第5のトレンチ下に露出したp型の第2のシ
リコン基板(SOI基板)3に燐をイオン注入する。次
いでレジスト(図示せず)を除去する。次いで950°
C程度のN2アニールを加えることにより横方向に拡散さ
せ、n型ソースドレイン領域12を形成する。次いで通常
のフォトリソグラフィー技術を利用し、レジスト(図示
せず)及びメタルソースドレイン領域5をマスク層とし
て、第5のトレンチ下に露出したp型の第2のシリコン
基板(SOI基板)3に砒素をイオン注入する。次いで
レジスト(図示せず)を除去する。次いで900°C程
度のN2アニールを加えることにより、若干の横方向拡散
を含むn+ 型ソースドレイン領域13を形成する。 図11 次いで化学気相成長酸化膜(SiO2)14を成長する。次い
で化学的機械研磨(CMP)により第5のトレンチに埋
め込む。次いで化学気相成長により、0.8μm程度の燐珪
酸ガラス(PSG )膜15を成長する。 図12 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト(図示せず)をマスク層として、PSG膜15を異方
性ドライエッチングして選択的に電極コンタクト窓を開
孔する。連続して通常のフォトリソグラフィー技術を利
用し、レジスト(図示せず)をマスク層(2層のレジス
トのマスク層)として、第1及び第2のゲート電極
(8、11)の接続を取る電極コンタクト窓のみを開孔し
(図3参照)、第2のゲート電極11、バリアメタル10、
第2のゲート酸化膜9、酸化膜4及び第1のゲート酸化
膜6を順次異方性ドライエッチングする。次いでレジス
ト(図示せず)を除去する。次いでスパッタにより、バ
リアメタルとなるTi、TiN 16を順次成長する。次いで化
学気相成長のブランケット法により全面にW膜を成長
し、異方性ドライエッチングして埋め込みプラグ(W)
17を形成する。この際不要部のW膜17及びバリアメタル
16もエッチング除去される。 図2 次いでスパッタにより、バリアメタルとなるTi、TiN を
順次成長する。次いでスパッタにより、配線となるAl
(数%のCuを含む)を0.8μm 程度成長する。次いでス
パッタにより、バリアメタルとなるTi、TiN を順次成長
する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト(図示せず)をマスク層として、バリアメ
タル、Al(数%のCuを含む)及びバリアメタルを異方性
ドライエッチングしてAlCu配線19を形成し、MIS電界
効果トランジスタを完成する。なお上記製造方法におい
ては、一部の工程において異方性のドライエッチングに
より埋め込み層を形成しているが、これらの工程をすべ
て化学的機械研磨(CMP)によりおこなっても差し支
えないし、またMIS電界効果トランジスタの閾値電圧
の決定に際して、p型のSOI基板そのままを使用して
いるが、硼素のイオン注入によりSOI基板の濃度を制
御してもよい。また上記製造方法においては、SOI基
板の膜厚の制御に関し、p型の第2のシリコン基板の上
面及び下面の双方をエッチングすることによりおこなっ
ているが、p型の第2のシリコン基板の上面(最終図面
では下面)に形成する薄い酸化膜及び0.2 μm程度の窒
化膜(Si3N4 )を利用し、窒化膜及び酸化膜をエッチン
グしてできる段差部に第1のゲート酸化膜及び第1のゲ
ート電極を埋め込むように形成すれば、p型の第2のシ
リコン基板の下面(最終図面では上面)のみのエッチン
グにより薄膜のSOI基板の制御をおこなうこともでき
る。また上記製造方法においては、第2のゲート電極形
成後に不純物によるソースドレイン領域を形成している
が、上記ゲート電極をダミー電極とし、不純物によるソ
ースドレイン領域を形成後、一旦ダミー電極及びダミー
のゲート酸化膜をエッチング除去して後、第2のゲート
酸化膜及び低融点金属からなるより低抵抗の第2のゲー
ト電極(Al等)を形成してもよい。この場合は製造工程
がやや多くなり、第1のゲート電極(W等)と第2のゲ
ート電極(Al等)は異なるが、メモリ等でゲート電極配
線をワードラインとしたい場合は特に有効である。
タを製造する場合は、図10において第4のトレンチを
形成する際、第1のゲート電極の接続用の引き出し部が
露出するまで素子分離領域を形成している酸化膜及び第
1のゲート酸化膜を異方性ドライエッチングし、連続し
てp型の第2のシリコン基板(SOI基板)を0.2 μm
程度異方性ドライエッチングすることにより第4のトレ
ンチを形成し、レジスト除去後、第2のゲート酸化膜を
介して第4のトレンチを第2のゲート電極で埋め込め
ば、SOI基板の周囲を第1及び第2のゲート酸化膜を
介して第1及び第2のゲート電極で覆うような構造に形
成できる。以後前述した工程と同様の工程をおこなえば
第3の実施例のMIS電界効果トランジスタを製造する
ことが可能である。
の半導体基板上に絶縁膜を介して貼り合わせられた第2
の半導体基板からなるSOI基板に形成するMIS電界
効果トランジスタにおいて、大部分のソースドレイン領
域をメタル層で形成し、第2の半導体基板(SOI基
板)にはチャネル領域、低濃度及び高濃度のソースドレ
イン領域を形成し、メタルソースドレイン領域間の第2
の半導体基板(SOI基板)の上下にそれぞれ高誘電率
のゲート酸化膜を介して低抵抗な高融点金属のゲート電
極をセルフアラインに平坦に埋め込み、この上下のゲー
ト電極を接続した構造を有するSOI型のMIS電界効
果トランジスタを形成している。したがって、SOI構
造において、メタルソースドレイン領域の形成によるソ
ースドレイン領域の低抵抗化、接合容量の低減及びコン
タクト抵抗の低減、高誘電率のTa2O5 のゲート酸化膜使
用によるゲート電極とSOI基板間の微小な電流リーク
の改善及びゲート容量の低減、SOI基板上下のゲート
電極形成によるオフ時のバックチャネルリークの防止
(サイドゲート電極付きの場合はサイドチャネルリーク
防止)及びオン時のバックチャネルによる駆動電流増加
(サイドゲート電極付きの場合はさらにサイドチャネル
による駆動電流増加)、完全空乏化したSOI基板の使
用による空乏層容量の除去及びサブスレッショルド特性
の改善による閾値電圧の低減、MIS電界効果トランジ
スタの各要素のセルフアラインによる微細な形成等が可
能である。即ち、極めて高速、低電力、高信頼、高性能
且つ高集積な半導体集積回路の形成を可能とするダマシ
ン二重ゲート型メタルソースドレイン構造のSOI型の
MIS電界効果トランジスタを得ることができる。
る第1の実施例の模式平面図
る第1の実施例の模式側断面図(図1のp−p矢視断面
図)
る第1の実施例の模式側断面図(図1のq−q矢視断面
図)
る第2の実施例の模式平面図
る第2の実施例の模式側断面図(図4のq−q矢視断面
図)
る第3の実施例の模式側断面図
る製造方法の一実施例の工程断面図
る製造方法の一実施例の工程断面図
る製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
側断面図
(SiO2) 5 メタルソースドレイン領域(W) 6 第1のゲート酸化膜(SiO2/Ta2O5 ) 7 バリアメタル(TiN ) 8 第1のゲート電極(W) 9 第2のゲート酸化膜(SiO2/Ta2O5 ) 10 バリアメタル(TiN ) 11 第2のゲート電極(W) 12 n型ソースドレイン領域 13 n+ 型ソースドレイン領域 14 側壁絶縁膜(SiO2) 15 燐珪酸ガラス(PSG )膜 16 バリアメタル(Ti/TiN ) 17 プラグ(W) 18 バリアメタル(Ti/TiN ) 19 AlCu配線 20 バリアメタル(Ti/TiN )
Claims (5)
- 【請求項1】第1の半導体基板と、前記第1の半導体基
板上に設けられた第1の絶縁膜と、前記第1の絶縁膜上
に離間して設けられた一対の導電膜(メタルソースドレ
イン領域)と、前記一対の導電膜(メタルソースドレイ
ン領域)間に、前記一対の導電膜(メタルソースドレイ
ン領域)の対向する2側面の一部に接して設けられた第
2の半導体基板(SOI基板)と、前記一対の導電膜
(メタルソースドレイン領域)との接触部の前記第2の
半導体基板(SOI基板)に設けられた一対の不純物領
域(ソースドレイン領域の一部)と、少なくとも前記第
2の半導体基板(SOI基板)の下面に設けられた第1
のゲート絶縁膜と、前記一対の導電膜(メタルソースド
レイン領域)と絶縁分離し、前記第1のゲート絶縁膜を
介して、少なくとも前記第2の半導体基板(SOI基
板)下に埋設された第1のゲート電極と、少なくとも前
記第2の半導体基板(SOI基板)の上面に設けられた
第2のゲート絶縁膜と、前記一対の導電膜(メタルソー
スドレイン領域)と絶縁分離し、前記第2のゲート絶縁
膜を介して、少なくとも前記第2の半導体基板(SOI
基板)上に埋設された第2のゲート電極と、前記一対の
導電膜(メタルソースドレイン領域)、前記第2の半導
体基板(SOI基板)、前記第1及び第2のゲート絶縁
膜の残りの側面に周設された第2の絶縁膜とを備え、前
記第1及び第2のゲート電極に同電圧を印加する配線体
が設けられていることを特徴とするMIS電界効果トラ
ンジスタ。 - 【請求項2】前記第1及び第2のゲート電極に同電圧を
印加する配線体をチャネル幅方向の前記第2の半導体基
板(SOI基板)の両側面に前記第2の絶縁膜を介して
設け、側面ゲート電極となしたことを特徴とする特許請
求の範囲請求項1記載のMIS電界効果トランジスタ。 - 【請求項3】前記第2の半導体基板(SOI基板)の周
囲に覆設された前記第1及び第2のゲート絶縁膜を介し
て前記第1及び第2のゲート電極が覆設されていること
を特徴とする特許請求の範囲請求項1記載のMIS電界
効果トランジスタ。 - 【請求項4】前記第1のゲート電極に自己整合して、前
記一対の導電膜(メタルソースドレイン領域)、前記第
2の半導体基板(SOI基板)、前記一対の不純物領域
(ソースドレイン領域の一部)及び前記第2のゲート電
極が設けられていることを特徴とする特許請求の範囲請
求項1記載のMIS電界効果トランジスタ。 - 【請求項5】第2の半導体基板の下面に選択的に第1の
トレンチを形成する工程と、前記第1のトレンチに第2
の絶縁膜を埋め込む工程と、前記第2の絶縁膜の一部及
び前記第2の半導体基板の下面に前記第2のトレンチを
選択的に形成する工程と、前記第2のトレンチの底面及
び側面に第1のゲート絶縁膜を形成する工程と、前記第
1のゲート絶縁膜を介して前記第2のトレンチに第1の
ゲート電極を埋め込む工程と、前記第2の半導体基板の
下面に選択的に前記第2のトレンチより深い第3のトレ
ンチを形成する工程と、前記第3のトレンチに導電膜を
埋め込む工程と、前記第2の半導体基板下に第1の絶縁
膜を形成する工程と、前記第2の半導体基板下に前記第
1の絶縁膜を介して第1の半導体基板を貼り合わせる工
程と、前記第2の半導体基板の上面を平坦に薄膜化し、
前記第2の絶縁膜及び前記導電膜を露出する工程と、前
記第2の絶縁膜の一部及び前記第2の半導体基板の上面
に前記第1のゲート絶縁膜に達しない第4のトレンチを
選択的に形成する工程と、前記第4のトレンチの底面及
び側面に第2のゲート絶縁膜を形成する工程と、前記第
2のゲート絶縁膜を介して前記第4のトレンチに第2の
ゲート電極を埋め込む工程と、前記第4のトレンチの側
面の前記第2のゲート絶縁膜を除去し、第5のトレンチ
を選択的に形成する工程と、前記第5のトレンチ下の前
記第2の半導体基板に不純物領域を形成する工程と、前
記第5のトレンチに第3の絶縁膜を埋め込む工程と、前
記第1及び第2のゲート電極を配線体で接続する工程と
が含まれてなることを特徴とするMIS電界効果トラン
ジスタの製造方法。
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-
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- 2000-04-28 JP JP2000129099A patent/JP4750245B2/ja not_active Expired - Fee Related
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