JP2001313395A - Ｍｉｓ電界効果トランジスタ及びその製造方法 - Google Patents
Ｍｉｓ電界効果トランジスタ及びその製造方法Info
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- JP2001313395A JP2001313395A JP2000129099A JP2000129099A JP2001313395A JP 2001313395 A JP2001313395 A JP 2001313395A JP 2000129099 A JP2000129099 A JP 2000129099A JP 2000129099 A JP2000129099 A JP 2000129099A JP 2001313395 A JP2001313395 A JP 2001313395A
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Abstract
(57)【要約】
【目的】高速且つ高信頼なＳＯＩ型のＭＩＳ電界効果ト
ランジスタの形成 【構成】第１の半導体基板１上に酸化膜２を介して貼り
合わせられ、薄膜化され且つ島状に絶縁分離された第２
の半導体基板（ＳＯＩ基板）３の対向する２側面に接し
て一対の導電膜（メタルソースドレイン領域）５を設
け、メタルソースドレイン領域５との接触部のＳＯＩ基
板３に一対の高濃度及び低濃度のソースドレイン領域
（12、13）を設け、メタルソースドレイン領域５と絶縁
分離して、ＳＯＩ基板３の下面に第１のゲート酸化膜６
を介し第１のゲート電極８を、ＳＯＩ基板３の上面に第
２のゲート酸化膜９を介し第２のゲート電極11を、それ
ぞれ平坦に埋め込み、第１及び第２のゲート電極（８、
11）を接続した構造に形成したダマシン二重ゲート型メ
タルソースドレイン構造のＳＯＩ型のＭＩＳ電界効果ト
ランジスタ。
ランジスタの形成 【構成】第１の半導体基板１上に酸化膜２を介して貼り
合わせられ、薄膜化され且つ島状に絶縁分離された第２
の半導体基板（ＳＯＩ基板）３の対向する２側面に接し
て一対の導電膜（メタルソースドレイン領域）５を設
け、メタルソースドレイン領域５との接触部のＳＯＩ基
板３に一対の高濃度及び低濃度のソースドレイン領域
（12、13）を設け、メタルソースドレイン領域５と絶縁
分離して、ＳＯＩ基板３の下面に第１のゲート酸化膜６
を介し第１のゲート電極８を、ＳＯＩ基板３の上面に第
２のゲート酸化膜９を介し第２のゲート電極11を、それ
ぞれ平坦に埋め込み、第１及び第２のゲート電極（８、
11）を接続した構造に形成したダマシン二重ゲート型メ
タルソースドレイン構造のＳＯＩ型のＭＩＳ電界効果ト
ランジスタ。
Description
【０００１】
【産業上の利用分野】本発明はＳＯＩ構造の半導体集積
回路に係り、特に高速、高信頼且つ高集積なＳＯＩ構造
のショートチャネルのＭＩＳ電界効果トランジスタに関
する。従来、ＳＯＩ構造のショートチャネルのＭＩＳ電
界効果トランジスタに関しては、サイドウオールを利用
したＬＤＤ構造のショートチャネルのＭＩＳ電界効果ト
ランジスタを周囲を絶縁膜で分離されたＳＯＩ基板に形
成したもので、接合容量、空乏層容量、閾値電圧等を低
減することにより高速化及び低電力化を計ったものであ
るが、一方薄膜のＳＯＩ基板に形成するためソースドレ
イン領域のコンタクト抵抗が増大すること及び各要素の
抵抗の低減がなされていないこと等から微細化を計って
いる割には高速化が達成されていないこと、またＳＯＩ
基板下の導電体（半導体基板又は下層配線）にゲート電
極に印加される電圧と異なる電圧が印加された場合、Ｓ
ＯＩ基板底部に生ずる微小なバックチャネルリークを防
止できなかったことによる高信頼性が達成されていない
という欠点があった。そこで、さらなる微細化が可能
で、コンタクト抵抗を含む各要素の抵抗を低減でき、よ
り高速化が達成でき、しかもバックチャネルリークを防
止できるＳＯＩ構造のショートチャネルのＭＩＳ電界効
果トランジスタを形成できる手段が要望されている。
回路に係り、特に高速、高信頼且つ高集積なＳＯＩ構造
のショートチャネルのＭＩＳ電界効果トランジスタに関
する。従来、ＳＯＩ構造のショートチャネルのＭＩＳ電
界効果トランジスタに関しては、サイドウオールを利用
したＬＤＤ構造のショートチャネルのＭＩＳ電界効果ト
ランジスタを周囲を絶縁膜で分離されたＳＯＩ基板に形
成したもので、接合容量、空乏層容量、閾値電圧等を低
減することにより高速化及び低電力化を計ったものであ
るが、一方薄膜のＳＯＩ基板に形成するためソースドレ
イン領域のコンタクト抵抗が増大すること及び各要素の
抵抗の低減がなされていないこと等から微細化を計って
いる割には高速化が達成されていないこと、またＳＯＩ
基板下の導電体（半導体基板又は下層配線）にゲート電
極に印加される電圧と異なる電圧が印加された場合、Ｓ
ＯＩ基板底部に生ずる微小なバックチャネルリークを防
止できなかったことによる高信頼性が達成されていない
という欠点があった。そこで、さらなる微細化が可能
で、コンタクト抵抗を含む各要素の抵抗を低減でき、よ
り高速化が達成でき、しかもバックチャネルリークを防
止できるＳＯＩ構造のショートチャネルのＭＩＳ電界効
果トランジスタを形成できる手段が要望されている。
【０００２】
【従来の技術】図13は従来のＭＩＳ電界効果トランジス
タの模式側断面図で、貼り合わせＳＯＩウエハーを使用
して形成したＳＯＩ型のＮチャネルのＭＩＳ電界効果ト
ランジスタを含む半導体集積回路の一部を示しており、
51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用
酸化膜、53はｐ型の第２のシリコン基板（ＳＯＩ基
板）、54は素子分離領域形成用トレンチ及び埋め込み酸
化膜、55はｎ型ソースドレイン領域、56はｎ+ 型ソース
ドレイン領域、57はゲート酸化膜（SiO2）、58はゲート
電極、59は下地酸化膜、60はサイドウオール、61は不純
物ブロック用酸化膜、62はＰＳＧ膜、63はバリアメタル
（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル
（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／
TiN ）を示している。同図においては、ｐ型の第１のシ
リコン基板51上に酸化膜52を介して貼り合わせられ、素
子分離領域形成用トレンチ及び埋め込み酸化膜54により
島状に絶縁分離された薄膜のｐ型の第２のシリコン基板
（ＳＯＩ基板）53が形成され、このｐ型の第２のシリコ
ン基板（ＳＯＩ基板）53にはＮチャネルのＬＤＤ構造の
ＭＩＳ電界効果トランジスタが形成されている。したが
って、周囲を絶縁膜で囲まれたソースドレイン領域を形
成できることによる接合容量の低減、ＳＯＩ基板を完全
空乏化できることによる空乏層容量の低減及びサブスレ
ッショルド特性を改善できることによる閾値電圧の低減
等により通常のバルクウエハーに形成するＭＩＳ電界効
果トランジスタからなる半導体集積回路に比較し、高速
化及び低電力化が可能となる。しかし、ＳＯＩ基板を完
全空乏化させるためかなりの薄膜化（0.1 μm程度）が
必要で、電極コンタクト窓開孔時のＰＳＧのエッチング
の際、ソースドレイン領域を形成しているＳＯＩ基板が
オーバーエッチングされ、ソースドレイン領域のコンタ
クト抵抗が増大してしまうこと、ソースドレイン領域の
抵抗の低減ができないこと等によりショートチャネル化
している割には高速化になっていないこと、また単一の
導電型のＭＩＳ電界効果トランジスタのみを形成してい
る場合は第１のシリコン基板にオフ電圧を印加しておけ
ば、ＳＯＩ基板底部にチャネルが生じることは避けら
れ、バックチャネルリークは防止できるが、Ｃ−ＭＯＳ
を形成する場合（ＮチャネルのＭＩＳ電界効果トランジ
スタとＰチャネルのＭＩＳ電界効果トランジスタではオ
ンとオフが逆になる）または単一の導電型のＭＩＳ電界
効果トランジスタのみを形成していても、ゲート電圧と
異なる電圧が印加される下層配線が存在する場合はＳＯ
Ｉ基板底部に発生するバックチャネルリークを防止でき
ないという欠点があった。
タの模式側断面図で、貼り合わせＳＯＩウエハーを使用
して形成したＳＯＩ型のＮチャネルのＭＩＳ電界効果ト
ランジスタを含む半導体集積回路の一部を示しており、
51はｐ型の第１のシリコン(Si)基板、52は貼り合わせ用
酸化膜、53はｐ型の第２のシリコン基板（ＳＯＩ基
板）、54は素子分離領域形成用トレンチ及び埋め込み酸
化膜、55はｎ型ソースドレイン領域、56はｎ+ 型ソース
ドレイン領域、57はゲート酸化膜（SiO2）、58はゲート
電極、59は下地酸化膜、60はサイドウオール、61は不純
物ブロック用酸化膜、62はＰＳＧ膜、63はバリアメタル
（Ti／TiN ）、64はプラグ（Ｗ）、65はバリアメタル
（Ti／TiN ）、66はAlCu配線、67はバリアメタル（Ti／
TiN ）を示している。同図においては、ｐ型の第１のシ
リコン基板51上に酸化膜52を介して貼り合わせられ、素
子分離領域形成用トレンチ及び埋め込み酸化膜54により
島状に絶縁分離された薄膜のｐ型の第２のシリコン基板
（ＳＯＩ基板）53が形成され、このｐ型の第２のシリコ
ン基板（ＳＯＩ基板）53にはＮチャネルのＬＤＤ構造の
ＭＩＳ電界効果トランジスタが形成されている。したが
って、周囲を絶縁膜で囲まれたソースドレイン領域を形
成できることによる接合容量の低減、ＳＯＩ基板を完全
空乏化できることによる空乏層容量の低減及びサブスレ
ッショルド特性を改善できることによる閾値電圧の低減
等により通常のバルクウエハーに形成するＭＩＳ電界効
果トランジスタからなる半導体集積回路に比較し、高速
化及び低電力化が可能となる。しかし、ＳＯＩ基板を完
全空乏化させるためかなりの薄膜化（0.1 μm程度）が
必要で、電極コンタクト窓開孔時のＰＳＧのエッチング
の際、ソースドレイン領域を形成しているＳＯＩ基板が
オーバーエッチングされ、ソースドレイン領域のコンタ
クト抵抗が増大してしまうこと、ソースドレイン領域の
抵抗の低減ができないこと等によりショートチャネル化
している割には高速化になっていないこと、また単一の
導電型のＭＩＳ電界効果トランジスタのみを形成してい
る場合は第１のシリコン基板にオフ電圧を印加しておけ
ば、ＳＯＩ基板底部にチャネルが生じることは避けら
れ、バックチャネルリークは防止できるが、Ｃ−ＭＯＳ
を形成する場合（ＮチャネルのＭＩＳ電界効果トランジ
スタとＰチャネルのＭＩＳ電界効果トランジスタではオ
ンとオフが逆になる）または単一の導電型のＭＩＳ電界
効果トランジスタのみを形成していても、ゲート電圧と
異なる電圧が印加される下層配線が存在する場合はＳＯ
Ｉ基板底部に発生するバックチャネルリークを防止でき
ないという欠点があった。
【０００３】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、従来例に示されるように、高速性を改善し
たＭＩＳ電界効果トランジスタを得るためには完全空乏
化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化さ
れたＳＯＩ基板にソースドレイン領域を形成するため、
電極コンタクト窓開孔時の層間絶縁膜のエッチングの
際、ソースドレイン領域を形成しているＳＯＩ基板がオ
ーバーエッチングされることは避けられず、配線体との
コンタクトは取れるもののソースドレイン領域のコンタ
クト抵抗が増大してしまうこと、また容量の低減はでき
るものの薄層のソースドレイン領域の抵抗が低減できな
いこと等により微細化している割には高速化が達成でき
なかったこと及びＣ−ＭＯＳを形成する場合またはＳＯ
Ｉ基板下にゲート電極に印加される電圧と異なる電圧が
印加される下層配線が存在する場合、バックチャネルリ
ークを完全に防止できなかったこと等より高速、高集
積、高信頼を併せ持つＳＯＩ構造のショートチャネルの
ＭＩＳ電界効果トランジスタを形成できなかったことで
ある。
する課題は、従来例に示されるように、高速性を改善し
たＭＩＳ電界効果トランジスタを得るためには完全空乏
化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化さ
れたＳＯＩ基板にソースドレイン領域を形成するため、
電極コンタクト窓開孔時の層間絶縁膜のエッチングの
際、ソースドレイン領域を形成しているＳＯＩ基板がオ
ーバーエッチングされることは避けられず、配線体との
コンタクトは取れるもののソースドレイン領域のコンタ
クト抵抗が増大してしまうこと、また容量の低減はでき
るものの薄層のソースドレイン領域の抵抗が低減できな
いこと等により微細化している割には高速化が達成でき
なかったこと及びＣ−ＭＯＳを形成する場合またはＳＯ
Ｉ基板下にゲート電極に印加される電圧と異なる電圧が
印加される下層配線が存在する場合、バックチャネルリ
ークを完全に防止できなかったこと等より高速、高集
積、高信頼を併せ持つＳＯＩ構造のショートチャネルの
ＭＩＳ電界効果トランジスタを形成できなかったことで
ある。
【０００４】
【課題を解決するための手段】上記課題は、第１の半導
体基板と、前記第１の半導体基板上に設けられた第１の
絶縁膜と、前記第１の絶縁膜上に離間して設けられた一
対の導電膜（メタルソースドレイン領域）と、前記一対
の導電膜（メタルソースドレイン領域）間に、前記一対
の導電膜（メタルソースドレイン領域）の対向する２側
面の一部に接して設けられた第２の半導体基板（ＳＯＩ
基板）と、前記一対の導電膜（メタルソースドレイン領
域）との接触部の前記第２の半導体基板（ＳＯＩ基板）
に設けられた一対の不純物領域（ソースドレイン領域の
一部）と、少なくとも前記第２の半導体基板（ＳＯＩ基
板）の下面に設けられた第１のゲート絶縁膜と、前記一
対の導電膜（メタルソースドレイン領域）と絶縁分離
し、前記第１のゲート絶縁膜を介して、少なくとも前記
第２の半導体基板（ＳＯＩ基板）下に埋設された第１の
ゲート電極と、少なくとも前記第２の半導体基板（ＳＯ
Ｉ基板）の上面に設けられた第２のゲート絶縁膜と、前
記一対の導電膜（メタルソースドレイン領域）と絶縁分
離し、前記第２のゲート絶縁膜を介して、少なくとも前
記第２の半導体基板（ＳＯＩ基板）上に埋設された第２
のゲート電極と、前記一対の導電膜（メタルソースドレ
イン領域）、前記第２の半導体基板（ＳＯＩ基板）、前
記第１及び第２のゲート絶縁膜の残りの側面に周設され
た第２の絶縁膜とを備え、前記第１及び第２のゲート電
極に同電圧を印加する配線体が設けられている本発明の
ＭＩＳ電界効果トランジスタによって解決される。
体基板と、前記第１の半導体基板上に設けられた第１の
絶縁膜と、前記第１の絶縁膜上に離間して設けられた一
対の導電膜（メタルソースドレイン領域）と、前記一対
の導電膜（メタルソースドレイン領域）間に、前記一対
の導電膜（メタルソースドレイン領域）の対向する２側
面の一部に接して設けられた第２の半導体基板（ＳＯＩ
基板）と、前記一対の導電膜（メタルソースドレイン領
域）との接触部の前記第２の半導体基板（ＳＯＩ基板）
に設けられた一対の不純物領域（ソースドレイン領域の
一部）と、少なくとも前記第２の半導体基板（ＳＯＩ基
板）の下面に設けられた第１のゲート絶縁膜と、前記一
対の導電膜（メタルソースドレイン領域）と絶縁分離
し、前記第１のゲート絶縁膜を介して、少なくとも前記
第２の半導体基板（ＳＯＩ基板）下に埋設された第１の
ゲート電極と、少なくとも前記第２の半導体基板（ＳＯ
Ｉ基板）の上面に設けられた第２のゲート絶縁膜と、前
記一対の導電膜（メタルソースドレイン領域）と絶縁分
離し、前記第２のゲート絶縁膜を介して、少なくとも前
記第２の半導体基板（ＳＯＩ基板）上に埋設された第２
のゲート電極と、前記一対の導電膜（メタルソースドレ
イン領域）、前記第２の半導体基板（ＳＯＩ基板）、前
記第１及び第２のゲート絶縁膜の残りの側面に周設され
た第２の絶縁膜とを備え、前記第１及び第２のゲート電
極に同電圧を印加する配線体が設けられている本発明の
ＭＩＳ電界効果トランジスタによって解決される。
【０００５】
【作 用】即ち、本発明のＭＩＳ電界効果トランジス
タにおいては、ｐ型の第１のシリコン基板上に設けられ
た酸化膜上に一対のメタルソースドレイン領域（Ｗ）が
設けられ、このメタルソースドレイン領域間にメタルソ
ースドレイン領域の一部に接してｐ型の第２のシリコン
基板（ＳＯＩ基板）が設けられ、対向するメタルソース
ドレイン領域にそれぞれ接して、ｐ型のＳＯＩ基板に一
対のｎ+ 型及びｎ型ソースドレイン領域が設けられてお
り、またｐ型のＳＯＩ基板の下面及び対向するメタルソ
ースドレイン領域の下部側面には第１のゲート酸化膜
（SiO2／Ta2O5 ）が設けられ、この第１のゲート酸化膜
を介してバリアメタル（TiN ）を有する第１のゲート電
極（Ｗ）が平坦に埋め込まれており、またｐ型のＳＯＩ
基板の上面には第２のゲート酸化膜（SiO2／Ta2O5 ）が
設けられ、対向するメタルソースドレイン領域の上部側
面には側壁絶縁膜（SiO2）が設けられ、この第２のゲー
ト酸化膜及び埋め込み絶縁膜を介してバリアメタル（Ti
N ）を有する第２のゲート電極（Ｗ）が平坦に埋め込ま
れている。この第１及び第２のゲート電極（同電位に接
続される）はバリアメタル（Ti／TiN ）及びプラグ
（Ｗ）を介して上下にバリアメタル（Ti／TiN ）を有す
るAlCu配線に接続され、ゲート電圧が印加され、一対の
メタルソースドレイン領域にはバリアメタル（Ti／TiN
）及びプラグ（Ｗ）を介して上下にバリアメタル（Ti
／TiN ）を有するAlCu配線に接続され、それぞれソース
電圧及びドレイン電圧が印加されており、周囲は素子分
離領域形成用トレンチ及び埋め込み酸化膜（SiO2）によ
って完全に絶縁分離されている構造を有するＭＩＳ電界
効果トランジスタが形成されている。したがって、ＳＯ
Ｉ基板にはチャネル領域、低濃度のソースドレイン領域
及び極めて微小な高濃度のソースドレイン領域のみを形
成し、大部分のソースドレイン領域を不純物領域ではな
く導電膜で形成できるため、接合容量の低減（ほとんど
零）及びソースドレイン領域の抵抗の低減が可能であ
る。また厚膜のメタルソースドレイン領域（Ｗ）で配線
体との接続がとれるため、コンタクト抵抗の低減も可能
である。さらに高誘電率を有するTa2O5 をゲート酸化膜
として使用できるため、ゲート酸化膜の厚膜化が可能
で、ゲート電極とＳＯＩ基板間の微小な電流リークの改
善及びゲート容量の低減も可能である。そのうえＳＯＩ
基板の上下に（若干の構造の変形により両サイドにも）
ゲート電極を形成できるため、バックチャネルリークを
（両サイドにもゲート電極を形成できる場合はサイドチ
ャネルリークも）完全に防止できるだけでなく、第２の
ゲート電極の印加電圧に連動してバックチャネルにも
（サイドチャネルにも）可能な限り十分な駆動電流を流
すことが可能で高信頼性及び高速化が達成できる。また
薄膜のＳＯＩ基板上にゲート構造を形成しているので、
ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下
の反転層と基板との間の空乏層容量を除去することが可
能であり、ゲート電極に加えた電圧がゲート電極と反転
層の間だけに印加できることになり、サブスレッショル
ド特性を改善できるので閾値電圧を低減することもでき
る。さらに第１及び第２のゲート電極の接続用の引き出
し部を除き、酸化膜を埋め込んだ素子分離領域に位置合
わせして、第１のゲート酸化膜を介して形成した第１の
ゲート電極に自己整合して各要素（メタルソースドレイ
ン領域、ＳＯＩ基板、第２のゲート酸化膜及び側壁絶縁
膜を介した第２のゲート電極、低濃度及び高濃度の不純
物ソースドレイン領域）を形成することもできる。その
うえ素子分離領域の第２の絶縁膜、メタルソースドレイ
ン領域及び第２のゲート電極の上面を段差がない連続し
た平坦面に形成できることにより、極めて信頼性の高い
層間絶縁膜及び配線体を形成することもできる。即ち、
極めて高速、低電力、高信頼、高性能且つ高集積な半導
体集積回路の形成を可能とするダマシン二重ゲート型メ
タルソースドレイン構造のＳＯＩ型のＭＩＳ電界効果ト
ランジスタを得ることができる。
タにおいては、ｐ型の第１のシリコン基板上に設けられ
た酸化膜上に一対のメタルソースドレイン領域（Ｗ）が
設けられ、このメタルソースドレイン領域間にメタルソ
ースドレイン領域の一部に接してｐ型の第２のシリコン
基板（ＳＯＩ基板）が設けられ、対向するメタルソース
ドレイン領域にそれぞれ接して、ｐ型のＳＯＩ基板に一
対のｎ+ 型及びｎ型ソースドレイン領域が設けられてお
り、またｐ型のＳＯＩ基板の下面及び対向するメタルソ
ースドレイン領域の下部側面には第１のゲート酸化膜
（SiO2／Ta2O5 ）が設けられ、この第１のゲート酸化膜
を介してバリアメタル（TiN ）を有する第１のゲート電
極（Ｗ）が平坦に埋め込まれており、またｐ型のＳＯＩ
基板の上面には第２のゲート酸化膜（SiO2／Ta2O5 ）が
設けられ、対向するメタルソースドレイン領域の上部側
面には側壁絶縁膜（SiO2）が設けられ、この第２のゲー
ト酸化膜及び埋め込み絶縁膜を介してバリアメタル（Ti
N ）を有する第２のゲート電極（Ｗ）が平坦に埋め込ま
れている。この第１及び第２のゲート電極（同電位に接
続される）はバリアメタル（Ti／TiN ）及びプラグ
（Ｗ）を介して上下にバリアメタル（Ti／TiN ）を有す
るAlCu配線に接続され、ゲート電圧が印加され、一対の
メタルソースドレイン領域にはバリアメタル（Ti／TiN
）及びプラグ（Ｗ）を介して上下にバリアメタル（Ti
／TiN ）を有するAlCu配線に接続され、それぞれソース
電圧及びドレイン電圧が印加されており、周囲は素子分
離領域形成用トレンチ及び埋め込み酸化膜（SiO2）によ
って完全に絶縁分離されている構造を有するＭＩＳ電界
効果トランジスタが形成されている。したがって、ＳＯ
Ｉ基板にはチャネル領域、低濃度のソースドレイン領域
及び極めて微小な高濃度のソースドレイン領域のみを形
成し、大部分のソースドレイン領域を不純物領域ではな
く導電膜で形成できるため、接合容量の低減（ほとんど
零）及びソースドレイン領域の抵抗の低減が可能であ
る。また厚膜のメタルソースドレイン領域（Ｗ）で配線
体との接続がとれるため、コンタクト抵抗の低減も可能
である。さらに高誘電率を有するTa2O5 をゲート酸化膜
として使用できるため、ゲート酸化膜の厚膜化が可能
で、ゲート電極とＳＯＩ基板間の微小な電流リークの改
善及びゲート容量の低減も可能である。そのうえＳＯＩ
基板の上下に（若干の構造の変形により両サイドにも）
ゲート電極を形成できるため、バックチャネルリークを
（両サイドにもゲート電極を形成できる場合はサイドチ
ャネルリークも）完全に防止できるだけでなく、第２の
ゲート電極の印加電圧に連動してバックチャネルにも
（サイドチャネルにも）可能な限り十分な駆動電流を流
すことが可能で高信頼性及び高速化が達成できる。また
薄膜のＳＯＩ基板上にゲート構造を形成しているので、
ＳＯＩ基板を完全に空乏化できるため、ゲート酸化膜下
の反転層と基板との間の空乏層容量を除去することが可
能であり、ゲート電極に加えた電圧がゲート電極と反転
層の間だけに印加できることになり、サブスレッショル
ド特性を改善できるので閾値電圧を低減することもでき
る。さらに第１及び第２のゲート電極の接続用の引き出
し部を除き、酸化膜を埋め込んだ素子分離領域に位置合
わせして、第１のゲート酸化膜を介して形成した第１の
ゲート電極に自己整合して各要素（メタルソースドレイ
ン領域、ＳＯＩ基板、第２のゲート酸化膜及び側壁絶縁
膜を介した第２のゲート電極、低濃度及び高濃度の不純
物ソースドレイン領域）を形成することもできる。その
うえ素子分離領域の第２の絶縁膜、メタルソースドレイ
ン領域及び第２のゲート電極の上面を段差がない連続し
た平坦面に形成できることにより、極めて信頼性の高い
層間絶縁膜及び配線体を形成することもできる。即ち、
極めて高速、低電力、高信頼、高性能且つ高集積な半導
体集積回路の形成を可能とするダマシン二重ゲート型メ
タルソースドレイン構造のＳＯＩ型のＭＩＳ電界効果ト
ランジスタを得ることができる。
【０００６】
【実施例】以下本発明を、図示実施例により具体的に説
明する。図１は本発明のＭＩＳ電界効果トランジスタに
おける第１の実施例の模式平面図、図２は本発明のＭＩ
Ｓ電界効果トランジスタにおける第１の実施例の模式側
断面図（図１のｐ−ｐ矢視断面図）、図３は本発明のＭ
ＩＳ電界効果トランジスタにおける第１の実施例の模式
側断面図（図１のｑ−ｑ矢視断面図）、図４は本発明の
ＭＩＳ電界効果トランジスタにおける第２の実施例の模
式平面図、図５は本発明のＭＩＳ電界効果トランジスタ
における第２の実施例の模式側断面図（図４のｑ−ｑ矢
視断面図）、図６は本発明のＭＩＳ電界効果トランジス
タにおける第３の実施例の模式側断面図、図７〜図１２
は本発明のＭＩＳ電界効果トランジスタにおける製造方
法の一実施例の工程断面図である。全図を通じ同一対象
物は同一符号で示す。図１〜図３は本発明のＭＩＳ電界
効果トランジスタにおける第１の実施例で、図１は模式
平面図、図２は模式側断面図（図１のｐ−ｐ矢視断面
図、ＭＩＳ電界効果トランジスタのチャネル長方向）、
図３は模式側断面図（図１のｑ−ｑ矢視断面図、ＭＩＳ
電界効果トランジスタのチャネル幅方向）で、貼り合わ
せＳＯＩ技術を使用して形成したＳＯＩ構造のショート
チャネルのＮチャネルのＭＩＳ電界効果トランジスタを
含む半導体集積回路の一部を示しており、１は1015cm-3
程度のｐ型の第１のシリコン基板、２は0.5μm 程度の
貼り合わせ用酸化膜（SiO2）、３は厚さ0.1μm 程度の
ｐ型の第２のシリコン基板（ＳＯＩ基板）、４は素子分
離領域形成用トレンチ及び埋め込み酸化膜（SiO2）、５
は厚さ0.5μm 程度のメタルソースドレイン領域
（Ｗ）、６は15nm程度の第１のゲート酸化膜（SiO2／Ta
2O5 ）、７は20nm程度のバリアメタル（TiN ）、８はゲ
ート長0.2 μm程度の第１のゲート電極（Ｗ）、９は15n
m程度の第２のゲート酸化膜（SiO2／Ta2O5）、10は20nm
程度のバリアメタル（TiN ）、11はゲート長0.2 μm程
度の第２のゲート電極（Ｗ）、12は1017cm-3程度のｎ型
ソースドレイン領域、13は1020cm-3程度のｎ+ 型ソース
ドレイン領域、14は15nm程度の側壁絶縁膜（SiO2）、15
は0.8μm 程度の燐珪酸ガラス（PSG ）膜、16は50nm程
度のバリアメタル（Ti／TiN）、17はプラグ（Ｗ）、18
は50nm程度のバリアメタル（Ti／TiN ）、19は0.8μm程
度のAlCu配線、20は50nm程度のバリアメタル（Ti／TiN
）を示している。同図においては、ｐ型の第１のシリ
コン基板１上に設けられた酸化膜２上に一対のメタルソ
ースドレイン領域（Ｗ）５が設けられ、このメタルソー
スドレイン領域５間にメタルソースドレイン領域５の一
部に接してｐ型の第２のシリコン基板（ＳＯＩ基板）３
が設けられ、対向するメタルソースドレイン領域５にそ
れぞれ接してｐ型のＳＯＩ基板３にｎ+ 型ソースドレイ
ン領域13が設けられ、このｎ + 型ソースドレイン領域13
に接してｎ型ソースドレイン領域12が設けられており、
またｐ型のＳＯＩ基板３の下面及び対向するメタルソー
スドレイン領域５の下部側面には第１のゲート酸化膜
（SiO2／Ta2O5 ）６が設けられ、この第１のゲート酸化
膜６を介してバリアメタル（TiN ）７を有する第１のゲ
ート電極（Ｗ）８が平坦に埋め込まれており、またｐ型
のＳＯＩ基板３の上面には第２のゲート酸化膜（SiO2／
Ta2O5 ）９が設けられ、対向するメタルソースドレイン
領域５の上部側面には側壁絶縁膜（SiO2）14が設けら
れ、この第２のゲート酸化膜９及び側壁絶縁膜14を介し
てバリアメタル（TiN ）10を有する第２のゲート電極
（Ｗ）11が平坦に埋め込まれている。この第１及び第２
のゲート電極（８、11）はバリアメタル（Ti／TiN ）16
及びプラグ（Ｗ）17を介して上下にバリアメタル（Ti／
TiN ）（18、20）を有するAlCu配線19に接続され、ゲー
ト電圧が印加され、一対のメタルソースドレイン領域５
にはバリアメタル（Ti／TiN ）16及びプラグ（Ｗ）17を
介して上下にバリアメタル（Ti／TiN ）（18、20）を有
するAlCu配線19に接続され、それぞれソース電圧及びド
レイン電圧が印加されており、周囲は素子分離領域形成
用トレンチ及び埋め込み酸化膜（SiO2）４によって完全
に絶縁分離されている構造を有するＭＩＳ電界効果トラ
ンジスタが形成されている。したがって、ＳＯＩ基板に
はチャネル領域、低濃度のソースドレイン領域及び極め
て微小な高濃度のソースドレイン領域のみを形成し、大
部分のソースドレイン領域を不純物領域ではなく導電膜
で形成できるため、接合容量の低減（ほとんど零）及び
ソースドレイン領域の抵抗の低減が可能である。また厚
膜のメタルソースドレイン領域（Ｗ）で配線体との接続
がとれるため、コンタクト抵抗の低減も可能である。さ
らに高誘電率を有するTa2O5 をゲート酸化膜として使用
できるため、ゲート酸化膜の厚膜化が可能で、ゲート電
極とＳＯＩ基板間の微小な電流リークの改善及びゲート
容量の低減も可能である。そのうえＳＯＩ基板の上下に
ゲート電極を形成できるため、オフ時のバックチャネル
リークを完全に防止できるばかりでなく、第２のゲート
電極の印加電圧に連動して、オン時において、フロント
チャネルばかりでなく、バックチャネルにも可能な限り
の駆動電流を流すことが可能で、高信頼性及び高速化が
達成できる。また薄膜のＳＯＩ基板上にゲート構造を形
成しているので、ＳＯＩ基板を完全に空乏化できるた
め、ゲート酸化膜下の反転層と基板との間の空乏層容量
を除去することが可能であり、ゲート電極に加えた電圧
がゲート電極と反転層の間だけに印加できることにな
り、サブスレッショルド特性を改善できるので閾値電圧
を低減することもできる。さらに第１及び第２のゲート
電極の接続用の引き出し部を除き、酸化膜を埋め込んだ
素子分離領域に位置合わせして、第１のゲート酸化膜を
介して形成した第１のゲート電極に自己整合して各要素
（メタルソースドレイン領域、ＳＯＩ基板、第２のゲー
ト酸化膜及び側壁絶縁膜を介した第２のゲート電極、低
濃度及び高濃度の不純物ソースドレイン領域）を形成す
ることもできる。そのうえ素子分離領域の第２の絶縁
膜、メタルソースドレイン領域及び第２のゲート電極の
上面を段差がない連続した平坦面に形成できることによ
り、極めて信頼性の高い層間絶縁膜及び配線体を形成す
ることもできる。この結果、高速、低電力、高信頼、高
性能及び高集積を併せ持つダマシン二重ゲート型メタル
ソースドレイン構造のＳＯＩ型のＭＩＳ電界効果トラン
ジスタを得ることができる。
明する。図１は本発明のＭＩＳ電界効果トランジスタに
おける第１の実施例の模式平面図、図２は本発明のＭＩ
Ｓ電界効果トランジスタにおける第１の実施例の模式側
断面図（図１のｐ−ｐ矢視断面図）、図３は本発明のＭ
ＩＳ電界効果トランジスタにおける第１の実施例の模式
側断面図（図１のｑ−ｑ矢視断面図）、図４は本発明の
ＭＩＳ電界効果トランジスタにおける第２の実施例の模
式平面図、図５は本発明のＭＩＳ電界効果トランジスタ
における第２の実施例の模式側断面図（図４のｑ−ｑ矢
視断面図）、図６は本発明のＭＩＳ電界効果トランジス
タにおける第３の実施例の模式側断面図、図７〜図１２
は本発明のＭＩＳ電界効果トランジスタにおける製造方
法の一実施例の工程断面図である。全図を通じ同一対象
物は同一符号で示す。図１〜図３は本発明のＭＩＳ電界
効果トランジスタにおける第１の実施例で、図１は模式
平面図、図２は模式側断面図（図１のｐ−ｐ矢視断面
図、ＭＩＳ電界効果トランジスタのチャネル長方向）、
図３は模式側断面図（図１のｑ−ｑ矢視断面図、ＭＩＳ
電界効果トランジスタのチャネル幅方向）で、貼り合わ
せＳＯＩ技術を使用して形成したＳＯＩ構造のショート
チャネルのＮチャネルのＭＩＳ電界効果トランジスタを
含む半導体集積回路の一部を示しており、１は1015cm-3
程度のｐ型の第１のシリコン基板、２は0.5μm 程度の
貼り合わせ用酸化膜（SiO2）、３は厚さ0.1μm 程度の
ｐ型の第２のシリコン基板（ＳＯＩ基板）、４は素子分
離領域形成用トレンチ及び埋め込み酸化膜（SiO2）、５
は厚さ0.5μm 程度のメタルソースドレイン領域
（Ｗ）、６は15nm程度の第１のゲート酸化膜（SiO2／Ta
2O5 ）、７は20nm程度のバリアメタル（TiN ）、８はゲ
ート長0.2 μm程度の第１のゲート電極（Ｗ）、９は15n
m程度の第２のゲート酸化膜（SiO2／Ta2O5）、10は20nm
程度のバリアメタル（TiN ）、11はゲート長0.2 μm程
度の第２のゲート電極（Ｗ）、12は1017cm-3程度のｎ型
ソースドレイン領域、13は1020cm-3程度のｎ+ 型ソース
ドレイン領域、14は15nm程度の側壁絶縁膜（SiO2）、15
は0.8μm 程度の燐珪酸ガラス（PSG ）膜、16は50nm程
度のバリアメタル（Ti／TiN）、17はプラグ（Ｗ）、18
は50nm程度のバリアメタル（Ti／TiN ）、19は0.8μm程
度のAlCu配線、20は50nm程度のバリアメタル（Ti／TiN
）を示している。同図においては、ｐ型の第１のシリ
コン基板１上に設けられた酸化膜２上に一対のメタルソ
ースドレイン領域（Ｗ）５が設けられ、このメタルソー
スドレイン領域５間にメタルソースドレイン領域５の一
部に接してｐ型の第２のシリコン基板（ＳＯＩ基板）３
が設けられ、対向するメタルソースドレイン領域５にそ
れぞれ接してｐ型のＳＯＩ基板３にｎ+ 型ソースドレイ
ン領域13が設けられ、このｎ + 型ソースドレイン領域13
に接してｎ型ソースドレイン領域12が設けられており、
またｐ型のＳＯＩ基板３の下面及び対向するメタルソー
スドレイン領域５の下部側面には第１のゲート酸化膜
（SiO2／Ta2O5 ）６が設けられ、この第１のゲート酸化
膜６を介してバリアメタル（TiN ）７を有する第１のゲ
ート電極（Ｗ）８が平坦に埋め込まれており、またｐ型
のＳＯＩ基板３の上面には第２のゲート酸化膜（SiO2／
Ta2O5 ）９が設けられ、対向するメタルソースドレイン
領域５の上部側面には側壁絶縁膜（SiO2）14が設けら
れ、この第２のゲート酸化膜９及び側壁絶縁膜14を介し
てバリアメタル（TiN ）10を有する第２のゲート電極
（Ｗ）11が平坦に埋め込まれている。この第１及び第２
のゲート電極（８、11）はバリアメタル（Ti／TiN ）16
及びプラグ（Ｗ）17を介して上下にバリアメタル（Ti／
TiN ）（18、20）を有するAlCu配線19に接続され、ゲー
ト電圧が印加され、一対のメタルソースドレイン領域５
にはバリアメタル（Ti／TiN ）16及びプラグ（Ｗ）17を
介して上下にバリアメタル（Ti／TiN ）（18、20）を有
するAlCu配線19に接続され、それぞれソース電圧及びド
レイン電圧が印加されており、周囲は素子分離領域形成
用トレンチ及び埋め込み酸化膜（SiO2）４によって完全
に絶縁分離されている構造を有するＭＩＳ電界効果トラ
ンジスタが形成されている。したがって、ＳＯＩ基板に
はチャネル領域、低濃度のソースドレイン領域及び極め
て微小な高濃度のソースドレイン領域のみを形成し、大
部分のソースドレイン領域を不純物領域ではなく導電膜
で形成できるため、接合容量の低減（ほとんど零）及び
ソースドレイン領域の抵抗の低減が可能である。また厚
膜のメタルソースドレイン領域（Ｗ）で配線体との接続
がとれるため、コンタクト抵抗の低減も可能である。さ
らに高誘電率を有するTa2O5 をゲート酸化膜として使用
できるため、ゲート酸化膜の厚膜化が可能で、ゲート電
極とＳＯＩ基板間の微小な電流リークの改善及びゲート
容量の低減も可能である。そのうえＳＯＩ基板の上下に
ゲート電極を形成できるため、オフ時のバックチャネル
リークを完全に防止できるばかりでなく、第２のゲート
電極の印加電圧に連動して、オン時において、フロント
チャネルばかりでなく、バックチャネルにも可能な限り
の駆動電流を流すことが可能で、高信頼性及び高速化が
達成できる。また薄膜のＳＯＩ基板上にゲート構造を形
成しているので、ＳＯＩ基板を完全に空乏化できるた
め、ゲート酸化膜下の反転層と基板との間の空乏層容量
を除去することが可能であり、ゲート電極に加えた電圧
がゲート電極と反転層の間だけに印加できることにな
り、サブスレッショルド特性を改善できるので閾値電圧
を低減することもできる。さらに第１及び第２のゲート
電極の接続用の引き出し部を除き、酸化膜を埋め込んだ
素子分離領域に位置合わせして、第１のゲート酸化膜を
介して形成した第１のゲート電極に自己整合して各要素
（メタルソースドレイン領域、ＳＯＩ基板、第２のゲー
ト酸化膜及び側壁絶縁膜を介した第２のゲート電極、低
濃度及び高濃度の不純物ソースドレイン領域）を形成す
ることもできる。そのうえ素子分離領域の第２の絶縁
膜、メタルソースドレイン領域及び第２のゲート電極の
上面を段差がない連続した平坦面に形成できることによ
り、極めて信頼性の高い層間絶縁膜及び配線体を形成す
ることもできる。この結果、高速、低電力、高信頼、高
性能及び高集積を併せ持つダマシン二重ゲート型メタル
ソースドレイン構造のＳＯＩ型のＭＩＳ電界効果トラン
ジスタを得ることができる。
【０００７】図４及び図５は本発明のＭＩＳ電界効果ト
ランジスタにおける第２の実施例で、図４は模式平面
図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＭ
ＩＳ電界効果トランジスタのチャネル幅方向を示す。図
４のｐ−ｐ矢視断面図はＭＩＳ電界効果トランジスタの
チャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技
術を使用して形成したＳＯＩ構造のショートチャネルの
ＮチャネルのＭＩＳ電界効果トランジスタを含む半導体
集積回路の一部を示しており、１〜20は図１〜図３と同
じ物を示している。同図においては、第１及び第２のゲ
ート電極の両端で第１及び第２のゲート電極を接続する
配線体を設けており、この配線体（厳密にはバリアメタ
ルを介したプラグ）をサイドゲート電極（ただし、ゲー
ト酸化膜は素子分離領域形成用の厚い酸化膜となる）と
している以外は第１の実施例と同じ構造のＭＩＳ電界効
果トランジスタが形成されている。本実施例において
は、第１の実施例の効果に加え、オフ時のサイドチャネ
ルリークを防止することができる。
ランジスタにおける第２の実施例で、図４は模式平面
図、図５は模式側断面図（図４のｑ−ｑ矢視断面図でＭ
ＩＳ電界効果トランジスタのチャネル幅方向を示す。図
４のｐ−ｐ矢視断面図はＭＩＳ電界効果トランジスタの
チャネル長方向で図２と同じ）で、貼り合わせＳＯＩ技
術を使用して形成したＳＯＩ構造のショートチャネルの
ＮチャネルのＭＩＳ電界効果トランジスタを含む半導体
集積回路の一部を示しており、１〜20は図１〜図３と同
じ物を示している。同図においては、第１及び第２のゲ
ート電極の両端で第１及び第２のゲート電極を接続する
配線体を設けており、この配線体（厳密にはバリアメタ
ルを介したプラグ）をサイドゲート電極（ただし、ゲー
ト酸化膜は素子分離領域形成用の厚い酸化膜となる）と
している以外は第１の実施例と同じ構造のＭＩＳ電界効
果トランジスタが形成されている。本実施例において
は、第１の実施例の効果に加え、オフ時のサイドチャネ
ルリークを防止することができる。
【０００８】図６は本発明のＭＩＳ電界効果トランジス
タにおける第３の実施例の模式側断面図（模式平面図は
図４と同じで、図４のｑ−ｑ矢視断面図でＭＩＳ電界効
果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ
矢視断面図はＭＩＳ電界効果トランジスタのチャネル長
方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用し
て形成したＳＯＩ構造のショートチャネルのＮチャネル
のＭＩＳ電界効果トランジスタを含む半導体集積回路の
一部を示しており、１〜20は図１〜図３と同じ物を示し
ている。同図においては、第１及び第２のゲート電極の
両端で第１及び第２のゲート電極を接続する配線体を設
けており、第２のゲート電極を凹構造に形成し、第１の
ゲート電極とともに第１及び第２のゲート酸化膜を介し
てＳＯＩ基板を覆うような構造のゲート電極を形成して
いる以外は第１の実施例と同じ構造のＭＩＳ電界効果ト
ランジスタが形成されている。本実施例においては、第
１の実施例の効果に加え、オフ時のサイドチャネルリー
クを防止することばかりでなく、第２のゲート電極の印
加電圧に連動して、オン時において、フロントチャネル
ばかりでなく、バックチャネル及びサイドチャネルにも
可能な限りの駆動電流を流すことが可能で、より高信頼
性及び高速化が達成できる。なお本願発明は上記説明に
限定されることなく、例えば、メタルソースドレイン領
域の形成にはバリアメタルを含む２種以上のメタル層に
よってもよいし、ゲート電極は通常のポリサイドゲート
（polySi／ＷSi）でもよく、不純物からなるソースドレ
イン領域の形成は、低濃度領域を含まない高濃度のみか
らなるソースドレイン領域を形成しても本願発明は成立
する。
タにおける第３の実施例の模式側断面図（模式平面図は
図４と同じで、図４のｑ−ｑ矢視断面図でＭＩＳ電界効
果トランジスタのチャネル幅方向を示す。図４のｐ−ｐ
矢視断面図はＭＩＳ電界効果トランジスタのチャネル長
方向で図２と同じ）で、貼り合わせＳＯＩ技術を使用し
て形成したＳＯＩ構造のショートチャネルのＮチャネル
のＭＩＳ電界効果トランジスタを含む半導体集積回路の
一部を示しており、１〜20は図１〜図３と同じ物を示し
ている。同図においては、第１及び第２のゲート電極の
両端で第１及び第２のゲート電極を接続する配線体を設
けており、第２のゲート電極を凹構造に形成し、第１の
ゲート電極とともに第１及び第２のゲート酸化膜を介し
てＳＯＩ基板を覆うような構造のゲート電極を形成して
いる以外は第１の実施例と同じ構造のＭＩＳ電界効果ト
ランジスタが形成されている。本実施例においては、第
１の実施例の効果に加え、オフ時のサイドチャネルリー
クを防止することばかりでなく、第２のゲート電極の印
加電圧に連動して、オン時において、フロントチャネル
ばかりでなく、バックチャネル及びサイドチャネルにも
可能な限りの駆動電流を流すことが可能で、より高信頼
性及び高速化が達成できる。なお本願発明は上記説明に
限定されることなく、例えば、メタルソースドレイン領
域の形成にはバリアメタルを含む２種以上のメタル層に
よってもよいし、ゲート電極は通常のポリサイドゲート
（polySi／ＷSi）でもよく、不純物からなるソースドレ
イン領域の形成は、低濃度領域を含まない高濃度のみか
らなるソースドレイン領域を形成しても本願発明は成立
する。
【０００９】次いで本発明に係るＭＩＳ電界効果トラン
ジスタの製造方法の一実施例について図７〜図１２及び
図２を参照して説明する。ただし、ここでは本発明のＭ
ＩＳ電界効果トランジスタの形成に関する製造方法のみ
を記述し、一般の半導体集積回路に搭載される各種の素
子（他のトランジスタ、抵抗、容量等）の形成に関する
製造方法の記述は省略する。 図７ 通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）をマスク層として、ｐ型の第２のシリコン
基板３を選択的に異方性ドライエッチングして第１のト
レンチを形成する。（位置合わせ用パターンもこの第１
のトレンチにより形成する。）次いでレジスト（図示せ
ず）を除去する。次いで化学気相成長酸化膜（SiO2）を
成長し、異方性ドライエッチングして、第１のトレンチ
に埋め込み素子分離領域４を形成する。 図８ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、素子分離領域４の
一部の酸化膜（後に形成する第１のゲート電極の接続用
の引き出し部）を0.2μm 程度異方性ドライエッチング
する。連続して、ｐ型の第２のシリコン基板３を0.2μm
程度異方性ドライエッチングして第２のトレンチを形
成する。次いでレジスト（図示せず）を除去する。次い
で15nm程度の第１のゲート酸化膜６（SiO2／Ta2O5 ）を
成長する。次いで20nm程度のバリアメタル（TiN ）７及
び0.2μm 程度の第１のゲート電極となるＷ膜８を連続
スパッタにより成長する。次いで化学的機械研磨（Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈ−ａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ 以後ＣＭＰと略称する）により第１のゲート電
極用の第２のトレンチに埋め込み、第１のゲート酸化膜
６、バリアメタル７及び第１のゲート電極８からなる埋
め込みゲート電極構造を形成する。この際不要部の第１
のゲート電極８、バリアメタル７及び第１のゲート酸化
膜６も除去される。次いで酸化膜４、第１のゲート酸化
膜６、バリアメタル７及び第１のゲート電極８をマスク
層として、残されたｐ 型の第２のシリコン基板３を0.5
μm 程度異方性ドライエッチングして第３のトレンチを
形成する。次いで化学気相成長により、タングステン膜
（Ｗ）を成長し、化学的機械研磨（ＣＭＰ）により第３
のトレンチに埋め込み、メタルソースドレイン領域
（Ｗ）５を形成する。 図９ 次いで素子分離領域４、メタルソースドレイン領域５及
び第１のゲート電極８等が形成されたｐ型の第２のシリ
コン基板３に化学気相成長により、0.5μm 程度の膜厚
の貼りあわせ用の酸化膜（SiO2）２を成長する。次いで
ｐ型の第１のシリコン基板１上に貼りあわせ用の酸化膜
（SiO2）２を形成した方を下にしてｐ型の第２のシリコ
ン基板３を重ね、１０００°Ｃ程度のアニールを加える
ことにより、ｐ型の第２のシリコン基板３をｐ型の第１
のシリコン基板１上に貼り合わせる。次いでｐ型の第２
のシリコン基板３を数μm程度まで機械研削（終点の目
安は素子分離領域４の埋め込み酸化膜の露出）し、以後
埋め込まれたメタルソースドレイン領域５が露出するま
で化学的機械研磨（ＣＭＰ）し、0.3μm 程度の膜厚の
平坦なｐ型の第２のシリコン基板（ＳＯＩ基板）３を形
成する。こうしてｐ型の第２のシリコン基板３下面（図
８までは上面）に形成した、酸化膜を埋め込んだ第１の
トレンチにより形成した位置合わせ用パターンをｐ型の
第２のシリコン基板３の上面に形成できる。以後この位
置合わせ用パターンを使用してｐ型の第２のシリコン基
板３の上面に各要素を形成することができる。 図１０ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）及びメタルソースドレイン領域５をマ
スク層として、素子分離領域４の一部の酸化膜（後に形
成する第２のゲート電極の接続用の引き出し部）を0.2
μm 程度異方性ドライエッチングする。連続して、ｐ型
の第２のシリコン基板３を0.2μm 程度異方性ドライエ
ッチングして第４のトレンチを形成する。次いでレジス
ト（図示せず）を除去する。次いで15nm程度の第２のゲ
ート酸化膜９（SiO2／Ta2O5 ）を成長する。次いで20nm
程度のバリアメタル（TiN ）10及び0.2μm 程度の第２
のゲート電極となるＷ膜11を連続スパッタにより成長す
る。次いで化学的機械研磨（ＣＭＰ）により第２のゲー
ト電極用の第４のトレンチに埋め込み、第２のゲート酸
化膜９、バリアメタル10及び第２のゲート電極11からな
る埋め込みゲート電極構造を形成する。この際不要部の
第２のゲート電極11、バリアメタル10及び第２のゲート
酸化膜９も除去される。次いで通常のフォトリソグラフ
ィー技術を利用し、レジスト（図示せず）及びメタルソ
ースドレイン領域５をマスク層として、メタルソースド
レイン領域５の側面に形成した第２のゲート酸化膜９を
異方性ドライエッチングして第５のトレンチを形成す
る。次いで第５のトレンチ下に露出したｐ型の第２のシ
リコン基板（ＳＯＩ基板）３に燐をイオン注入する。次
いでレジスト（図示せず）を除去する。次いで９５０°
Ｃ程度のN2アニールを加えることにより横方向に拡散さ
せ、ｎ型ソースドレイン領域12を形成する。次いで通常
のフォトリソグラフィー技術を利用し、レジスト（図示
せず）及びメタルソースドレイン領域５をマスク層とし
て、第５のトレンチ下に露出したｐ型の第２のシリコン
基板（ＳＯＩ基板）３に砒素をイオン注入する。次いで
レジスト（図示せず）を除去する。次いで９００°Ｃ程
度のN2アニールを加えることにより、若干の横方向拡散
を含むｎ+ 型ソースドレイン領域13を形成する。 図１１ 次いで化学気相成長酸化膜（SiO2）14を成長する。次い
で化学的機械研磨（ＣＭＰ）により第５のトレンチに埋
め込む。次いで化学気相成長により、0.8μm程度の燐珪
酸ガラス（PSG ）膜15を成長する。 図１２ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、ＰＳＧ膜15を異方
性ドライエッチングして選択的に電極コンタクト窓を開
孔する。連続して通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層（２層のレジス
トのマスク層）として、第１及び第２のゲート電極
（８、11）の接続を取る電極コンタクト窓のみを開孔し
（図３参照）、第２のゲート電極11、バリアメタル10、
第２のゲート酸化膜９、酸化膜４及び第１のゲート酸化
膜６を順次異方性ドライエッチングする。次いでレジス
ト（図示せず）を除去する。次いでスパッタにより、バ
リアメタルとなるTi、TiN 16を順次成長する。次いで化
学気相成長のブランケット法により全面にＷ膜を成長
し、異方性ドライエッチングして埋め込みプラグ（Ｗ）
17を形成する。この際不要部のＷ膜17及びバリアメタル
16もエッチング除去される。 図２ 次いでスパッタにより、バリアメタルとなるTi、TiN を
順次成長する。次いでスパッタにより、配線となるAl
（数％のCuを含む）を0.8μm 程度成長する。次いでス
パッタにより、バリアメタルとなるTi、TiN を順次成長
する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）をマスク層として、バリアメ
タル、Al（数％のCuを含む）及びバリアメタルを異方性
ドライエッチングしてAlCu配線19を形成し、ＭＩＳ電界
効果トランジスタを完成する。なお上記製造方法におい
ては、一部の工程において異方性のドライエッチングに
より埋め込み層を形成しているが、これらの工程をすべ
て化学的機械研磨（ＣＭＰ）によりおこなっても差し支
えないし、またＭＩＳ電界効果トランジスタの閾値電圧
の決定に際して、ｐ型のＳＯＩ基板そのままを使用して
いるが、硼素のイオン注入によりＳＯＩ基板の濃度を制
御してもよい。また上記製造方法においては、ＳＯＩ基
板の膜厚の制御に関し、ｐ型の第２のシリコン基板の上
面及び下面の双方をエッチングすることによりおこなっ
ているが、ｐ型の第２のシリコン基板の上面（最終図面
では下面）に形成する薄い酸化膜及び0.2 μm程度の窒
化膜（Si3N4 ）を利用し、窒化膜及び酸化膜をエッチン
グしてできる段差部に第１のゲート酸化膜及び第１のゲ
ート電極を埋め込むように形成すれば、ｐ型の第２のシ
リコン基板の下面（最終図面では上面）のみのエッチン
グにより薄膜のＳＯＩ基板の制御をおこなうこともでき
る。また上記製造方法においては、第２のゲート電極形
成後に不純物によるソースドレイン領域を形成している
が、上記ゲート電極をダミー電極とし、不純物によるソ
ースドレイン領域を形成後、一旦ダミー電極及びダミー
のゲート酸化膜をエッチング除去して後、第２のゲート
酸化膜及び低融点金属からなるより低抵抗の第２のゲー
ト電極（Al等）を形成してもよい。この場合は製造工程
がやや多くなり、第１のゲート電極（Ｗ等）と第２のゲ
ート電極（Al等）は異なるが、メモリ等でゲート電極配
線をワードラインとしたい場合は特に有効である。
ジスタの製造方法の一実施例について図７〜図１２及び
図２を参照して説明する。ただし、ここでは本発明のＭ
ＩＳ電界効果トランジスタの形成に関する製造方法のみ
を記述し、一般の半導体集積回路に搭載される各種の素
子（他のトランジスタ、抵抗、容量等）の形成に関する
製造方法の記述は省略する。 図７ 通常のフォトリソグラフィー技術を利用し、レジスト
（図示せず）をマスク層として、ｐ型の第２のシリコン
基板３を選択的に異方性ドライエッチングして第１のト
レンチを形成する。（位置合わせ用パターンもこの第１
のトレンチにより形成する。）次いでレジスト（図示せ
ず）を除去する。次いで化学気相成長酸化膜（SiO2）を
成長し、異方性ドライエッチングして、第１のトレンチ
に埋め込み素子分離領域４を形成する。 図８ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、素子分離領域４の
一部の酸化膜（後に形成する第１のゲート電極の接続用
の引き出し部）を0.2μm 程度異方性ドライエッチング
する。連続して、ｐ型の第２のシリコン基板３を0.2μm
程度異方性ドライエッチングして第２のトレンチを形
成する。次いでレジスト（図示せず）を除去する。次い
で15nm程度の第１のゲート酸化膜６（SiO2／Ta2O5 ）を
成長する。次いで20nm程度のバリアメタル（TiN ）７及
び0.2μm 程度の第１のゲート電極となるＷ膜８を連続
スパッタにより成長する。次いで化学的機械研磨（Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈ−ａｎｉｃａｌ Ｐｏｌｉｓｈ
ｉｎｇ 以後ＣＭＰと略称する）により第１のゲート電
極用の第２のトレンチに埋め込み、第１のゲート酸化膜
６、バリアメタル７及び第１のゲート電極８からなる埋
め込みゲート電極構造を形成する。この際不要部の第１
のゲート電極８、バリアメタル７及び第１のゲート酸化
膜６も除去される。次いで酸化膜４、第１のゲート酸化
膜６、バリアメタル７及び第１のゲート電極８をマスク
層として、残されたｐ 型の第２のシリコン基板３を0.5
μm 程度異方性ドライエッチングして第３のトレンチを
形成する。次いで化学気相成長により、タングステン膜
（Ｗ）を成長し、化学的機械研磨（ＣＭＰ）により第３
のトレンチに埋め込み、メタルソースドレイン領域
（Ｗ）５を形成する。 図９ 次いで素子分離領域４、メタルソースドレイン領域５及
び第１のゲート電極８等が形成されたｐ型の第２のシリ
コン基板３に化学気相成長により、0.5μm 程度の膜厚
の貼りあわせ用の酸化膜（SiO2）２を成長する。次いで
ｐ型の第１のシリコン基板１上に貼りあわせ用の酸化膜
（SiO2）２を形成した方を下にしてｐ型の第２のシリコ
ン基板３を重ね、１０００°Ｃ程度のアニールを加える
ことにより、ｐ型の第２のシリコン基板３をｐ型の第１
のシリコン基板１上に貼り合わせる。次いでｐ型の第２
のシリコン基板３を数μm程度まで機械研削（終点の目
安は素子分離領域４の埋め込み酸化膜の露出）し、以後
埋め込まれたメタルソースドレイン領域５が露出するま
で化学的機械研磨（ＣＭＰ）し、0.3μm 程度の膜厚の
平坦なｐ型の第２のシリコン基板（ＳＯＩ基板）３を形
成する。こうしてｐ型の第２のシリコン基板３下面（図
８までは上面）に形成した、酸化膜を埋め込んだ第１の
トレンチにより形成した位置合わせ用パターンをｐ型の
第２のシリコン基板３の上面に形成できる。以後この位
置合わせ用パターンを使用してｐ型の第２のシリコン基
板３の上面に各要素を形成することができる。 図１０ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）及びメタルソースドレイン領域５をマ
スク層として、素子分離領域４の一部の酸化膜（後に形
成する第２のゲート電極の接続用の引き出し部）を0.2
μm 程度異方性ドライエッチングする。連続して、ｐ型
の第２のシリコン基板３を0.2μm 程度異方性ドライエ
ッチングして第４のトレンチを形成する。次いでレジス
ト（図示せず）を除去する。次いで15nm程度の第２のゲ
ート酸化膜９（SiO2／Ta2O5 ）を成長する。次いで20nm
程度のバリアメタル（TiN ）10及び0.2μm 程度の第２
のゲート電極となるＷ膜11を連続スパッタにより成長す
る。次いで化学的機械研磨（ＣＭＰ）により第２のゲー
ト電極用の第４のトレンチに埋め込み、第２のゲート酸
化膜９、バリアメタル10及び第２のゲート電極11からな
る埋め込みゲート電極構造を形成する。この際不要部の
第２のゲート電極11、バリアメタル10及び第２のゲート
酸化膜９も除去される。次いで通常のフォトリソグラフ
ィー技術を利用し、レジスト（図示せず）及びメタルソ
ースドレイン領域５をマスク層として、メタルソースド
レイン領域５の側面に形成した第２のゲート酸化膜９を
異方性ドライエッチングして第５のトレンチを形成す
る。次いで第５のトレンチ下に露出したｐ型の第２のシ
リコン基板（ＳＯＩ基板）３に燐をイオン注入する。次
いでレジスト（図示せず）を除去する。次いで９５０°
Ｃ程度のN2アニールを加えることにより横方向に拡散さ
せ、ｎ型ソースドレイン領域12を形成する。次いで通常
のフォトリソグラフィー技術を利用し、レジスト（図示
せず）及びメタルソースドレイン領域５をマスク層とし
て、第５のトレンチ下に露出したｐ型の第２のシリコン
基板（ＳＯＩ基板）３に砒素をイオン注入する。次いで
レジスト（図示せず）を除去する。次いで９００°Ｃ程
度のN2アニールを加えることにより、若干の横方向拡散
を含むｎ+ 型ソースドレイン領域13を形成する。 図１１ 次いで化学気相成長酸化膜（SiO2）14を成長する。次い
で化学的機械研磨（ＣＭＰ）により第５のトレンチに埋
め込む。次いで化学気相成長により、0.8μm程度の燐珪
酸ガラス（PSG ）膜15を成長する。 図１２ 次いで通常のフォトリソグラフィー技術を利用し、レジ
スト（図示せず）をマスク層として、ＰＳＧ膜15を異方
性ドライエッチングして選択的に電極コンタクト窓を開
孔する。連続して通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層（２層のレジス
トのマスク層）として、第１及び第２のゲート電極
（８、11）の接続を取る電極コンタクト窓のみを開孔し
（図３参照）、第２のゲート電極11、バリアメタル10、
第２のゲート酸化膜９、酸化膜４及び第１のゲート酸化
膜６を順次異方性ドライエッチングする。次いでレジス
ト（図示せず）を除去する。次いでスパッタにより、バ
リアメタルとなるTi、TiN 16を順次成長する。次いで化
学気相成長のブランケット法により全面にＷ膜を成長
し、異方性ドライエッチングして埋め込みプラグ（Ｗ）
17を形成する。この際不要部のＷ膜17及びバリアメタル
16もエッチング除去される。 図２ 次いでスパッタにより、バリアメタルとなるTi、TiN を
順次成長する。次いでスパッタにより、配線となるAl
（数％のCuを含む）を0.8μm 程度成長する。次いでス
パッタにより、バリアメタルとなるTi、TiN を順次成長
する。次いで通常のフォトリソグラフィー技術を利用
し、レジスト（図示せず）をマスク層として、バリアメ
タル、Al（数％のCuを含む）及びバリアメタルを異方性
ドライエッチングしてAlCu配線19を形成し、ＭＩＳ電界
効果トランジスタを完成する。なお上記製造方法におい
ては、一部の工程において異方性のドライエッチングに
より埋め込み層を形成しているが、これらの工程をすべ
て化学的機械研磨（ＣＭＰ）によりおこなっても差し支
えないし、またＭＩＳ電界効果トランジスタの閾値電圧
の決定に際して、ｐ型のＳＯＩ基板そのままを使用して
いるが、硼素のイオン注入によりＳＯＩ基板の濃度を制
御してもよい。また上記製造方法においては、ＳＯＩ基
板の膜厚の制御に関し、ｐ型の第２のシリコン基板の上
面及び下面の双方をエッチングすることによりおこなっ
ているが、ｐ型の第２のシリコン基板の上面（最終図面
では下面）に形成する薄い酸化膜及び0.2 μm程度の窒
化膜（Si3N4 ）を利用し、窒化膜及び酸化膜をエッチン
グしてできる段差部に第１のゲート酸化膜及び第１のゲ
ート電極を埋め込むように形成すれば、ｐ型の第２のシ
リコン基板の下面（最終図面では上面）のみのエッチン
グにより薄膜のＳＯＩ基板の制御をおこなうこともでき
る。また上記製造方法においては、第２のゲート電極形
成後に不純物によるソースドレイン領域を形成している
が、上記ゲート電極をダミー電極とし、不純物によるソ
ースドレイン領域を形成後、一旦ダミー電極及びダミー
のゲート酸化膜をエッチング除去して後、第２のゲート
酸化膜及び低融点金属からなるより低抵抗の第２のゲー
ト電極（Al等）を形成してもよい。この場合は製造工程
がやや多くなり、第１のゲート電極（Ｗ等）と第２のゲ
ート電極（Al等）は異なるが、メモリ等でゲート電極配
線をワードラインとしたい場合は特に有効である。
【００１０】第３の実施例のＭＩＳ電界効果トランジス
タを製造する場合は、図１０において第４のトレンチを
形成する際、第１のゲート電極の接続用の引き出し部が
露出するまで素子分離領域を形成している酸化膜及び第
１のゲート酸化膜を異方性ドライエッチングし、連続し
てｐ型の第２のシリコン基板（ＳＯＩ基板）を0.2 μm
程度異方性ドライエッチングすることにより第４のトレ
ンチを形成し、レジスト除去後、第２のゲート酸化膜を
介して第４のトレンチを第２のゲート電極で埋め込め
ば、ＳＯＩ基板の周囲を第１及び第２のゲート酸化膜を
介して第１及び第２のゲート電極で覆うような構造に形
成できる。以後前述した工程と同様の工程をおこなえば
第３の実施例のＭＩＳ電界効果トランジスタを製造する
ことが可能である。
タを製造する場合は、図１０において第４のトレンチを
形成する際、第１のゲート電極の接続用の引き出し部が
露出するまで素子分離領域を形成している酸化膜及び第
１のゲート酸化膜を異方性ドライエッチングし、連続し
てｐ型の第２のシリコン基板（ＳＯＩ基板）を0.2 μm
程度異方性ドライエッチングすることにより第４のトレ
ンチを形成し、レジスト除去後、第２のゲート酸化膜を
介して第４のトレンチを第２のゲート電極で埋め込め
ば、ＳＯＩ基板の周囲を第１及び第２のゲート酸化膜を
介して第１及び第２のゲート電極で覆うような構造に形
成できる。以後前述した工程と同様の工程をおこなえば
第３の実施例のＭＩＳ電界効果トランジスタを製造する
ことが可能である。
【００１１】
【発明の効果】以上説明のように本発明によれば、第１
の半導体基板上に絶縁膜を介して貼り合わせられた第２
の半導体基板からなるＳＯＩ基板に形成するＭＩＳ電界
効果トランジスタにおいて、大部分のソースドレイン領
域をメタル層で形成し、第２の半導体基板（ＳＯＩ基
板）にはチャネル領域、低濃度及び高濃度のソースドレ
イン領域を形成し、メタルソースドレイン領域間の第２
の半導体基板（ＳＯＩ基板）の上下にそれぞれ高誘電率
のゲート酸化膜を介して低抵抗な高融点金属のゲート電
極をセルフアラインに平坦に埋め込み、この上下のゲー
ト電極を接続した構造を有するＳＯＩ型のＭＩＳ電界効
果トランジスタを形成している。したがって、ＳＯＩ構
造において、メタルソースドレイン領域の形成によるソ
ースドレイン領域の低抵抗化、接合容量の低減及びコン
タクト抵抗の低減、高誘電率のTa2O5 のゲート酸化膜使
用によるゲート電極とＳＯＩ基板間の微小な電流リーク
の改善及びゲート容量の低減、ＳＯＩ基板上下のゲート
電極形成によるオフ時のバックチャネルリークの防止
（サイドゲート電極付きの場合はサイドチャネルリーク
防止）及びオン時のバックチャネルによる駆動電流増加
（サイドゲート電極付きの場合はさらにサイドチャネル
による駆動電流増加）、完全空乏化したＳＯＩ基板の使
用による空乏層容量の除去及びサブスレッショルド特性
の改善による閾値電圧の低減、ＭＩＳ電界効果トランジ
スタの各要素のセルフアラインによる微細な形成等が可
能である。即ち、極めて高速、低電力、高信頼、高性能
且つ高集積な半導体集積回路の形成を可能とするダマシ
ン二重ゲート型メタルソースドレイン構造のＳＯＩ型の
ＭＩＳ電界効果トランジスタを得ることができる。
の半導体基板上に絶縁膜を介して貼り合わせられた第２
の半導体基板からなるＳＯＩ基板に形成するＭＩＳ電界
効果トランジスタにおいて、大部分のソースドレイン領
域をメタル層で形成し、第２の半導体基板（ＳＯＩ基
板）にはチャネル領域、低濃度及び高濃度のソースドレ
イン領域を形成し、メタルソースドレイン領域間の第２
の半導体基板（ＳＯＩ基板）の上下にそれぞれ高誘電率
のゲート酸化膜を介して低抵抗な高融点金属のゲート電
極をセルフアラインに平坦に埋め込み、この上下のゲー
ト電極を接続した構造を有するＳＯＩ型のＭＩＳ電界効
果トランジスタを形成している。したがって、ＳＯＩ構
造において、メタルソースドレイン領域の形成によるソ
ースドレイン領域の低抵抗化、接合容量の低減及びコン
タクト抵抗の低減、高誘電率のTa2O5 のゲート酸化膜使
用によるゲート電極とＳＯＩ基板間の微小な電流リーク
の改善及びゲート容量の低減、ＳＯＩ基板上下のゲート
電極形成によるオフ時のバックチャネルリークの防止
（サイドゲート電極付きの場合はサイドチャネルリーク
防止）及びオン時のバックチャネルによる駆動電流増加
（サイドゲート電極付きの場合はさらにサイドチャネル
による駆動電流増加）、完全空乏化したＳＯＩ基板の使
用による空乏層容量の除去及びサブスレッショルド特性
の改善による閾値電圧の低減、ＭＩＳ電界効果トランジ
スタの各要素のセルフアラインによる微細な形成等が可
能である。即ち、極めて高速、低電力、高信頼、高性能
且つ高集積な半導体集積回路の形成を可能とするダマシ
ン二重ゲート型メタルソースドレイン構造のＳＯＩ型の
ＭＩＳ電界効果トランジスタを得ることができる。
【図１】 本発明のＭＩＳ電界効果トランジスタにおけ
る第１の実施例の模式平面図
る第１の実施例の模式平面図
【図２】 本発明のＭＩＳ電界効果トランジスタにおけ
る第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面
図）
る第１の実施例の模式側断面図（図１のｐ−ｐ矢視断面
図）
【図３】 本発明のＭＩＳ電界効果トランジスタにおけ
る第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面
図）
る第１の実施例の模式側断面図（図１のｑ−ｑ矢視断面
図）
【図４】 本発明のＭＩＳ電界効果トランジスタにおけ
る第２の実施例の模式平面図
る第２の実施例の模式平面図
【図５】 本発明のＭＩＳ電界効果トランジスタにおけ
る第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面
図）
る第２の実施例の模式側断面図（図４のｑ−ｑ矢視断面
図）
【図６】 本発明のＭＩＳ電界効果トランジスタにおけ
る第３の実施例の模式側断面図
る第３の実施例の模式側断面図
【図７】 本発明のＭＩＳ電界効果トランジスタにおけ
る製造方法の一実施例の工程断面図
る製造方法の一実施例の工程断面図
【図８】 本発明のＭＩＳ電界効果トランジスタにおけ
る製造方法の一実施例の工程断面図
る製造方法の一実施例の工程断面図
【図９】 本発明のＭＩＳ電界効果トランジスタにおけ
る製造方法の一実施例の工程断面図
る製造方法の一実施例の工程断面図
【図１０】 本発明のＭＩＳ電界効果トランジスタにお
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
【図１１】 本発明のＭＩＳ電界効果トランジスタにお
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
【図１２】 本発明のＭＩＳ電界効果トランジスタにお
ける製造方法の一実施例の工程断面図
ける製造方法の一実施例の工程断面図
【図１３】 従来のＭＩＳ電界効果トランジスタの模式
側断面図
側断面図
１ ｐ型の第１のシリコン基板 ２ 貼り合わせ用酸化膜（SiO2） ３ ｐ型の第２のシリコン基板（ＳＯＩ基板） ４ 素子分離領域形成用トレンチ及び埋め込み酸化膜
（SiO2） ５ メタルソースドレイン領域（Ｗ） ６ 第１のゲート酸化膜（SiO2／Ta2O5 ） ７ バリアメタル（TiN ） ８ 第１のゲート電極（Ｗ） ９ 第２のゲート酸化膜（SiO2／Ta2O5 ） 10 バリアメタル（TiN ） 11 第２のゲート電極（Ｗ） 12 ｎ型ソースドレイン領域 13 ｎ+ 型ソースドレイン領域 14 側壁絶縁膜（SiO2） 15 燐珪酸ガラス（PSG ）膜 16 バリアメタル（Ti／TiN ） 17 プラグ（Ｗ） 18 バリアメタル（Ti／TiN ） 19 AlCu配線 20 バリアメタル（Ti／TiN ）
（SiO2） ５ メタルソースドレイン領域（Ｗ） ６ 第１のゲート酸化膜（SiO2／Ta2O5 ） ７ バリアメタル（TiN ） ８ 第１のゲート電極（Ｗ） ９ 第２のゲート酸化膜（SiO2／Ta2O5 ） 10 バリアメタル（TiN ） 11 第２のゲート電極（Ｗ） 12 ｎ型ソースドレイン領域 13 ｎ+ 型ソースドレイン領域 14 側壁絶縁膜（SiO2） 15 燐珪酸ガラス（PSG ）膜 16 バリアメタル（Ti／TiN ） 17 プラグ（Ｗ） 18 バリアメタル（Ti／TiN ） 19 AlCu配線 20 バリアメタル（Ti／TiN ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｊ ６２７Ｄ Ｆターム(参考） 4M104 BB01 BB18 BB30 CC05 DD37 DD43 DD65 DD66 DD99 EE03 EE09 EE12 EE14 FF01 FF18 FF26 GG09 5F033 GG03 HH09 HH18 HH33 JJ18 JJ19 JJ33 KK09 KK19 MM01 MM08 MM13 NN06 NN07 NN39 PP09 PP15 QQ09 QQ16 QQ37 QQ48 RR04 RR14 SS11 VV06 5F110 AA03 AA06 EE01 EE04 EE05 EE09 EE14 EE30 EE36 FF01 FF02 FF09 GG02 GG12 GG25 GG28 GG32 GG52 HJ01 HJ13 HK02 HK04 HK34 HL06 HL14 HL23 HM04 HM15 NN02 NN04 NN25 NN35 NN62 NN65 QQ11 QQ16 QQ19
Claims (5)
- 【請求項１】第１の半導体基板と、前記第１の半導体基
板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上
に離間して設けられた一対の導電膜（メタルソースドレ
イン領域）と、前記一対の導電膜（メタルソースドレイ
ン領域）間に、前記一対の導電膜（メタルソースドレイ
ン領域）の対向する２側面の一部に接して設けられた第
２の半導体基板（ＳＯＩ基板）と、前記一対の導電膜
（メタルソースドレイン領域）との接触部の前記第２の
半導体基板（ＳＯＩ基板）に設けられた一対の不純物領
域（ソースドレイン領域の一部）と、少なくとも前記第
２の半導体基板（ＳＯＩ基板）の下面に設けられた第１
のゲート絶縁膜と、前記一対の導電膜（メタルソースド
レイン領域）と絶縁分離し、前記第１のゲート絶縁膜を
介して、少なくとも前記第２の半導体基板（ＳＯＩ基
板）下に埋設された第１のゲート電極と、少なくとも前
記第２の半導体基板（ＳＯＩ基板）の上面に設けられた
第２のゲート絶縁膜と、前記一対の導電膜（メタルソー
スドレイン領域）と絶縁分離し、前記第２のゲート絶縁
膜を介して、少なくとも前記第２の半導体基板（ＳＯＩ
基板）上に埋設された第２のゲート電極と、前記一対の
導電膜（メタルソースドレイン領域）、前記第２の半導
体基板（ＳＯＩ基板）、前記第１及び第２のゲート絶縁
膜の残りの側面に周設された第２の絶縁膜とを備え、前
記第１及び第２のゲート電極に同電圧を印加する配線体
が設けられていることを特徴とするＭＩＳ電界効果トラ
ンジスタ。 - 【請求項２】前記第１及び第２のゲート電極に同電圧を
印加する配線体をチャネル幅方向の前記第２の半導体基
板（ＳＯＩ基板）の両側面に前記第２の絶縁膜を介して
設け、側面ゲート電極となしたことを特徴とする特許請
求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。 - 【請求項３】前記第２の半導体基板（ＳＯＩ基板）の周
囲に覆設された前記第１及び第２のゲート絶縁膜を介し
て前記第１及び第２のゲート電極が覆設されていること
を特徴とする特許請求の範囲請求項１記載のＭＩＳ電界
効果トランジスタ。 - 【請求項４】前記第１のゲート電極に自己整合して、前
記一対の導電膜（メタルソースドレイン領域）、前記第
２の半導体基板（ＳＯＩ基板）、前記一対の不純物領域
（ソースドレイン領域の一部）及び前記第２のゲート電
極が設けられていることを特徴とする特許請求の範囲請
求項１記載のＭＩＳ電界効果トランジスタ。 - 【請求項５】第２の半導体基板の下面に選択的に第１の
トレンチを形成する工程と、前記第１のトレンチに第２
の絶縁膜を埋め込む工程と、前記第２の絶縁膜の一部及
び前記第２の半導体基板の下面に前記第２のトレンチを
選択的に形成する工程と、前記第２のトレンチの底面及
び側面に第１のゲート絶縁膜を形成する工程と、前記第
１のゲート絶縁膜を介して前記第２のトレンチに第１の
ゲート電極を埋め込む工程と、前記第２の半導体基板の
下面に選択的に前記第２のトレンチより深い第３のトレ
ンチを形成する工程と、前記第３のトレンチに導電膜を
埋め込む工程と、前記第２の半導体基板下に第１の絶縁
膜を形成する工程と、前記第２の半導体基板下に前記第
１の絶縁膜を介して第１の半導体基板を貼り合わせる工
程と、前記第２の半導体基板の上面を平坦に薄膜化し、
前記第２の絶縁膜及び前記導電膜を露出する工程と、前
記第２の絶縁膜の一部及び前記第２の半導体基板の上面
に前記第１のゲート絶縁膜に達しない第４のトレンチを
選択的に形成する工程と、前記第４のトレンチの底面及
び側面に第２のゲート絶縁膜を形成する工程と、前記第
２のゲート絶縁膜を介して前記第４のトレンチに第２の
ゲート電極を埋め込む工程と、前記第４のトレンチの側
面の前記第２のゲート絶縁膜を除去し、第５のトレンチ
を選択的に形成する工程と、前記第５のトレンチ下の前
記第２の半導体基板に不純物領域を形成する工程と、前
記第５のトレンチに第３の絶縁膜を埋め込む工程と、前
記第１及び第２のゲート電極を配線体で接続する工程と
が含まれてなることを特徴とするＭＩＳ電界効果トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000129099A JP4750245B2 (ja) | 2000-04-28 | 2000-04-28 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
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|---|---|---|---|
| JP2000129099A JP4750245B2 (ja) | 2000-04-28 | 2000-04-28 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
Publications (2)
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|---|---|
| JP2001313395A true JP2001313395A (ja) | 2001-11-09 |
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|---|---|---|---|
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|---|---|
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05343686A (ja) * | 1992-06-04 | 1993-12-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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