JPH0621098A

JPH0621098A - 半導体装置及びその製造方法

Info

Publication number: JPH0621098A
Application number: JP4176389A
Authority: JP
Inventors: Yoshihiko Machida; 佳彦町田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-07-03
Filing date: 1992-07-03
Publication date: 1994-01-28

Abstract

(57)【要約】【目的】大型の基板を用いた場合に簡便にオフセット構
造を有する薄膜トランジスタを作製する方法を提供す
る。【構成】ゲート電極或はその周辺の段差に形成したサイ
ドウォール上にソース・ドレインを形成する。ソース・
ドレインを形成する方法として選択成膜を用いる。【効果】オフセット構造のオフセット領域をサイドウォ
ールの形状に依存せず、また素子にダメージを与えるこ
となく形成することが可能である。大型基板を用いた場
合に、複雑な工程を用いることなく高いオンオフ比を有
する薄膜トランジスタを形成することが可能となる。ま
た全工程を４５０℃以下で構成することも可能で、低コ
ストな基板を利用することができる。その結果、大型で
高解像度の液晶表示パネルや大型で高速高解像度の密着
型イメージセンサや三次元ＩＣ等を低コストで製造でき
るようになった。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係わり、特に絶縁性非晶質材料上の半導体装置
及びその製造方法に関する。

【０００２】

【従来の技術】近年、大型で高解像度の液晶表示パネル
や高速で高解像度の密着型イメージセンサ、三次元ＩＣ
等へのニーズから、ガラスや石英等の絶縁性非晶質基板
やＳｉＯ₂等の絶縁性非晶質材料上に高性能な半導体素
子を形成する技術が求められている。

【０００３】この様な半導体素子として、非晶質シリコ
ンもしくは多結晶シリコンを素子材としたものは、各素
子の特性のばらつきや、歩留まりといった点では良好な
結果が得られている。特に多結晶シリコンを素子材とし
たものは、レーザー光による溶融再結晶化の技術や、非
晶質シリコンを固相成長させ大粒径の多結晶シリコン膜
を形成する技術等により比較的高い移動度を有する素子
が比較的容易に作製できる様になっている。このためＬ
ＣＤやイメージセンサのスイッチング素子や駆動素子と
しての応用が可能となってきている。

【０００４】

【発明が解決しようとする課題】しかし、近年、液晶パ
ネルの高精細化やＳＲＡＭへの応用等で、オン電流ばか
りで無くオフリークの小さい、またより耐圧の高い素子
が求められる様になってきている。

【０００５】ＭＯＳ型のトランジスタとしてこの様な特
性を実現する構造として、ＬＤＤ（ライトリー・ドープ
ト・ドレイン）構造が知られている。この構造は通常ゲ
ート電極形成後、低濃度の不純物イオンの打ち込みを行
なった後、ゲート電極の周囲にサイドウォールを形成し
て再度高濃度での不純物イオン打ち込みを行うと言った
方法で形成されるものである。

【０００６】上述した様なＬＤＤ構造を作製するプロセ
スでは、低濃度のドレイン領域の長さはサイドウォール
の幅に直接依存することになり、このサイドウォールを
均一に形成するために基板全体にわたって非常に均一に
エッチングを行なうことが要求される。しかし、液晶パ
ネル等への応用では例えば２０cm角と言った大型の基板
に素子を作製する必要があり、この様な基板全体で均一
なエッチングを行なうことは非常に難しい。また、基板
が絶縁体であるためにエッチバックによるダメージも起
こり易い。更に均質なサイドウォールを形成するために
は、その材料であるＳｉＯ₂膜を成膜した後、比較的高
い温度での熱処理を必要とし、この点でも大型の基板を
用いる場合に好ましくない。

【０００７】このため、この様な分野への利用に関して
は、低濃度のイオン打ち込みを行なった後、低濃度の領
域として残す部分の上にレジストを形成した後、高い濃
度の不純物イオンの打ち込みを行なうと言ったプロセス
が検討されている。しかし、この様なプロセスでは、上
述のレジストの形成がゲート電極を形成する工程と全く
別個に行なわれるため、そのアライメントの精度が問題
となる。特に大型の基板を用いる場合には、熱処理等に
より微妙な基板の変形や反り等が起こり、基板全体で高
い精度でアライメントを行なうことが難しい場合も少な
くない。

【０００８】この様により大型の基板に対して容易にオ
フセット構造やＬＤＤ構造を有する薄膜トンランジスタ
を作製することの出来るプロセスが求められている。

【０００９】そこで本発明はこの様な問題点を解決する
ためのもので、大型の基板で簡便なプロセスでオフセッ
ト構造やＬＤＤ構造を持つ薄膜トランジスタを形成する
ことを目的とする。

【００１０】

【課題を解決するための手段】以上述べた様な問題点を
解決するために、本発明の半導体装置は、ゲート電極に
よる段差或はゲート電極周辺の段差部に形成したサイド
ウォール上にソース・ドレイン領域を有することを特徴
とする。

【００１１】本発明の半導体装置の製造方法は、少なく
ともゲート電極による段差或はゲート電極周辺の段差部
に形成したサイドウォール上に選択的にシリコン膜を形
成することによりソース・ドレイン領域を形成する工程
を有することを特徴とする。

【００１２】また、本発明の半導体装置の製造方法は、
少なくともゲート電極による段差或はゲート電極周辺の
段差部に形成したサイドウォール、或はサイドウォール
からＰ或は、Ａｓ、Ｂ等の不純物を拡散させた領域より
ソース・ドレイン領域を形成する工程を有することを特
徴とする。

【００１３】また、本発明の半導体装置の製造方法は、
少なくともゲート電極のパターンを形成する工程に於
て、或はその工程と連続的にその下側の材料をエッチン
グすることにより、ゲート電極の膜厚を越える段差を形
成する工程を有することを特徴とする。

【００１４】

【実施例】図１は、本発明の実施例における半導体装置
の製造方法の一例を示す工程断面図である。

【００１５】図１（ａ）は、絶縁性基板１０１上にゲー
ト電極層１０２、絶縁膜１０３及びサイドウォール１０
４を形成した状態を示したものでる。

【００１６】絶縁性基板１０１としては、表面にＡＰＣ
ＶＤ法（常圧ＣＶＤ法）によるＮＳＧ層を形成した石英
ガラス基板を用いている。基板としては、他にも表面に
絶縁膜を形成したシリコン基板や、高耐熱性（８００℃
以上の耐熱性を有するもの）ガラス基板を使用すること
ができる。

【００１７】ゲート電極層１０２は多結晶シリコン膜
で、ＬＰＣＶＤ法（減圧ＣＶＤ法）により成膜したもの
である。反応ガスとしてシラン（ＳｉＨ₄）を用い、成
膜温度５９０℃で２０００Å成膜した。成膜後、Ｐ拡散
による低抵抗化を行なっている。ゲート電極層１０２の
膜厚は、サイドウォールを形成するために１０００Å以
上とすることが望ましい。また、材料としては多結晶シ
リコンの他にＭｏ、Ｗ、Ｔｉを利用したシリサイド膜を
利用しても良い。例えばタングステンシリサイド＋多結
晶シリコンの様な２層構造や、多結晶シリコン＋タング
ステンシリサイド＋多結晶シリコンの様な３層構造とす
ると、ゲート電極の低抵抗化を図ることができる。

【００１８】絶縁膜１０３はＳｉＯ₂膜で、ゲート電極
層を形成後ＬＰＣＶＤ法を用いて成膜したものである。
反応ガスとしてシラン及び酸素（Ｏ₂）を用い、成膜温
度７５０℃で１２００Å成膜した。絶縁膜１０３の形成
には、より高品質の絶縁膜を形成することの可能なゲー
ト電極層１０２の熱酸化や、ＥＣＲＣＶＤ法（電子サイ
クロトロン共鳴ＣＶＤ法）による成膜を利用しても良
い。また、絶縁膜１０３の膜厚は４００Å以下とすると
オフセット領域の効果が小さくなってオフ電流が大きく
なり、２０００Å以上とするとオン電流が小さくなるた
め５００〜２０００Åの範囲とすると良い。特に１００
０〜１５００Åの膜厚とすると、高いオン・オフ比を有
する薄膜トランジスタを作製することができる。

【００１９】サイドウォール１０４はＬＰＣＶＤ法によ
り成膜したＳｉ₃Ｎ₄膜により形成したものである。Ｓｉ
₃Ｎ₄膜は、反応ガスとしてシラン及びアンモニア（ＮＨ
₃）を用い、成膜温度８００℃で５０００Å成膜した。
その後ＮＦ₃を反応ガスとしたＲＩＥで時間管理でエッ
チングを行ない、続いて塩素（Ｃｌ₂）及び窒素（Ｎ₂）
を反応ガスをとしたドライエッチングを行なうことによ
りサイドウォールを形成した。サイドウォール形成後、
ＲＣＡ洗浄を行い、８００℃のＮ₂アニールを行なって
いる。７００℃以上の温度でのアニールを行なうとエッ
チングによる絶縁膜のダメージの回復に有効であり、作
製した薄膜トランジスタの信頼性を向上させることがで
きる。

【００２０】図１（ｂ）は、サイドウォール上に不純物
ををドープしたシリコン層１０５を形成した状態を示し
たものである。

【００２１】不純物をドープしたシリコン層１０５の形
成方法としてはＬＰＣＶＤ法を利用し、成膜温度５９０
℃で８００Å成膜している。反応ガスとしては、シラ
ン、ジクロルシラン（ＳｉＨ₂Ｃｌ₂）、水素（Ｈ₂）を
用い、混合比＝１：３０：１００として成膜した。ドー
ピングガスとしては、水素ベースの２０００ｐｐｍのフ
ォスフィン（ＰＨ₃）を使用し、シラン及びジクロルシ
ランに流量に対して１／３程度添加している。シランと
ジクロルシランの流量比＝１：２０〜１：２００、シラ
ンと水素の流量比１：５０〜１：３００の範囲でＳｉ₃
Ｎ₄上に選択的に不純物をドープしたシリコン層を形成
することができる。またジクロルシランのみでなく、Ｃ
ｌ基を含む反応ガス、例えばＣｌ₂やＳｉＣｌ₄等を適量
添加して成膜することで同様の効果を得ることが可能で
ある。ドーピングガスとして、ホスフィンの他にもジボ
ラン（Ｂ₂Ｈ₆）や、アルシン（ＡｓＨ₃）等を用いるこ
ともできる。また、ドーピングするガスの流量を成膜中
に変化させることにより、ドレイン部の不純物分布を任
意に制御することが可能であり、ＬＤＤ構造や傾斜ドー
プのドレイン構造を形成することもできる。不純物をド
ープしたシリコン膜の膜厚は、３００Å以下であると配
線層とのコンタクトを取ることが難しくなり、また２０
００Å以上とするとオフセットの効果が低くなって作製
した薄膜トランジスタのオフ電流が大きくなるため、３
００〜２０００Åとすると良い。特に５００〜１０００
Åとするとコンタクト特性が安定で、オフ電流の低い薄
膜トランジスタを作製することができる。

【００２２】安定的にＳｉ₃Ｎ₄上のみに不純物をドープ
した多結晶シリコン膜を成膜するために、成膜前にＲＣ
Ａ洗浄や、水素含む雰囲気中でのプラズマ処理を行うの
も有効である。また、弗酸によるライトエッチを行なう
ことも、選択的な成膜を安定に行なうために有効であ
る。

【００２３】図１（ｃ）は不純物をドープしたシリコン
層１０５及び絶縁膜１０３上にシリコン層１０６を形成
した状態を示したものである。

【００２４】シリコン層１０６の形成方法としてはＬＰ
ＣＶＤ法を用いている。反応ガスとしてシランを用い、
成膜温度５９０℃で８００Å成膜した。成膜後、不要な
部分をフォトエッチ工程により取り除いている。より高
性能な薄膜トランジスタを作製するために、シリコン層
１０６の形成に固相成長法にる多結晶シリコン膜の大粒
径化や、レーザーアニール或はランプアニールによる多
結晶シリコン膜の高品質化の工程を利用すると良い。前
者は反応ガスとしてジシラン（Ｓｉ₂Ｈ₆）を用いたＬＰ
ＣＶＤ法や反応ガスとしてシランを用いたプラズマＣＶ
Ｄ法により非晶質シリコン膜を成膜した後、６００〜７
２０℃程度の温度で１〜数十時間のアニールを行なうも
のである。例えば６００℃、７２時間とか７００℃、２
時間と言った条件のアニールが有効である。後者はシリ
コン層１０５の成膜を行なった後、レーザー或はランプ
の光により素子全体をアニールする方法である。この場
合不純物をドープしたシリコン層１０５及びシリコン層
１０６は、多結晶シリコンでも非晶質シリコンでも良
い。光源として波長の短いＸｅＣｌやＫｒＣｌ等を用い
たエキシマレーザーを用いてアニールを行なった場合
に、特に高いオン電流値を有する薄膜トランジスタが得
られた。また、シリコン層１０６の膜厚は３００Å以下
とすると作製した薄膜トランジスタのオン電流のばらつ
きが大きくなり、２０００Åとするとオフ電流が大きく
なり、オン特性が劣化するため、３００〜２０００Åと
すると良い。特に５００〜１２００Åとするとばらつき
が小さく、良好な特性を有する薄膜トランジスタを作製
することができる。

【００２５】図１（ｄ）は薄膜トランジスタの完成した
状態を示すもので、シリコン層１０６をチャネル領域、
不純物をドープしたシリコン層１０５をソース・ドレイ
ン領域として薄膜トランジスタを構成している。シリコ
ン層１０６を形成後、層間絶縁膜１０７、コンタクトホ
ール、金属配線層１０８の順序で形成している。

【００２６】層間絶縁膜１０７の形成方法としては、Ａ
ＰＣＶＤ法を用いている。反応ガスとしてシラン及び酸
素を用い、４８０℃で５０００Å成膜した。層間絶縁膜
１０７成膜後に、水素を含む雰囲気中で３５０℃のアニ
ールを行なっている。コンタクトホールの形成は、反応
ガスとしてＣＦ₄及び水素を用いたＲＩＥで行なってい
る。金属配線１０８の形成は、シリコンを１〜５％程度
含むアルミ−シリコン−銅のターゲットを用たスパッタ
法を用いている。金属配線１０８形成後、コンタクト部
の安定化のために２５０〜３００℃のアニールを行なっ
ている。

【００２７】上述した工程を用いることにより、作製し
た薄膜トランジスタのゲートオフセット領域は酸化膜１
０３の膜厚により規定されることになり、サイドウォー
ルの形状にはあまり依存しなくなる。このため大型の基
板を用いた場合の素子特性のばらつきを低く抑えること
が可能となった。また、エッチバック工程の後に素子の
能動領域を形成するため、エッチバックによるダメージ
を受け難く、高い歩留まりで素子を作製することができ
る。

【００２８】図２は、本発明の実施例における半導体装
置の製造方法の他の一例を示す工程断面図である。

【００２９】図２（ａ）は、絶縁性基板２０１上にゲー
ト電極層２０２、絶縁膜２０３及びサイドウォール２０
４を形成した状態を示したものでる。

【００３０】絶縁性基板２０１としては、表面にスパッ
タ方によるＳｉＯ₂層を形成したホウ珪酸ガラス（コー
ニング社７０５９）基板を用いている。ゲート電極層２
０２はスパッタ法により形成したＷ膜で、基板温度２０
０℃で８００Å成膜したものである。ゲート電極の材料
としては、Ｗの他にもＴｉやＣｒを用いることができ
る。ゲート電極層２０２のパターンの形成は反応ガスに
ＣＦ₄を用いたＲＩＥによるエッチングを用いており、
連続的に基板部までエッチングを行なって約２５００Å
の段差を形成している。この段差部の大きさとしては１
５００〜５０００Åの範囲で良好な特性を有する薄膜ト
ランジスタを形成することができる。電極材料としてＣ
ｒを用いる場合にはウエットエッチによりＣｒのエッチ
ングを行なった後、反応ガスとしてＣＦ₄を用いたＲＩ
Ｅにより基板部をエッチングし、再びウェットエッチに
よりＣｒのエッチングを行なう。その後、スパッタ法に
より絶縁膜２０３を形成する。絶縁膜２０３の形成方法
としては、ＳｉＯ₂をターゲットとしたマグネトロンス
パッタ法を利用し、１０％の酸素を添加したアルゴン雰
囲気中で、基板温度を３５０℃とし、１５００Å成膜し
た。アルゴンに添加する酸素の量は、３〜２０％が適当
で、５〜１５％の範囲で特に耐圧の高いゲート膜を成膜
することが出来る。基板温度はある程度高い方が、耐圧
の高いゲート膜を成膜することが可能であるが、２５０
〜４００℃とするのが適当である。

【００３１】サイドウォール２０４は非晶質のＳｉ₃Ｎ₄
膜により形成したものである。Ｓｉ₃Ｎ₄膜の成膜にはＰ
ＥＣＶＤ法を用い、基板温度を３５０℃で５０００Å成
膜を行なっている。反応ガスとしては、モノシラン及び
アンモニアを用い、水素で３％に希釈して成膜した。そ
の後ＮＦ₃を反応ガスとしたＲＩＥで時間管理でエッチ
ングを行ない、続いてＣｌ₂と窒素を反応ガスをとした
ドライエッチングを行なうことによりサイドウォールを
形成している。

【００３２】図２（ｂ）はサイドウォール上に不純物を
ドープしたシリコン層２０５を形成した状態を示すもの
である。

【００３３】不純物をドープしたシリコン層２０５の形
成方法としては、プラズマＣＶＤ法を利用し、基板温度
３００℃で、５００Å成膜した。反応ガスとして、シラ
ン、ジクロルシラン、水素を用い、混合比を、シラン、
ジクロルシラン、水素＝１：３０：２００として成膜し
た。ドーピングガスとしては、水素ベースの２０００ｐ
ｐｍの濃度のフォスフィンを用い、シラン流量に対して
１／３程度添加している。シランとジクロルシランの流
量比＝１：２０〜１：２００、シランと水素の流量比
１：５０〜１：３００の範囲でＳｉ₃Ｎ₄によるサイドウ
ォール上に選択的に不純物をドープしたシリコン層を形
成することができる。ドーピングガスとして、ホスフィ
ンの他にもジボラン（Ｂ₂Ｈ₆）や、アルシン（Ａｓ
Ｈ₃）等を用いることも可能である。また、ドーピング
するガスの流量を成膜中に変化させることにより、ドレ
イン部の不純物分布を任意に制御することが可能であ
り、ＬＤＤ構造や傾斜ドープのドレイン構造を形成する
こともできる。

【００３４】安定的にＳｉ₃Ｎ₄上のみに不純物をドープ
した多結晶シリコン膜を成膜するために、成膜前にＲＣ
Ａ洗浄や、水素或はアルゴン（Ａｒ）含む雰囲気中での
プラズマ処理を行うのも有効である。

【００３５】図２（ｃ）はシリコン層２０６を形成した
状態を示すものである。

【００３６】シリコン層２０６の形成方法としては、プ
ラズマＣＶＤ法を利用し、基板温度４００℃で８００Å
程度成膜している。反応ガスとして、シランを利用し、
水素で１％に希釈して成膜した。原料ガスを０．５〜４
％の範囲で水素希釈して成膜を行うことで、４５０℃以
下の温度で多結晶シリコン膜を形成することが可能であ
る。基板温度としては、２００℃程度まで多結晶シリコ
ンの成膜を行うことが可能であるが、良好な膜質を得る
ためには３００℃以上とするのが望ましい。原料ガスと
してはジシランを用いても良い。また原料ガスとして、
シラン、ジシラン、水素に加えて、弗素（Ｆ）、塩素
（Ｃｌ）等の元素を含む反応ガスを適量混合すること
で、より成膜速度の速い条件で多結晶シリコンを成膜す
ることができ、成膜時間を短縮することが可能である。
成膜条件の一例を示すと、反応ガスとしてシラン、ジク
ロルシラン、水素を用い、混合比を例えば、シラン：ジ
クロルシラン＝１：２０〜１：２００程度、シラン：水
素＝１：１００〜１：１０００程度の範囲で、基板温度
３００℃〜４５０℃程度とすると、良好な結果が得られ
る。シリコン膜２０６の膜厚は１０００Å以下とするこ
とが、形成した薄膜トランジスタのオフ電流を下げ、Ｖ
ｔｈ（しきい値電圧）を減少させるのに望ましい。特に
５００〜１０００Åの範囲とすると良好な特性が得られ
る。

【００３７】図２（ｄ）は、薄膜トランジスタの完成し
た状態を示すもので、シリコン層２０６をチャネル領
域、不純物をドープしたシリコン層２０５をソース・ド
レイン領域として薄膜トランジスタを構成している。シ
リコン層２０６を形成後、層間絶縁膜２０７、コンタク
トホール、金属配線層２０８の順序で形成している。

【００３８】層間絶縁膜２０７の形成方法としては、酸
化シリコンをターゲットとしたスパッタ法を利用し、基
板温度２８０℃で４０００Å成膜している。成膜前にＲ
ＣＡ洗浄を行なっている。その後、弗酸によるライトエ
ッチを行なって良い。層間絶縁膜２０７成膜後に、水素
を含む雰囲気中でプラズマ処理を行うことで、作製した
薄膜トランジスタの特性の向上を図ることが可能であ
る。上記プラズマ処理を行う場合には、３００〜３５０
℃程度の温度でアニールを行うことが、作製した薄膜ト
ランジスタのしきい値電圧や等のばらつきを抑えるため
に望ましい。

【００３９】コンタクトホールの形成は弗酸を用いたウ
エットエッチにより行なった。アルミ配線の形成は、シ
リコンを１〜５％程度含むアルミ−シリコン−銅のター
ゲットを用たスパッタ法を利用している。金属配線２０
８形成後に２５０〜３００℃のアニールを行っている。

【００４０】以上本実施例では、全ての工程を４００℃
以下（条件に依っては４５０℃以下）で行うことが可能
であり、基板２０１として多くの種類の材料を選択する
ことができる。無論、より高い耐熱性を有する高耐熱性
のガラスや石英ガラス、シリコン基板を用いる場合でも
プロセスの複合化を図る場合に有効である。

【００４１】図３は、本発明の実施例における半導体装
置の製造方法の他の一例を示す工程断面図である。

【００４２】図３（ａ）は、絶縁性基板３０１上にゲー
ト電極層３０２、絶縁膜３０３及びサイドウォール３０
４を形成した状態を示したものでる。

【００４３】絶縁性基板３０１としては、表面にＡＰＣ
ＶＤのよるＮＳＧ層を形成した石英ガラス基板を用いて
いる。基板としては、他にも表面に絶縁膜を形成したシ
リコン基板を利用することも可能である。

【００４４】ゲート電極層３０２は多結晶シリコン膜
で、ＬＰＣＶＤ法により成膜したものである。反応ガス
としてシランを用い、成膜温度は５９０℃で２０００Å
成膜した。成膜後、Ｐ拡散により低抵抗化を行なってい
る。

【００４５】絶縁膜３０３はＳｉＯ₂膜で、ゲート電極
層を形成後ＬＰＣＶＤ法を用いて成膜したものである。
反応ガスとしてシラン及び酸素を用い。成膜温度は５９
０℃で１２００Å成膜した。

【００４６】サイドウォール３０４はＬＰＣＶＤ法によ
り成膜した多結晶シリコン膜により形成したものであ
る。多結晶シリコン膜は、反応ガスとしてシランを用
い、成膜温度５９０℃で５０００Å成膜した。Ｐ拡散を
行い多結晶シリコン膜の低抵抗化を図っている。多結晶
シリコン膜の低抵抗化はＮチャネルの薄膜トランジスタ
を作製する場合にはＡｓを、Ｐチャネルの薄膜トランジ
スタを作製しようとする場合にはＢ、ＢＦ₂をイオン打
ち込みにり導入することで行なっても良い。その後、Ｓ
Ｆ₆を反応ガスとしたＲＩＥで多結晶シリコン膜をエッ
チバックすることによりサイドウォールを形成してい
る。

【００４７】図３（ｂ）はサイドウォール３０４及び絶
縁膜３０３上にシリコン層３０６を形成した状態を示す
ものである。

【００４８】シリコン層３０６の形成方法としてはＬＰ
ＣＶＤ法を用いている。反応ガスとしてシランを用い、
成膜温度５９０℃で８００Å成膜した。シリコン膜３０
５の不要部分をフォトエッチ工程により取り除いた後９
００℃で、１時間のアニールを行なっている。このアニ
ールの代わりにランプアニールを行なっても良い。

【００４９】図３（ｃ）は薄膜トランジスタの完成した
状態を示すもので、シリコン層３０６をチャネル領域、
多結晶シリコン膜を素子材とするサイドウォール３０４
をソース・ドレイン領域として薄膜トランジスタを構成
している。層間絶縁膜３０７、金属配線３０８は図１に
示した実施例と同様の工程を用いて形成したものであ
る。上述した工程を用いることで、選択的な成膜を行
なうこと無く薄膜トランジスタを作製することができ
る。また、ソース・ドレイン領域の膜厚を厚くすること
ができるため、コンタクト部の安定性を損なうことなく
シリコン層３０４を薄くすることが可能で、よりオン・
オフ比の高い薄膜トランジスタを作製することができ
る。

【００５０】図４は、本発明の実施例における半導体装
置の製造方法の他の一例を示す工程断面図である。

【００５１】図４（ａ）は、絶縁性基板４０１上にゲー
ト電極層４０２、及びサイドウォール４０４を形成した
状態を示したものでる。

【００５２】絶縁性基板４０１としては、表面にＡＰＣ
ＶＤのよるＮＳＧ層を形成した石英ガラス基板を用いて
いる。基板としては、他にも表面に絶縁膜を形成したシ
リコン基板や、高耐熱性（８００℃以上の耐熱性を有す
るもの）ガラス基板を使用することができる。

【００５３】ゲート電極層４０２は多結晶シリコン膜
で、ＬＰＣＶＤ法により成膜を行なっている。反応ガス
としてシランを用い、成膜温度５９０で２０００Å成膜
した。成膜後、Ｐ拡散による低抵抗化を行なっている。

【００５４】絶縁膜４０３はＳｉＯ₂膜で、ゲート電極
層を形成後ＬＰＣＶＤ法を用いて成膜したものである。
反応ガスとしてシラン及び酸素を用い。成膜温度７５０
℃で１２００Å成膜した。

【００５５】サイドウォール４０４はＳｉ₃Ｎ₄膜により
形成したものである。Ｓｉ₃Ｎ₄膜はＬＰＣＶＤ法により
成膜したもので、８００℃で５０００Å成膜した。その
後ＮＦ₃を反応ガスとしたＲＩＥでエッチングを行なう
ことによりサイドウォールを形成している。その後、弗
酸によるエッチングを行なうことで、ゲート電極層４０
２上の絶縁膜４０３を除去している。

【００５６】図４（ｂ）は、ゲート電極層４０２上に絶
縁膜４０９を形成した状態を示したものである。

【００５７】絶縁膜４０９はゲート電極層４０２を熱酸
化することにより形成している。酸化条件は８３０℃の
ウェット酸化で、続いて８３０℃のＮ₂アニールを行な
った。

【００５８】図４（ｃ）はサイドウォール上に不純物を
をドープしたシリコン層４０５を形成し、その後にシリ
コン層４０６を形成した状態を示すものである。

【００５９】不純物をドープしたシリコン層４０５及び
シリコン層４０６は図１に示した実施例と同様の工程を
用いて形成したものである。

【００６０】図４（ｄ）は薄膜トランジスタの完成した
状態を示すもので、シリコン層４０６をチャネル領域、
不純物をドープしたシリコン層４０５をソース・ドレイ
ン領域として薄膜トランジスタを構成している。シリコ
ン層４０６を形成後、層間絶縁膜４０７、コンタクトホ
ール、金属配線層４０８の順序で形成している。

【００６１】層間絶縁膜４０７及びコンタクトホールは
図１に示した実施例と同様の方法を用いて形成した。
金属配線４０８にはスパッタ法により形成したＴｉ及び
ＴｉＮをバリアメタルとしたＡｌ−銅を用いている。パ
ターンの形成に塩素及びＢｒＣｌ₃を用いたＲＩＥを用
いている。バリアメタルを用いることで、シリコン層４
０６、不純物をドープしたシリコン層４０５を薄くした
場合にも安定なコンタクトを取ることができる。

【００６２】上述した工程を用いた場合には、作製した
薄膜トランジスタのゲート絶縁膜となる絶縁膜４０９が
サイドウォールを形成するときのエッチングに曝される
ことがないため、より信頼性の高い素子を形成すること
ができる。また絶縁膜４０３と絶縁膜４０９とを別の膜
厚に作製することができ、オフセット領域の大きさとゲ
ート絶縁膜の膜厚を別々に制御することができる。

【００６３】以上述べた４つの実施例では主に絶縁性の
基板を用いることを前提として説明してきたが、例えば
下側に別の素子を形成した基板の層間膜上に形成するこ
とも可能である。ことため、ＳＲＡＭの負荷トランジス
タや３次元ＩＣの積層部分の素子を作製する場合にも有
用である。

【００６４】

【発明の効果】以上説明した様に本発明によれば、オフ
セット構造のオフセット領域をサイドウォールの形状に
依存せず、また素子にダメージを与えることなく形成す
ることが可能である。このため、大型の基板でも簡便な
プロセスでオフセット構造やＬＤＤ薄膜トランジスタを
形成することが可能である。また、全プロセスを４５０
℃以下の低い温度で構成する事も可能であり、ホウ珪酸
ガラス（コーニング社の７０５９等）の比較的安価なガ
ラス基板上に形成することができる。その結果、大型で
高解像度の液晶表示パネルや大型で高速高解像度の密着
型イメージセンサや三次元ＩＣ等を低コストで製造でき
るようになった。

【図面の簡単な説明】

【図１】本発明の実施例における半導体装置の製造工
程の一例示す工程断面図である。

【図２】本発明の実施例における半導体装置の製造工
程の他の一例を示す工程断面図である。

【図３】本発明の実施例における半導体装置の製造工
程の他の一例を示す工程断面図である。

【図４】本発明の実施例における半導体装置の製造工
程の他の一例を示す工程断面図である。

【符号の説明】

１０１、２０１、３０１、４０１・・・基板１０２、２０２、３０２、４０２・・・ゲー
ト電極層１０３、２０３、３０３、４０３、４０９・・・絶縁
膜１０４、２０４、４０４・・・サイ
ドウォール３０４・・・サイドウォール（薄
膜トランジスタのソース・ドレイン領域）１０５、２０５、４０５・・・不純物をドープした
シリコン層（薄膜トランジスタのソース・ドレイン領
域）１０６、２０６、３０６、４０６・・・シリ
コン層１０７、２０７、３０７、４０７・・・層間
絶縁膜層１０８、２０８、３０８、４０８・・・金属
配線層

Claims

【特許請求の範囲】

【請求項１】絶縁ゲート型半導体装置において、ゲート
電極による段差或はゲート電極周辺の段差部に形成した
サイドウォール上にソース・ドレイン領域を有すること
を特徴とする半導体装置。
【請求項２】絶縁ゲート型半導体装置の製造方法に於
て、少なくともゲート電極による段差或はゲート電極周
辺の段差部に形成したサイドウォール上に選択的にシリ
コン膜を形成することによりソース・ドレイン領域を形
成する工程を有することを特徴とする半導体装置の製造
方法。
【請求項３】絶縁ゲート型半導体装置の製造方法に於
て、少なくともゲート電極による段差或はゲート電極周
辺の段差部に形成したサイドウォール、或はサイドウォ
ールからＰ或は、Ａｓ、Ｂ等の不純物を拡散させた領域
よりソース・ドレイン領域を形成する工程を有すること
を特徴とする半導体装置の製造方法。
【請求項４】絶縁ゲート型半導体装置の製造方法に於
て、少なくともゲート電極のパターンを形成する工程に
於て、或はその工程と連続的にゲート電極下側の材料を
エッチングすることにより、ゲート電極の膜厚を越える
段差を形成する工程を有することを特徴とする半導体装
置の製造方法。