JP3134336B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化が進み、４
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められてい
る。今後、これらの半導体素子の高密度化が更に進むに
つれて、三次元構造の半導体素子実現に対する期待が更
に高まるものと予想される。ＳＲＡＭを例にとると、４
Ｍ以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ
−Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上に
ｎチャンネルとｐチャンネルのＭＯＳＦＥＴを形成した
６−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲ
ＡＭが検討、試作されている。積層ＣＭＯＳ構造では、
シリコン基板上にｎチャンネルＭＯＳＦＥＴが形成さ
れ、絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦ
Ｔが積層された構造になっており、４−Ｔ型と６−Ｔ型
の長所を持ち合わせている。即ち、ｐチャンネルをｐｏ
ｌｙ−ＳｉＴＦＴで形成し、積層構造とすることで４−
Ｔ型とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、
高集積性、ソフトエラー耐性、低消費電力性等に優れた
ＳＲＡＭが実現できる。
ＭＤＲＡＭ、１ＭＳＲＡＭ等の量産や１６Ｍ、６４ＭＤ
ＲＡＭ、４ＭＳＲＡＭ等の開発・試作が進められてい
る。今後、これらの半導体素子の高密度化が更に進むに
つれて、三次元構造の半導体素子実現に対する期待が更
に高まるものと予想される。ＳＲＡＭを例にとると、４
Ｍ以上のＳＲＡＭでは、メモリーセルに高抵抗ｐｏｌｙ
−Ｓｉを用いた４−Ｔ型のＳＲＡＭやシリコン基板上に
ｎチャンネルとｐチャンネルのＭＯＳＦＥＴを形成した
６−Ｔ型のＳＲＡＭに代わり、積層ＣＭＯＳ構造のＳＲ
ＡＭが検討、試作されている。積層ＣＭＯＳ構造では、
シリコン基板上にｎチャンネルＭＯＳＦＥＴが形成さ
れ、絶縁材料を挟んでｐチャンネルｐｏｌｙ−ＳｉＴＦ
Ｔが積層された構造になっており、４−Ｔ型と６−Ｔ型
の長所を持ち合わせている。即ち、ｐチャンネルをｐｏ
ｌｙ−ＳｉＴＦＴで形成し、積層構造とすることで４−
Ｔ型とほぼ同じセルサイズでＣＭＯＳ構造を実現でき、
高集積性、ソフトエラー耐性、低消費電力性等に優れた
ＳＲＡＭが実現できる。
【０００３】
【発明が解決しようとする課題】しかし、従来のｐｏｌ
ｙ−ＳｉＴＦＴの構造及び製造方法では、以下に述べる
問題があった。（１）５５０℃〜６５０℃程度のアニー
ルを数時間〜数十時間行う必要があるため、スループッ
トが低い。（２）５５０℃〜６５０℃程度の固相成長ア
ニールを行っただけでは、多結晶シリコンの結晶化率等
の結晶性を十分に向上させることができず、十分なオン
オフ比を有するＴＦＴを形成することが困難である。
（３）セルフアライン法でゲート電極をマスクとしてソ
ースドレイン領域を形成するため、ドレイン端での電子
・正孔対の生成電流等を原因としたオフリーク電流が発
生し、オフ電流を抑えられない。（４）チャンネル領域
の膜厚を薄膜化すると、電界効果移動度の向上、オフ電
流の低減等の効果があり、膜厚を３００〜５００Å程度
以下にすることが望ましいが、この様にチャンネル領域
を薄膜化すると、同時にソース・ドレイン領域も薄膜化
されるために、ソース・ドレイン領域のシート抵抗の増
大やコンタクト抵抗の増大が起こる。等の問題があっ
た。そこで、本発明はより簡便かつ実用的なＴＦＴ構造
及びその製造方法で、結晶性の高い多結晶シリコンを再
現性良く形成し、高移動度でオンオフ比が大きいｐｏｌ
ｙ−ＳｉＴＦＴを形成する素子構造及びその製造方法を
提供するものである。
ｙ−ＳｉＴＦＴの構造及び製造方法では、以下に述べる
問題があった。（１）５５０℃〜６５０℃程度のアニー
ルを数時間〜数十時間行う必要があるため、スループッ
トが低い。（２）５５０℃〜６５０℃程度の固相成長ア
ニールを行っただけでは、多結晶シリコンの結晶化率等
の結晶性を十分に向上させることができず、十分なオン
オフ比を有するＴＦＴを形成することが困難である。
（３）セルフアライン法でゲート電極をマスクとしてソ
ースドレイン領域を形成するため、ドレイン端での電子
・正孔対の生成電流等を原因としたオフリーク電流が発
生し、オフ電流を抑えられない。（４）チャンネル領域
の膜厚を薄膜化すると、電界効果移動度の向上、オフ電
流の低減等の効果があり、膜厚を３００〜５００Å程度
以下にすることが望ましいが、この様にチャンネル領域
を薄膜化すると、同時にソース・ドレイン領域も薄膜化
されるために、ソース・ドレイン領域のシート抵抗の増
大やコンタクト抵抗の増大が起こる。等の問題があっ
た。そこで、本発明はより簡便かつ実用的なＴＦＴ構造
及びその製造方法で、結晶性の高い多結晶シリコンを再
現性良く形成し、高移動度でオンオフ比が大きいｐｏｌ
ｙ−ＳｉＴＦＴを形成する素子構造及びその製造方法を
提供するものである。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第1のソース・ドレイン領域が形成されたシ
リコン基板上に第1のゲート絶縁膜を形成する工程と、
この第1のゲート絶縁膜上に下部ゲート電極を形成する
工程と、この下部ゲート電極上に第2のゲート絶縁膜を
形成する工程と、この第2のゲート絶縁膜上にシリコン
層を形成する工程と、このシリコン層上に第3のゲート
絶縁膜を形成する工程と、この第3のゲート絶縁膜上に
上部ゲート電極を形成する工程と、前記上部ゲート電極
にサイドウォールを形成する工程と、このサイドウォー
ルの下に形成された前記第3のゲート絶縁膜の側面と前
記シリコン層の表面に接するように第2のソース・ドレ
イン領域を形成する工程とを有することを特徴とする。
造方法は、第1のソース・ドレイン領域が形成されたシ
リコン基板上に第1のゲート絶縁膜を形成する工程と、
この第1のゲート絶縁膜上に下部ゲート電極を形成する
工程と、この下部ゲート電極上に第2のゲート絶縁膜を
形成する工程と、この第2のゲート絶縁膜上にシリコン
層を形成する工程と、このシリコン層上に第3のゲート
絶縁膜を形成する工程と、この第3のゲート絶縁膜上に
上部ゲート電極を形成する工程と、前記上部ゲート電極
にサイドウォールを形成する工程と、このサイドウォー
ルの下に形成された前記第3のゲート絶縁膜の側面と前
記シリコン層の表面に接するように第2のソース・ドレ
イン領域を形成する工程とを有することを特徴とする。
【０００５】
【０００６】
【０００７】
【０００８】
【０００９】
【００１０】
【００１１】
【００１２】
【００１３】
【００１４】
（実施例１）図１は、本発明の実施例における半導体装
置の断面図の一例である。図１では、３次元トランジス
タへの簡単な応用例（スタックト型ＣＭＯＳ）を示す。
置の断面図の一例である。図１では、３次元トランジス
タへの簡単な応用例（スタックト型ＣＭＯＳ）を示す。
【００１５】図１において、101はシリコン基板、102は
ｐ−ｗｅｌｌ領域、103は素子分離領域、104は第１のゲ
ート絶縁膜、105は下部ゲート電極、106は第１のソース
・ドレイン領域を成すｎ+領域、107は第２のゲート絶縁
膜、108は多結晶シリコン層、109は第３のゲート絶縁
膜、110は上部ゲート電極、111はサイドウォール、114
はコンタクトホール、112はソース・ドレイン領域とな
るｐ+領域、113は上部ゲート電極１１０上にｐ+領域１
１２と同一工程同一素子材で形成された低抵抗薄膜、11
5は配線である。本発明のｐｏｌｙ−ＳｉＴＦＴは、サ
イドウォールを用いたセルフアライン型の構造を有する
ことを特徴とし、ソース・ドレイン領域を選択的に成膜
する構造を特徴とする。本発明では、ソース・ドレイン
領域とゲート電極の短絡をサイドウォールで防ぐことが
でき、同時にサイドウォールにより、オフセット構造を
形成できるため、ドレイン端での電子・正孔対の生成電
流やField-Enhanced-Emission電流等を原因としたオフ
リーク電流を抑制し、充分なオンオフ比が得られる。
ｐ−ｗｅｌｌ領域、103は素子分離領域、104は第１のゲ
ート絶縁膜、105は下部ゲート電極、106は第１のソース
・ドレイン領域を成すｎ+領域、107は第２のゲート絶縁
膜、108は多結晶シリコン層、109は第３のゲート絶縁
膜、110は上部ゲート電極、111はサイドウォール、114
はコンタクトホール、112はソース・ドレイン領域とな
るｐ+領域、113は上部ゲート電極１１０上にｐ+領域１
１２と同一工程同一素子材で形成された低抵抗薄膜、11
5は配線である。本発明のｐｏｌｙ−ＳｉＴＦＴは、サ
イドウォールを用いたセルフアライン型の構造を有する
ことを特徴とし、ソース・ドレイン領域を選択的に成膜
する構造を特徴とする。本発明では、ソース・ドレイン
領域とゲート電極の短絡をサイドウォールで防ぐことが
でき、同時にサイドウォールにより、オフセット構造を
形成できるため、ドレイン端での電子・正孔対の生成電
流やField-Enhanced-Emission電流等を原因としたオフ
リーク電流を抑制し、充分なオンオフ比が得られる。
【００１６】図２は、本発明の実施例における半導体装
置の断面図の別の一例である。
置の断面図の別の一例である。
【００１７】図２において、201はシリコン基板、202は
ｐ−ｗｅｌｌ領域、203は素子分離領域、204は第１のゲ
ート絶縁膜、205は下部ゲート電極、206は第１のソース
・ドレイン領域を成すｎ+領域、207は第２のゲート絶縁
膜、208は多結晶シリコン層、209は第３のゲート絶縁
膜、210は上部ゲート電極、211はｐ-領域、212はサイド
ウォール、213はｐ+領域、214はコンタクトホールであ
る。本発明のｐｏｌｙ−ＳｉＴＦＴは、サイドウォール
を用い、ｐ-領域211及びｐ+領域213を形成したＬＤＤ構
造を特徴としている。図１のオフセットゲート構造と比
べて、工程が若干複雑になるものの、ｐ-領域を設けた
ことで、チャンネル領域に直列に接続される抵抗成分を
低減できるため、オン電流の低下を防止できる。
ｐ−ｗｅｌｌ領域、203は素子分離領域、204は第１のゲ
ート絶縁膜、205は下部ゲート電極、206は第１のソース
・ドレイン領域を成すｎ+領域、207は第２のゲート絶縁
膜、208は多結晶シリコン層、209は第３のゲート絶縁
膜、210は上部ゲート電極、211はｐ-領域、212はサイド
ウォール、213はｐ+領域、214はコンタクトホールであ
る。本発明のｐｏｌｙ−ＳｉＴＦＴは、サイドウォール
を用い、ｐ-領域211及びｐ+領域213を形成したＬＤＤ構
造を特徴としている。図１のオフセットゲート構造と比
べて、工程が若干複雑になるものの、ｐ-領域を設けた
ことで、チャンネル領域に直列に接続される抵抗成分を
低減できるため、オン電流の低下を防止できる。
【００１８】図３は、本発明の実施例における半導体装
置の断面図の別の一例である。
置の断面図の別の一例である。
【００１９】図３において、301はシリコン基板、302は
ｐ−ｗｅｌｌ領域、303は素子分離領域、304は第１のゲ
ート絶縁膜、305は下部ゲート電極、306は第１のソース
・ドレイン領域を成すｎ+領域、307は第２のゲート絶縁
膜、308は多結晶シリコン層、309は第３のゲート絶縁
膜、310は上部ゲート電極、311はｐ-領域、312はサイド
ウォール、313は第２のソース・ドレイン領域となるｐ+
領域、314はコンタクトホール、315は上部ゲート電極31
0上にｐ+領域と同一工程同一素子材で形成された低抵抗
薄膜、316は配線である。本発明のｐｏｌｙ−ＳｉＴＦ
Ｔは、サイドウォールを用いたセルフアライン型の構造
を有することを特徴とし、ｐ-領域311を形成後、サイド
ウォールを形成し、ソース・ドレイン領域となるｐ+領
域313を選択的に成膜することで、ＬＤＤ構造を実現し
ている。
ｐ−ｗｅｌｌ領域、303は素子分離領域、304は第１のゲ
ート絶縁膜、305は下部ゲート電極、306は第１のソース
・ドレイン領域を成すｎ+領域、307は第２のゲート絶縁
膜、308は多結晶シリコン層、309は第３のゲート絶縁
膜、310は上部ゲート電極、311はｐ-領域、312はサイド
ウォール、313は第２のソース・ドレイン領域となるｐ+
領域、314はコンタクトホール、315は上部ゲート電極31
0上にｐ+領域と同一工程同一素子材で形成された低抵抗
薄膜、316は配線である。本発明のｐｏｌｙ−ＳｉＴＦ
Ｔは、サイドウォールを用いたセルフアライン型の構造
を有することを特徴とし、ｐ-領域311を形成後、サイド
ウォールを形成し、ソース・ドレイン領域となるｐ+領
域313を選択的に成膜することで、ＬＤＤ構造を実現し
ている。
【００２０】尚、図１〜図３では、多結晶シリコン層
が、ゲート絶縁膜を介して上下２つのゲート電極によっ
て挟まれたダブルゲート構造を例としている。この様な
ダブルゲート構造を採用し、多結晶シリコン層の膜厚を
２５０Å以下、望ましくは１５０Å以下とすると、オン
電流が飛躍的に増加し、ゲート長１．２μｍ、ゲート幅
０．６μｍの図１に示した構造のＰチャンネルトランジ
スタでドレイン電圧３Ｖ、ゲート電圧３Ｖの時のオン電
流として、約０．４×１０-6Ａが得られた。更に、図２
に示すＬＤＤ構造を採用することで、オフセット領域の
抵抗成分の低減にともないオン電流特性が改善され、上
述のトランジスタサイズで、約１×１０-6Ａが得られ
た。更に、図３に示したＴＦＴ構造を採用することで、
図２に示した構造で問題となる多結晶シリコン層の薄膜
化（上述の理由で、２５０Å以下、望ましくは１５０Å
以下にすることでＴＦＴ特性が改善される）に伴うｐ+
領域のシート抵抗の増大を防ぐことができる。その結
果、１５０Å以下に薄膜化しても、抵抗成分の増大やコ
ンタクト不良等によるオン電流の低下を防止でき、上述
のトランジスタサイズ、測定条件で、約３×１０-6Ａの
オン電流が得られた。
が、ゲート絶縁膜を介して上下２つのゲート電極によっ
て挟まれたダブルゲート構造を例としている。この様な
ダブルゲート構造を採用し、多結晶シリコン層の膜厚を
２５０Å以下、望ましくは１５０Å以下とすると、オン
電流が飛躍的に増加し、ゲート長１．２μｍ、ゲート幅
０．６μｍの図１に示した構造のＰチャンネルトランジ
スタでドレイン電圧３Ｖ、ゲート電圧３Ｖの時のオン電
流として、約０．４×１０-6Ａが得られた。更に、図２
に示すＬＤＤ構造を採用することで、オフセット領域の
抵抗成分の低減にともないオン電流特性が改善され、上
述のトランジスタサイズで、約１×１０-6Ａが得られ
た。更に、図３に示したＴＦＴ構造を採用することで、
図２に示した構造で問題となる多結晶シリコン層の薄膜
化（上述の理由で、２５０Å以下、望ましくは１５０Å
以下にすることでＴＦＴ特性が改善される）に伴うｐ+
領域のシート抵抗の増大を防ぐことができる。その結
果、１５０Å以下に薄膜化しても、抵抗成分の増大やコ
ンタクト不良等によるオン電流の低下を防止でき、上述
のトランジスタサイズ、測定条件で、約３×１０-6Ａの
オン電流が得られた。
【００２１】又、図１〜図３に示したオフセットゲート
構造若しくはＬＤＤ構造を採用することで、従来と比べ
て、オフ電流を約１桁以上低減できる。例えば、ゲート
長１．２μｍ、ゲート幅０．６μｍのＰチャンネルトラ
ンジスタでドレイン電圧３Ｖ、ゲート電圧０Ｖの時のオ
フ電流を１×１０-14Ａ以下に抑えることができた。そ
の結果、７〜８ケタ以上オンオフ比が得られた。尚、上
部電極のオフセット構造若しくはＬＤＤ構造を有効に機
能させるためには、下部電極端が上部電極のサイドウォ
ールの外側の端よりも内側にはいることが重要である。
従って、下部電極のゲート長は上部電極と同程度にする
か、それよりも狭くすることが望ましい。 図４は、本
発明の実施例における半導体装置の製造工程図の一例で
ある。尚、図４では図３に示したＬＤＤ構造のｐｏｌｙ
−ＳｉＴＦＴを作製する製造工程図を示す。
構造若しくはＬＤＤ構造を採用することで、従来と比べ
て、オフ電流を約１桁以上低減できる。例えば、ゲート
長１．２μｍ、ゲート幅０．６μｍのＰチャンネルトラ
ンジスタでドレイン電圧３Ｖ、ゲート電圧０Ｖの時のオ
フ電流を１×１０-14Ａ以下に抑えることができた。そ
の結果、７〜８ケタ以上オンオフ比が得られた。尚、上
部電極のオフセット構造若しくはＬＤＤ構造を有効に機
能させるためには、下部電極端が上部電極のサイドウォ
ールの外側の端よりも内側にはいることが重要である。
従って、下部電極のゲート長は上部電極と同程度にする
か、それよりも狭くすることが望ましい。 図４は、本
発明の実施例における半導体装置の製造工程図の一例で
ある。尚、図４では図３に示したＬＤＤ構造のｐｏｌｙ
−ＳｉＴＦＴを作製する製造工程図を示す。
【００２２】図４において、（ａ）は、シリコン基板40
1にｐ−ｗｅｌｌ領域402を形成し、ＬＯＣＯＳ酸化法で
素子分離領域403を形成する工程である。
1にｐ−ｗｅｌｌ領域402を形成し、ＬＯＣＯＳ酸化法で
素子分離領域403を形成する工程である。
【００２３】（ｂ）は、第１のゲート絶縁膜404を形成
後、下部ゲート電極405をｐｏｌｙ−Ｓｉ等を素子材と
し形成後、所定の形状にパターン形成し、第１のソース
・ドレイン領域を成すｎ+領域406を形成する工程であ
る。
後、下部ゲート電極405をｐｏｌｙ−Ｓｉ等を素子材と
し形成後、所定の形状にパターン形成し、第１のソース
・ドレイン領域を成すｎ+領域406を形成する工程であ
る。
【００２４】（ｃ）は、第２のゲート絶縁膜407を形成
し、多結晶シリコン層408を形成し、所定の形状にパタ
ーン形成する工程である。第２のゲート絶縁膜407の形
成方法としては、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ
−ＰＣＶＤ法、光ＣＶＤ法、スパッタ法等で低温成膜す
る方法が、シリコン基板上に形成した素子の不純物の再
分布等を防ぐ目的からして望ましい。
し、多結晶シリコン層408を形成し、所定の形状にパタ
ーン形成する工程である。第２のゲート絶縁膜407の形
成方法としては、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ
−ＰＣＶＤ法、光ＣＶＤ法、スパッタ法等で低温成膜す
る方法が、シリコン基板上に形成した素子の不純物の再
分布等を防ぐ目的からして望ましい。
【００２５】次に、多結晶シリコン層408の形成方法と
しては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３
００℃〜４５０℃程度の低温で多結晶シリコンを膜厚５
０オングストローム〜１５００オングストローム程度成
膜する方法が有効である。反応ガスとして、ＳｉＨ4、
Ｓｉ2Ｈ6等に加えて、弗素（Ｆ）、塩素（Ｃｌ）等の元
素を含む反応ガスを適量混合することで、高品質な多結
晶シリコン膜を低温形成できる。成膜条件の一例を以下
に示す。反応ガスとして、ＳｉＨ4、ジクロルシラン
（ＳｉＨ2Ｃｌ2）、Ｈ2を用い、混合比を例えば、Ｓｉ
Ｈ4：ＳｉＨ2Ｃｌ2＝１：２０〜１：２００程度、Ｓｉ
Ｈ4：Ｈ2＝１：１００〜１：１０００程度に設定し、基
板温度を３００℃〜４５０℃程度に保持し、ｒｆパワー
を印加し、反応ガスを分解し多結晶シリコンを成膜す
る。膜厚に関しては、多結晶シリコン層を薄膜化する
と、オフ電流が減少し、Ｖｔｈ（しきい値電圧）が減少
する現象が知られている。従って、多結晶シリコン層の
膜厚は５００オングストローム以下が望ましく、５０オ
ングストローム〜２５０オングストローム程度が特に望
ましい。従って、この様な薄膜でかつ高品質な多結晶シ
リコンを形成することが特に重要となる。基板温度が３
００℃以下の場合は、結晶化率が低く、＜２２０＞配向
性も見られないが、基板温度を４００℃〜４５０℃程度
にすると５０オングストローム〜２５０オングストロー
ム程度の薄膜でも、結晶化率９８％以上で＜２２０＞に
配向した高品質な多結晶シリコンを成膜することができ
る。尚、結晶化率を上げるという点では、基板温度は４
５０℃〜６００℃程度で成膜した膜のほうがさらに良好
で、９９．５％以上の結晶化率を達成でき、ＴＦＴのオ
ン電流の増大及びオフ電流の低減に有効である。
しては、プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３
００℃〜４５０℃程度の低温で多結晶シリコンを膜厚５
０オングストローム〜１５００オングストローム程度成
膜する方法が有効である。反応ガスとして、ＳｉＨ4、
Ｓｉ2Ｈ6等に加えて、弗素（Ｆ）、塩素（Ｃｌ）等の元
素を含む反応ガスを適量混合することで、高品質な多結
晶シリコン膜を低温形成できる。成膜条件の一例を以下
に示す。反応ガスとして、ＳｉＨ4、ジクロルシラン
（ＳｉＨ2Ｃｌ2）、Ｈ2を用い、混合比を例えば、Ｓｉ
Ｈ4：ＳｉＨ2Ｃｌ2＝１：２０〜１：２００程度、Ｓｉ
Ｈ4：Ｈ2＝１：１００〜１：１０００程度に設定し、基
板温度を３００℃〜４５０℃程度に保持し、ｒｆパワー
を印加し、反応ガスを分解し多結晶シリコンを成膜す
る。膜厚に関しては、多結晶シリコン層を薄膜化する
と、オフ電流が減少し、Ｖｔｈ（しきい値電圧）が減少
する現象が知られている。従って、多結晶シリコン層の
膜厚は５００オングストローム以下が望ましく、５０オ
ングストローム〜２５０オングストローム程度が特に望
ましい。従って、この様な薄膜でかつ高品質な多結晶シ
リコンを形成することが特に重要となる。基板温度が３
００℃以下の場合は、結晶化率が低く、＜２２０＞配向
性も見られないが、基板温度を４００℃〜４５０℃程度
にすると５０オングストローム〜２５０オングストロー
ム程度の薄膜でも、結晶化率９８％以上で＜２２０＞に
配向した高品質な多結晶シリコンを成膜することができ
る。尚、結晶化率を上げるという点では、基板温度は４
５０℃〜６００℃程度で成膜した膜のほうがさらに良好
で、９９．５％以上の結晶化率を達成でき、ＴＦＴのオ
ン電流の増大及びオフ電流の低減に有効である。
【００２６】この様に、本発明によれば、低温で高品質
の多結晶シリコン膜を形成できるため、本実施例に示し
たスタックト型ＣＭＯＳを始め、高性能な３次元ＩＣを
Ｓｉウェーハー上の素子にダメージを与えない低温で製
造することができる。尚、本実施例では反応ガスとし
て、ＳｉＨ2Ｃｌ2を用いる場合を示したが、これに限定
されるものではない。例えばＳｉＣｌ4、ＳｉＨ2Ｃ
ｌ2、ＳｉＨＣｌ3、Ｃｌ2、ＳｉＦ4、ＳｉＨＦ3、Ｓｉ
Ｈ2Ｆ2、ＳｉＨ3Ｆ、Ｓｉ2Ｆ6、Ｆ2、ＨＣｌ等のＦ（弗
素）もしくはＣｌ（塩素）のうちの少なくとも一方の元
素を含むエッチング性を有する反応ガスとＳｉＨ4、Ｓ
ｉ2Ｈ6、Ｓｉ3Ｈ8等の反応ガスを適量混合することで、
高品質な多結晶シリコンを低温で成膜することができ
る。又、Ｆ（弗素）もしくはＣｌ（塩素）のうちの少な
くとも一方の元素を含むエッチング性を有する反応ガス
の代わりに、水素ガスを用いても同様の効果がある。
の多結晶シリコン膜を形成できるため、本実施例に示し
たスタックト型ＣＭＯＳを始め、高性能な３次元ＩＣを
Ｓｉウェーハー上の素子にダメージを与えない低温で製
造することができる。尚、本実施例では反応ガスとし
て、ＳｉＨ2Ｃｌ2を用いる場合を示したが、これに限定
されるものではない。例えばＳｉＣｌ4、ＳｉＨ2Ｃ
ｌ2、ＳｉＨＣｌ3、Ｃｌ2、ＳｉＦ4、ＳｉＨＦ3、Ｓｉ
Ｈ2Ｆ2、ＳｉＨ3Ｆ、Ｓｉ2Ｆ6、Ｆ2、ＨＣｌ等のＦ（弗
素）もしくはＣｌ（塩素）のうちの少なくとも一方の元
素を含むエッチング性を有する反応ガスとＳｉＨ4、Ｓ
ｉ2Ｈ6、Ｓｉ3Ｈ8等の反応ガスを適量混合することで、
高品質な多結晶シリコンを低温で成膜することができ
る。又、Ｆ（弗素）もしくはＣｌ（塩素）のうちの少な
くとも一方の元素を含むエッチング性を有する反応ガス
の代わりに、水素ガスを用いても同様の効果がある。
【００２７】又、チャンネル領域に不純物をドーピング
して、Ｖｔｈ（しきい値電圧）を制御する手段も極めて
有効である。固相成長法で形成した多結晶シリコンＴＦ
Ｔでは、Ｎチャンネルトランジスタがデプレッション方
向にＶｔｈがシフトし、Ｐチャンネルトランジスタがエ
ンハンスメント方向にシフトする傾向がある。又、上記
ＴＦＴを水素化した場合、その傾向がより顕著になる。
そこで、チャンネル領域に１０15〜１０19／ｃｍ3程度
の不純物をドープすると、Ｖｔｈのシフトを抑えること
ができる。そこで、ＳｉＨ4及びＳｉＨ2Ｃｌ2等の塩素
もしくは弗素を含むガスに加えて、Ｂ2Ｈ6等のドーピン
グガスを混入することで、イオンインプラを用いずにチ
ャンネルドーピングを行なうことができる。成膜条件の
一例としては、ＳｉＨ4＋ＳｉＨ2Ｃｌ2：Ｂ2Ｈ6＝１：
０．１ｐｐｍ〜０．１％程度混入することで、Ｖｔｈ制
御が可能となる。特に、ドープ量を最適化することで、
Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタ
共オフ電流が最小になるように、Ｖｔｈを制御すること
ができる。従って、ＣＭＯＳ型のＴＦＴ素子を形成する
場合においてもＰｃｈ、Ｎｃｈを選択的にチャンネルド
ープせずに、同一の濃度の不純物を導入することで、Ｐ
ｃｈ、Ｎｃｈ共、Ｖｔｈの制御が可能である。更に、本
発明によれば、チャンネル部の多結晶シリコンを成膜す
る工程で、チャンネルドーピングを同時に行なうことが
できる。
して、Ｖｔｈ（しきい値電圧）を制御する手段も極めて
有効である。固相成長法で形成した多結晶シリコンＴＦ
Ｔでは、Ｎチャンネルトランジスタがデプレッション方
向にＶｔｈがシフトし、Ｐチャンネルトランジスタがエ
ンハンスメント方向にシフトする傾向がある。又、上記
ＴＦＴを水素化した場合、その傾向がより顕著になる。
そこで、チャンネル領域に１０15〜１０19／ｃｍ3程度
の不純物をドープすると、Ｖｔｈのシフトを抑えること
ができる。そこで、ＳｉＨ4及びＳｉＨ2Ｃｌ2等の塩素
もしくは弗素を含むガスに加えて、Ｂ2Ｈ6等のドーピン
グガスを混入することで、イオンインプラを用いずにチ
ャンネルドーピングを行なうことができる。成膜条件の
一例としては、ＳｉＨ4＋ＳｉＨ2Ｃｌ2：Ｂ2Ｈ6＝１：
０．１ｐｐｍ〜０．１％程度混入することで、Ｖｔｈ制
御が可能となる。特に、ドープ量を最適化することで、
Ｐチャンネルトランジスタ、Ｎチャンネルトランジスタ
共オフ電流が最小になるように、Ｖｔｈを制御すること
ができる。従って、ＣＭＯＳ型のＴＦＴ素子を形成する
場合においてもＰｃｈ、Ｎｃｈを選択的にチャンネルド
ープせずに、同一の濃度の不純物を導入することで、Ｐ
ｃｈ、Ｎｃｈ共、Ｖｔｈの制御が可能である。更に、本
発明によれば、チャンネル部の多結晶シリコンを成膜す
る工程で、チャンネルドーピングを同時に行なうことが
できる。
【００２８】（ｄ）は、第３のゲート絶縁膜409を形成
する工程である。この第３のゲート絶縁膜409の形成方
法としては、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ−Ｐ
ＣＶＤ法、光ＣＶＤ法、スパッタ法等で低温成膜する方
法が、シリコン基板上に形成した素子の不純物の再分布
等を防ぐ目的からして望ましい。
する工程である。この第３のゲート絶縁膜409の形成方
法としては、ＣＶＤ法、プラズマＣＶＤ法、ＥＣＲ−Ｐ
ＣＶＤ法、光ＣＶＤ法、スパッタ法等で低温成膜する方
法が、シリコン基板上に形成した素子の不純物の再分布
等を防ぐ目的からして望ましい。
【００２９】（ｅ）は、上部ゲート電極410を形成後、
イオンインプラ法によりｐ-領域411を形成し、続いて、
サイドウォール412を形成する工程である。尚、本実施
例では多結晶シリコン層408を第２のゲート絶縁膜407、
第３のゲート絶縁膜409を介して上部ゲート電極410と下
部ゲート電極405で挟んだダブルゲート構造のＴＦＴを
例としている。製造方法の一例を以下に示す。まず、ゲ
ート電極410を不純物をドープした多結晶シリコンで形
成し、所定の形状にパターン形成する。多結晶シリコン
層408の形成方法としては、プラズマＣＶＤ法（ＰＣＶ
Ｄ法）で基板温度３００℃〜４５０℃程度の低温で多結
晶シリコンを膜厚５００オングストローム〜４０００オ
ングストローム程度成膜する方法がある。
イオンインプラ法によりｐ-領域411を形成し、続いて、
サイドウォール412を形成する工程である。尚、本実施
例では多結晶シリコン層408を第２のゲート絶縁膜407、
第３のゲート絶縁膜409を介して上部ゲート電極410と下
部ゲート電極405で挟んだダブルゲート構造のＴＦＴを
例としている。製造方法の一例を以下に示す。まず、ゲ
ート電極410を不純物をドープした多結晶シリコンで形
成し、所定の形状にパターン形成する。多結晶シリコン
層408の形成方法としては、プラズマＣＶＤ法（ＰＣＶ
Ｄ法）で基板温度３００℃〜４５０℃程度の低温で多結
晶シリコンを膜厚５００オングストローム〜４０００オ
ングストローム程度成膜する方法がある。
【００３０】以下に、成膜条件の一例を示す。反応ガス
として、モノシラン（ＳｉＨ4）、ジクロルシラン（Ｓ
ｉＨ2Ｃｌ2）、Ｈ2を用い、混合比を例えば、ＳｉＨ4：
ＳｉＨ2Ｃｌ2＝１：２０〜１：２００程度、ＳｉＨ4：
Ｈ2＝１：１００〜１：１０００程度に設定し、ドーピ
ングガスとして、ジボラン（Ｂ2Ｈ6）またはホスフィン
（ＰＨ3）、アルシン（ＡｓＨ3）等を用い、例えば、Ｓ
ｉＨ4：ＰＨ3＝１：０．００２〜１：０．０４程度の混
合比で混合する。基板温度を３００℃〜４５０℃程度に
保持し、ｒｆパワーを印加し反応ガスを分解し、不純物
をドープした低抵抗多結晶シリコンを成膜する。この様
にして形成された多結晶シリコンのシート抵抗は２００
０オングストロームの膜厚で３０〜５０Ω／□であり、
低抵抗な多結晶シリコンを低温で成膜することができ
る。尚、多結晶シリコンの形成方法はこれに限定される
ものではない。続いて、第３のゲート絶縁膜409をパタ
ーニングしたあと、上部ゲート電極410をマスクとし
て、Ｂ（ボロン）等をドーズ量１×１０13〜１×１０15
／ｃｍ2程度イオン注入し、ｐ-領域411を形成する。最
後に、サイドウォール412を形成する。常圧ＣＶＤ法、
スパッタ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法等
で、ＳｉＯｘ、ＳｉＮｘ等の絶縁膜を５００オングスト
ローム〜３０００オングストローム程度形成し、異方性
エッチングで該絶縁膜をエッチングし、サイドウォール
411を形成する。
として、モノシラン（ＳｉＨ4）、ジクロルシラン（Ｓ
ｉＨ2Ｃｌ2）、Ｈ2を用い、混合比を例えば、ＳｉＨ4：
ＳｉＨ2Ｃｌ2＝１：２０〜１：２００程度、ＳｉＨ4：
Ｈ2＝１：１００〜１：１０００程度に設定し、ドーピ
ングガスとして、ジボラン（Ｂ2Ｈ6）またはホスフィン
（ＰＨ3）、アルシン（ＡｓＨ3）等を用い、例えば、Ｓ
ｉＨ4：ＰＨ3＝１：０．００２〜１：０．０４程度の混
合比で混合する。基板温度を３００℃〜４５０℃程度に
保持し、ｒｆパワーを印加し反応ガスを分解し、不純物
をドープした低抵抗多結晶シリコンを成膜する。この様
にして形成された多結晶シリコンのシート抵抗は２００
０オングストロームの膜厚で３０〜５０Ω／□であり、
低抵抗な多結晶シリコンを低温で成膜することができ
る。尚、多結晶シリコンの形成方法はこれに限定される
ものではない。続いて、第３のゲート絶縁膜409をパタ
ーニングしたあと、上部ゲート電極410をマスクとし
て、Ｂ（ボロン）等をドーズ量１×１０13〜１×１０15
／ｃｍ2程度イオン注入し、ｐ-領域411を形成する。最
後に、サイドウォール412を形成する。常圧ＣＶＤ法、
スパッタ法、プラズマＣＶＤ法、ＥＣＲ−ＰＣＶＤ法等
で、ＳｉＯｘ、ＳｉＮｘ等の絶縁膜を５００オングスト
ローム〜３０００オングストローム程度形成し、異方性
エッチングで該絶縁膜をエッチングし、サイドウォール
411を形成する。
【００３１】（ｆ）は、第２のゲート絶縁膜407にコン
タクトホール415を開け、不純物をドープした多結晶シ
リコン薄膜を多結晶シリコン層408上と上部ゲート電極4
10上とコンタクトホール415内に選択的に成膜し、第２
のソース・ドレイン領域なるｐ+領域413等を形成し、結
晶粒界に存在する欠陥を低減する目的で、水素ガス等を
少なくとも含む気体のプラズマ雰囲気にさらす等の方法
で水素化し、配線416を形成する工程である。本実施例
では、不純物をドープした多結晶シリコンを、ｐ+領域4
13と上部ゲート電極410上及びコンタクトホール415内に
選択的に形成する場合を例とする。多結晶シリコン層の
形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で
基板温度３００℃〜４５０℃程度の低温で多結晶シリコ
ンを膜厚５００オングストローム〜３５００オングスト
ローム程度選択成長する方法が有効である。
タクトホール415を開け、不純物をドープした多結晶シ
リコン薄膜を多結晶シリコン層408上と上部ゲート電極4
10上とコンタクトホール415内に選択的に成膜し、第２
のソース・ドレイン領域なるｐ+領域413等を形成し、結
晶粒界に存在する欠陥を低減する目的で、水素ガス等を
少なくとも含む気体のプラズマ雰囲気にさらす等の方法
で水素化し、配線416を形成する工程である。本実施例
では、不純物をドープした多結晶シリコンを、ｐ+領域4
13と上部ゲート電極410上及びコンタクトホール415内に
選択的に形成する場合を例とする。多結晶シリコン層の
形成方法としては、プラズマＣＶＤ法（ＰＣＶＤ法）で
基板温度３００℃〜４５０℃程度の低温で多結晶シリコ
ンを膜厚５００オングストローム〜３５００オングスト
ローム程度選択成長する方法が有効である。
【００３２】即ち、多結晶シリコン408、上部ゲート電
極410上及びコンタクトホール415内のみ不純物をドープ
した多結晶シリコンを選択的に成長させ、それ以外の領
域（第２のゲート絶縁膜407、サイドウォール412）には
多結晶シリコンを成膜させない方法を用いることで、オ
フセットゲート構造のセルフアライン型のＴＦＴを低温
形成することができる。特に本発明では、サイドウォー
ルを設け、選択成長させることで、上部ゲート電極410
第２のとソース・ドレイン領域411の短絡を完全に防ぐ
ことができる。多結晶シリコン層の形成方法としては、
プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３００℃〜
４５０℃程度の低温で多結晶シリコンを膜厚５００オン
グストローム〜３５００オングストローム程度選択成長
する方法が有効である。以下に、成膜条件の一例を示
す。反応ガスとして、モノシラン（ＳｉＨ4）、ジクロ
ルシラン（ＳｉＨ2Ｃｌ2）、Ｈ2を用い、混合比を例え
ば、ＳｉＨ4：ＳｉＨ2Ｃｌ2＝１：２０〜１：２００程
度、ＳｉＨ4：Ｈ2＝１：１００〜１：１０００程度に設
定し、ドーピングガスとして、ジボラン（Ｂ2Ｈ6）また
はホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）等を用
い、例えば、ＳｉＨ4：Ｂ2Ｈ6＝１：０．００２〜１：
０．０４程度の混合比で混合する。基板温度を３００℃
〜４５０℃程度に保持し、ｒｆパワーを印加し反応ガス
を分解し、不純物をドープした低抵抗多結晶シリコンを
成膜する。この様にして形成した多結晶シリコンのシー
ト抵抗は２０００オングストロームの膜厚で３０〜５０
Ω／□であり、低抵抗な多結晶シリコンを低温で成膜す
ることができる。尚、多結晶シリコンの形成方法はこれ
に限定されるものではない。
極410上及びコンタクトホール415内のみ不純物をドープ
した多結晶シリコンを選択的に成長させ、それ以外の領
域（第２のゲート絶縁膜407、サイドウォール412）には
多結晶シリコンを成膜させない方法を用いることで、オ
フセットゲート構造のセルフアライン型のＴＦＴを低温
形成することができる。特に本発明では、サイドウォー
ルを設け、選択成長させることで、上部ゲート電極410
第２のとソース・ドレイン領域411の短絡を完全に防ぐ
ことができる。多結晶シリコン層の形成方法としては、
プラズマＣＶＤ法（ＰＣＶＤ法）で基板温度３００℃〜
４５０℃程度の低温で多結晶シリコンを膜厚５００オン
グストローム〜３５００オングストローム程度選択成長
する方法が有効である。以下に、成膜条件の一例を示
す。反応ガスとして、モノシラン（ＳｉＨ4）、ジクロ
ルシラン（ＳｉＨ2Ｃｌ2）、Ｈ2を用い、混合比を例え
ば、ＳｉＨ4：ＳｉＨ2Ｃｌ2＝１：２０〜１：２００程
度、ＳｉＨ4：Ｈ2＝１：１００〜１：１０００程度に設
定し、ドーピングガスとして、ジボラン（Ｂ2Ｈ6）また
はホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）等を用
い、例えば、ＳｉＨ4：Ｂ2Ｈ6＝１：０．００２〜１：
０．０４程度の混合比で混合する。基板温度を３００℃
〜４５０℃程度に保持し、ｒｆパワーを印加し反応ガス
を分解し、不純物をドープした低抵抗多結晶シリコンを
成膜する。この様にして形成した多結晶シリコンのシー
ト抵抗は２０００オングストロームの膜厚で３０〜５０
Ω／□であり、低抵抗な多結晶シリコンを低温で成膜す
ることができる。尚、多結晶シリコンの形成方法はこれ
に限定されるものではない。
【００３３】尚、本発明は、図１〜図４に示した実施例
に限定されるものではない。本発明は、絶縁基板上に形
成したｐｏｌｙ−ＳｉＴＦＴをはじめ、少なくともチャ
ンネル領域の一部が非単結晶半導体で形成された絶縁ゲ
ート型半導体素子全般に応用できる。
に限定されるものではない。本発明は、絶縁基板上に形
成したｐｏｌｙ−ＳｉＴＦＴをはじめ、少なくともチャ
ンネル領域の一部が非単結晶半導体で形成された絶縁ゲ
ート型半導体素子全般に応用できる。
【００３４】
【発明の効果】以上述べたように、本発明によれば、ゲ
ート電極と、ソース・ドレイン領域の短絡をサイドウォ
ールにより完全に防ぐことができ、高信頼性の半導体装
置の製造が可能となる。
ート電極と、ソース・ドレイン領域の短絡をサイドウォ
ールにより完全に防ぐことができ、高信頼性の半導体装
置の製造が可能となる。
【００３５】
【図１】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図２】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図３】本発明の実施例における半導体装置の断面図で
ある。
ある。
【図４】本発明の実施例における半導体装置の製造工程
図である。
図である。
101,201,301,401 ・・・ シリコン基板 102,202,302,402 ・・・ ｐ−ｗｅｌｌ領域 103,203,303,403 ・・・ 素子分離領域 104,204,304,404 ・・・ ゲート絶縁膜 105,205,305,405 ・・・ 下部ゲート電極 106,206,306,406 ・・・ ｎ+領域 107,207,307,407 ・・・ ゲート絶縁膜 108,208,308,408 ・・・ 多結晶シリコン層 109,209,309,409 ・・・ ゲート絶縁膜 110,210,310,410 ・・・ 上部ゲート電極 111,212,312,412 ・・・ サイドウォール 112,213,313,413 ・・・ ｐ+領域 211,311,411 ・・・ ｐ-領域 115,316,416 ・・・ 配線
Claims (1)
- 【請求項１】第1のソース・ドレイン領域が形成された
シリコン基板上に第1のゲート絶縁膜を形成する工程
と、この第1のゲート絶縁膜上に下部ゲート電極を形成
する工程と、この下部ゲート電極上に第2のゲート絶縁
膜を形成する工程と、この第2のゲート絶縁膜上にシリ
コン層を形成する工程と、このシリコン層上に第3のゲ
ート絶縁膜を形成する工程と、この第3のゲート絶縁膜
上に上部ゲート電極を形成する工程と、前記上部ゲート
電極にサイドウォールを形成する工程と、このサイドウ
ォールの下に形成された前記第3のゲート絶縁膜の側面
と前記シリコン層の表面に接するように第2のソース・
ドレイン領域を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
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|---|---|---|---|
| JP03092120A JP3134336B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JP03092120A JP3134336B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| JPH04323875A JPH04323875A (ja) | 1992-11-13 |
| JP3134336B2 true JP3134336B2 (ja) | 2001-02-13 |
Family
ID=14045577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03092120A Expired - Lifetime JP3134336B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134336B2 (ja) |
Families Citing this family (5)
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