JP3134336B2 - 半導体装置の製造方法 - Google Patents
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Description
に関する。
MDRAM、1MSRAM等の量産や16M、64MD
RAM、4MSRAM等の開発・試作が進められてい
る。今後、これらの半導体素子の高密度化が更に進むに
つれて、三次元構造の半導体素子実現に対する期待が更
に高まるものと予想される。SRAMを例にとると、4
M以上のSRAMでは、メモリーセルに高抵抗poly
−Siを用いた4−T型のSRAMやシリコン基板上に
nチャンネルとpチャンネルのMOSFETを形成した
6−T型のSRAMに代わり、積層CMOS構造のSR
AMが検討、試作されている。積層CMOS構造では、
シリコン基板上にnチャンネルMOSFETが形成さ
れ、絶縁材料を挟んでpチャンネルpoly−SiTF
Tが積層された構造になっており、4−T型と6−T型
の長所を持ち合わせている。即ち、pチャンネルをpo
ly−SiTFTで形成し、積層構造とすることで4−
T型とほぼ同じセルサイズでCMOS構造を実現でき、
高集積性、ソフトエラー耐性、低消費電力性等に優れた
SRAMが実現できる。
y−SiTFTの構造及び製造方法では、以下に述べる
問題があった。(1)550℃〜650℃程度のアニー
ルを数時間〜数十時間行う必要があるため、スループッ
トが低い。(2)550℃〜650℃程度の固相成長ア
ニールを行っただけでは、多結晶シリコンの結晶化率等
の結晶性を十分に向上させることができず、十分なオン
オフ比を有するTFTを形成することが困難である。
(3)セルフアライン法でゲート電極をマスクとしてソ
ースドレイン領域を形成するため、ドレイン端での電子
・正孔対の生成電流等を原因としたオフリーク電流が発
生し、オフ電流を抑えられない。(4)チャンネル領域
の膜厚を薄膜化すると、電界効果移動度の向上、オフ電
流の低減等の効果があり、膜厚を300〜500Å程度
以下にすることが望ましいが、この様にチャンネル領域
を薄膜化すると、同時にソース・ドレイン領域も薄膜化
されるために、ソース・ドレイン領域のシート抵抗の増
大やコンタクト抵抗の増大が起こる。等の問題があっ
た。そこで、本発明はより簡便かつ実用的なTFT構造
及びその製造方法で、結晶性の高い多結晶シリコンを再
現性良く形成し、高移動度でオンオフ比が大きいpol
y−SiTFTを形成する素子構造及びその製造方法を
提供するものである。
造方法は、第1のソース・ドレイン領域が形成されたシ
リコン基板上に第1のゲート絶縁膜を形成する工程と、
この第1のゲート絶縁膜上に下部ゲート電極を形成する
工程と、この下部ゲート電極上に第2のゲート絶縁膜を
形成する工程と、この第2のゲート絶縁膜上にシリコン
層を形成する工程と、このシリコン層上に第3のゲート
絶縁膜を形成する工程と、この第3のゲート絶縁膜上に
上部ゲート電極を形成する工程と、前記上部ゲート電極
にサイドウォールを形成する工程と、このサイドウォー
ルの下に形成された前記第3のゲート絶縁膜の側面と前
記シリコン層の表面に接するように第2のソース・ドレ
イン領域を形成する工程とを有することを特徴とする。
置の断面図の一例である。図1では、3次元トランジス
タへの簡単な応用例(スタックト型CMOS)を示す。
p−well領域、103は素子分離領域、104は第1のゲ
ート絶縁膜、105は下部ゲート電極、106は第1のソース
・ドレイン領域を成すn+領域、107は第2のゲート絶縁
膜、108は多結晶シリコン層、109は第3のゲート絶縁
膜、110は上部ゲート電極、111はサイドウォール、114
はコンタクトホール、112はソース・ドレイン領域とな
るp+領域、113は上部ゲート電極110上にp+領域1
12と同一工程同一素子材で形成された低抵抗薄膜、11
5は配線である。本発明のpoly−SiTFTは、サ
イドウォールを用いたセルフアライン型の構造を有する
ことを特徴とし、ソース・ドレイン領域を選択的に成膜
する構造を特徴とする。本発明では、ソース・ドレイン
領域とゲート電極の短絡をサイドウォールで防ぐことが
でき、同時にサイドウォールにより、オフセット構造を
形成できるため、ドレイン端での電子・正孔対の生成電
流やField-Enhanced-Emission電流等を原因としたオフ
リーク電流を抑制し、充分なオンオフ比が得られる。
置の断面図の別の一例である。
p−well領域、203は素子分離領域、204は第1のゲ
ート絶縁膜、205は下部ゲート電極、206は第1のソース
・ドレイン領域を成すn+領域、207は第2のゲート絶縁
膜、208は多結晶シリコン層、209は第3のゲート絶縁
膜、210は上部ゲート電極、211はp-領域、212はサイド
ウォール、213はp+領域、214はコンタクトホールであ
る。本発明のpoly−SiTFTは、サイドウォール
を用い、p-領域211及びp+領域213を形成したLDD構
造を特徴としている。図1のオフセットゲート構造と比
べて、工程が若干複雑になるものの、p-領域を設けた
ことで、チャンネル領域に直列に接続される抵抗成分を
低減できるため、オン電流の低下を防止できる。
置の断面図の別の一例である。
p−well領域、303は素子分離領域、304は第1のゲ
ート絶縁膜、305は下部ゲート電極、306は第1のソース
・ドレイン領域を成すn+領域、307は第2のゲート絶縁
膜、308は多結晶シリコン層、309は第3のゲート絶縁
膜、310は上部ゲート電極、311はp-領域、312はサイド
ウォール、313は第2のソース・ドレイン領域となるp+
領域、314はコンタクトホール、315は上部ゲート電極31
0上にp+領域と同一工程同一素子材で形成された低抵抗
薄膜、316は配線である。本発明のpoly−SiTF
Tは、サイドウォールを用いたセルフアライン型の構造
を有することを特徴とし、p-領域311を形成後、サイド
ウォールを形成し、ソース・ドレイン領域となるp+領
域313を選択的に成膜することで、LDD構造を実現し
ている。
が、ゲート絶縁膜を介して上下2つのゲート電極によっ
て挟まれたダブルゲート構造を例としている。この様な
ダブルゲート構造を採用し、多結晶シリコン層の膜厚を
250Å以下、望ましくは150Å以下とすると、オン
電流が飛躍的に増加し、ゲート長1.2μm、ゲート幅
0.6μmの図1に示した構造のPチャンネルトランジ
スタでドレイン電圧3V、ゲート電圧3Vの時のオン電
流として、約0.4×10-6Aが得られた。更に、図2
に示すLDD構造を採用することで、オフセット領域の
抵抗成分の低減にともないオン電流特性が改善され、上
述のトランジスタサイズで、約1×10-6Aが得られ
た。更に、図3に示したTFT構造を採用することで、
図2に示した構造で問題となる多結晶シリコン層の薄膜
化(上述の理由で、250Å以下、望ましくは150Å
以下にすることでTFT特性が改善される)に伴うp+
領域のシート抵抗の増大を防ぐことができる。その結
果、150Å以下に薄膜化しても、抵抗成分の増大やコ
ンタクト不良等によるオン電流の低下を防止でき、上述
のトランジスタサイズ、測定条件で、約3×10-6Aの
オン電流が得られた。
構造若しくはLDD構造を採用することで、従来と比べ
て、オフ電流を約1桁以上低減できる。例えば、ゲート
長1.2μm、ゲート幅0.6μmのPチャンネルトラ
ンジスタでドレイン電圧3V、ゲート電圧0Vの時のオ
フ電流を1×10-14A以下に抑えることができた。そ
の結果、7〜8ケタ以上オンオフ比が得られた。尚、上
部電極のオフセット構造若しくはLDD構造を有効に機
能させるためには、下部電極端が上部電極のサイドウォ
ールの外側の端よりも内側にはいることが重要である。
従って、下部電極のゲート長は上部電極と同程度にする
か、それよりも狭くすることが望ましい。 図4は、本
発明の実施例における半導体装置の製造工程図の一例で
ある。尚、図4では図3に示したLDD構造のpoly
−SiTFTを作製する製造工程図を示す。
1にp−well領域402を形成し、LOCOS酸化法で
素子分離領域403を形成する工程である。
後、下部ゲート電極405をpoly−Si等を素子材と
し形成後、所定の形状にパターン形成し、第1のソース
・ドレイン領域を成すn+領域406を形成する工程であ
る。
し、多結晶シリコン層408を形成し、所定の形状にパタ
ーン形成する工程である。第2のゲート絶縁膜407の形
成方法としては、CVD法、プラズマCVD法、ECR
−PCVD法、光CVD法、スパッタ法等で低温成膜す
る方法が、シリコン基板上に形成した素子の不純物の再
分布等を防ぐ目的からして望ましい。
しては、プラズマCVD法(PCVD法)で基板温度3
00℃〜450℃程度の低温で多結晶シリコンを膜厚5
0オングストローム〜1500オングストローム程度成
膜する方法が有効である。反応ガスとして、SiH4、
Si2H6等に加えて、弗素(F)、塩素(Cl)等の元
素を含む反応ガスを適量混合することで、高品質な多結
晶シリコン膜を低温形成できる。成膜条件の一例を以下
に示す。反応ガスとして、SiH4、ジクロルシラン
(SiH2Cl2)、H2を用い、混合比を例えば、Si
H4:SiH2Cl2=1:20〜1:200程度、Si
H4:H2=1:100〜1:1000程度に設定し、基
板温度を300℃〜450℃程度に保持し、rfパワー
を印加し、反応ガスを分解し多結晶シリコンを成膜す
る。膜厚に関しては、多結晶シリコン層を薄膜化する
と、オフ電流が減少し、Vth(しきい値電圧)が減少
する現象が知られている。従って、多結晶シリコン層の
膜厚は500オングストローム以下が望ましく、50オ
ングストローム〜250オングストローム程度が特に望
ましい。従って、この様な薄膜でかつ高品質な多結晶シ
リコンを形成することが特に重要となる。基板温度が3
00℃以下の場合は、結晶化率が低く、<220>配向
性も見られないが、基板温度を400℃〜450℃程度
にすると50オングストローム〜250オングストロー
ム程度の薄膜でも、結晶化率98%以上で<220>に
配向した高品質な多結晶シリコンを成膜することができ
る。尚、結晶化率を上げるという点では、基板温度は4
50℃〜600℃程度で成膜した膜のほうがさらに良好
で、99.5%以上の結晶化率を達成でき、TFTのオ
ン電流の増大及びオフ電流の低減に有効である。
の多結晶シリコン膜を形成できるため、本実施例に示し
たスタックト型CMOSを始め、高性能な3次元ICを
Siウェーハー上の素子にダメージを与えない低温で製
造することができる。尚、本実施例では反応ガスとし
て、SiH2Cl2を用いる場合を示したが、これに限定
されるものではない。例えばSiCl4、SiH2C
l2、SiHCl3、Cl2、SiF4、SiHF3、Si
H2F2、SiH3F、Si2F6、F2、HCl等のF(弗
素)もしくはCl(塩素)のうちの少なくとも一方の元
素を含むエッチング性を有する反応ガスとSiH4、S
i2H6、Si3H8等の反応ガスを適量混合することで、
高品質な多結晶シリコンを低温で成膜することができ
る。又、F(弗素)もしくはCl(塩素)のうちの少な
くとも一方の元素を含むエッチング性を有する反応ガス
の代わりに、水素ガスを用いても同様の効果がある。
して、Vth(しきい値電圧)を制御する手段も極めて
有効である。固相成長法で形成した多結晶シリコンTF
Tでは、Nチャンネルトランジスタがデプレッション方
向にVthがシフトし、Pチャンネルトランジスタがエ
ンハンスメント方向にシフトする傾向がある。又、上記
TFTを水素化した場合、その傾向がより顕著になる。
そこで、チャンネル領域に1015〜1019/cm3程度
の不純物をドープすると、Vthのシフトを抑えること
ができる。そこで、SiH4及びSiH2Cl2等の塩素
もしくは弗素を含むガスに加えて、B2H6等のドーピン
グガスを混入することで、イオンインプラを用いずにチ
ャンネルドーピングを行なうことができる。成膜条件の
一例としては、SiH4+SiH2Cl2:B2H6=1:
0.1ppm〜0.1%程度混入することで、Vth制
御が可能となる。特に、ドープ量を最適化することで、
Pチャンネルトランジスタ、Nチャンネルトランジスタ
共オフ電流が最小になるように、Vthを制御すること
ができる。従って、CMOS型のTFT素子を形成する
場合においてもPch、Nchを選択的にチャンネルド
ープせずに、同一の濃度の不純物を導入することで、P
ch、Nch共、Vthの制御が可能である。更に、本
発明によれば、チャンネル部の多結晶シリコンを成膜す
る工程で、チャンネルドーピングを同時に行なうことが
できる。
する工程である。この第3のゲート絶縁膜409の形成方
法としては、CVD法、プラズマCVD法、ECR−P
CVD法、光CVD法、スパッタ法等で低温成膜する方
法が、シリコン基板上に形成した素子の不純物の再分布
等を防ぐ目的からして望ましい。
イオンインプラ法によりp-領域411を形成し、続いて、
サイドウォール412を形成する工程である。尚、本実施
例では多結晶シリコン層408を第2のゲート絶縁膜407、
第3のゲート絶縁膜409を介して上部ゲート電極410と下
部ゲート電極405で挟んだダブルゲート構造のTFTを
例としている。製造方法の一例を以下に示す。まず、ゲ
ート電極410を不純物をドープした多結晶シリコンで形
成し、所定の形状にパターン形成する。多結晶シリコン
層408の形成方法としては、プラズマCVD法(PCV
D法)で基板温度300℃〜450℃程度の低温で多結
晶シリコンを膜厚500オングストローム〜4000オ
ングストローム程度成膜する方法がある。
として、モノシラン(SiH4)、ジクロルシラン(S
iH2Cl2)、H2を用い、混合比を例えば、SiH4:
SiH2Cl2=1:20〜1:200程度、SiH4:
H2=1:100〜1:1000程度に設定し、ドーピ
ングガスとして、ジボラン(B2H6)またはホスフィン
(PH3)、アルシン(AsH3)等を用い、例えば、S
iH4:PH3=1:0.002〜1:0.04程度の混
合比で混合する。基板温度を300℃〜450℃程度に
保持し、rfパワーを印加し反応ガスを分解し、不純物
をドープした低抵抗多結晶シリコンを成膜する。この様
にして形成された多結晶シリコンのシート抵抗は200
0オングストロームの膜厚で30〜50Ω/□であり、
低抵抗な多結晶シリコンを低温で成膜することができ
る。尚、多結晶シリコンの形成方法はこれに限定される
ものではない。続いて、第3のゲート絶縁膜409をパタ
ーニングしたあと、上部ゲート電極410をマスクとし
て、B(ボロン)等をドーズ量1×1013〜1×1015
/cm2程度イオン注入し、p-領域411を形成する。最
後に、サイドウォール412を形成する。常圧CVD法、
スパッタ法、プラズマCVD法、ECR−PCVD法等
で、SiOx、SiNx等の絶縁膜を500オングスト
ローム〜3000オングストローム程度形成し、異方性
エッチングで該絶縁膜をエッチングし、サイドウォール
411を形成する。
タクトホール415を開け、不純物をドープした多結晶シ
リコン薄膜を多結晶シリコン層408上と上部ゲート電極4
10上とコンタクトホール415内に選択的に成膜し、第2
のソース・ドレイン領域なるp+領域413等を形成し、結
晶粒界に存在する欠陥を低減する目的で、水素ガス等を
少なくとも含む気体のプラズマ雰囲気にさらす等の方法
で水素化し、配線416を形成する工程である。本実施例
では、不純物をドープした多結晶シリコンを、p+領域4
13と上部ゲート電極410上及びコンタクトホール415内に
選択的に形成する場合を例とする。多結晶シリコン層の
形成方法としては、プラズマCVD法(PCVD法)で
基板温度300℃〜450℃程度の低温で多結晶シリコ
ンを膜厚500オングストローム〜3500オングスト
ローム程度選択成長する方法が有効である。
極410上及びコンタクトホール415内のみ不純物をドープ
した多結晶シリコンを選択的に成長させ、それ以外の領
域(第2のゲート絶縁膜407、サイドウォール412)には
多結晶シリコンを成膜させない方法を用いることで、オ
フセットゲート構造のセルフアライン型のTFTを低温
形成することができる。特に本発明では、サイドウォー
ルを設け、選択成長させることで、上部ゲート電極410
第2のとソース・ドレイン領域411の短絡を完全に防ぐ
ことができる。多結晶シリコン層の形成方法としては、
プラズマCVD法(PCVD法)で基板温度300℃〜
450℃程度の低温で多結晶シリコンを膜厚500オン
グストローム〜3500オングストローム程度選択成長
する方法が有効である。以下に、成膜条件の一例を示
す。反応ガスとして、モノシラン(SiH4)、ジクロ
ルシラン(SiH2Cl2)、H2を用い、混合比を例え
ば、SiH4:SiH2Cl2=1:20〜1:200程
度、SiH4:H2=1:100〜1:1000程度に設
定し、ドーピングガスとして、ジボラン(B2H6)また
はホスフィン(PH3)、アルシン(AsH3)等を用
い、例えば、SiH4:B2H6=1:0.002〜1:
0.04程度の混合比で混合する。基板温度を300℃
〜450℃程度に保持し、rfパワーを印加し反応ガス
を分解し、不純物をドープした低抵抗多結晶シリコンを
成膜する。この様にして形成した多結晶シリコンのシー
ト抵抗は2000オングストロームの膜厚で30〜50
Ω/□であり、低抵抗な多結晶シリコンを低温で成膜す
ることができる。尚、多結晶シリコンの形成方法はこれ
に限定されるものではない。
に限定されるものではない。本発明は、絶縁基板上に形
成したpoly−SiTFTをはじめ、少なくともチャ
ンネル領域の一部が非単結晶半導体で形成された絶縁ゲ
ート型半導体素子全般に応用できる。
ート電極と、ソース・ドレイン領域の短絡をサイドウォ
ールにより完全に防ぐことができ、高信頼性の半導体装
置の製造が可能となる。
ある。
ある。
ある。
図である。
Claims (1)
- 【請求項1】第1のソース・ドレイン領域が形成された
シリコン基板上に第1のゲート絶縁膜を形成する工程
と、この第1のゲート絶縁膜上に下部ゲート電極を形成
する工程と、この下部ゲート電極上に第2のゲート絶縁
膜を形成する工程と、この第2のゲート絶縁膜上にシリ
コン層を形成する工程と、このシリコン層上に第3のゲ
ート絶縁膜を形成する工程と、この第3のゲート絶縁膜
上に上部ゲート電極を形成する工程と、前記上部ゲート
電極にサイドウォールを形成する工程と、このサイドウ
ォールの下に形成された前記第3のゲート絶縁膜の側面
と前記シリコン層の表面に接するように第2のソース・
ドレイン領域を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03092120A JP3134336B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03092120A JP3134336B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04323875A JPH04323875A (ja) | 1992-11-13 |
JP3134336B2 true JP3134336B2 (ja) | 2001-02-13 |
Family
ID=14045577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03092120A Expired - Lifetime JP3134336B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
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JP (1) | JP3134336B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP3424427B2 (ja) * | 1995-07-27 | 2003-07-07 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
KR100306802B1 (ko) * | 1998-06-25 | 2002-05-13 | 박종섭 | 폴리실리콘-박막트랜지스터및그의제조방법 |
JP4707677B2 (ja) | 2004-12-14 | 2011-06-22 | シャープ株式会社 | 半導体装置及びその製造方法 |
JP2013515359A (ja) * | 2009-12-21 | 2013-05-02 | アイメック | ダブルゲートナノ構造fet |
US8785923B2 (en) * | 2011-04-29 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1991
- 1991-04-23 JP JP03092120A patent/JP3134336B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
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JPH04323875A (ja) | 1992-11-13 |
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