KR20010060231A - 반도체장치의 제조방법 - Google Patents

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고토마사히토
후쿠시마야스모리
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

반도체장치를 제조하는 방법에 있어서, Ni를 사용하여 a-Si막을 결정화하여 CGS 막을 형성한다. 다음에, CGS 막상의 전체 면에, P를 함유한 a-Si막을 직접 형성하고, 이들 CGS 막과 a-Si막을 가열 처리함으로서, CGS 막으로부터 a-Si막에 Ni 원소를 게터링한다. Ni 및 P를 함유하는 a-Si막을 제거한다. 다음에, 이렇게 하여 얻어진 CGS 막을 활성영역에 이용하여 박막 트랜지스터를 형성한다.

Description

반도체장치의 제조방법 {Method of Producing A Semiconductor Device}
본 발명은, 예컨대 액티브 매트릭스형의 액정 표시 장치의 구동을 하는 박막트랜지스터(이하 "TFT"라 약칭함)등의 반도체장치에 관하여, 보다 자세히는, 소위 촉매금속원소를 사용하여 결정화된 실리콘 막을 갖는 반도체장치의 제조방법에 관한 것이다.
박형으로 저소비전력인 액정 표시 장치중 구동소자에 TFT를 사용한 것은, 콘트라스트가 높고 응답속도가 빠른 등 고성능이기 때문에, 주로 퍼스널 컴퓨터 등의 표시부나 휴대용의 TV 등에 사용되어 근년 TFT의 시장규모가 크게 신장하고 있다.
상기 TFT의 채널부분의 반도체에 CGS(Continuous Grain Silicon) 막을 사용한 것이 있다. 이 "CGS 막"이란 일본 특허출원 공개 제6-244103호에 기재되어 있는 바와 같이, 비정질 실리콘(이하 "a-Si"라 약칭함) 막의 표면에 Ni 등의 어느 종류의 금속 원소를 미량으로 퇴적시키고, 그들을 가열하여 얻어지는 것으로서 결정성이 뛰어난 Si막을 말한다. 이 CGS 막은, 종래의 a-Si막 및 다결정 실리콘(이하 "p-Si"라 약칭함)막에 비하여 소비전력이 낮고 응답속도가 빠르며, 또한 그 고이동도를 이용하여 장래 시트 컴퓨터도 제조할 수 있다고 하는 이점을 가지기 때문에, 차세대의 액정 표시 장치에 사용할 수 있는 막으로서 유망하다.
그런데, 상기 제조과정에 의해 얻어지는 CGS 막은, 결정성을 조장하는 금속원소를 함유하고 있다. 이 금속 원소를 갖는 CGS 막을 사용하여 TFT를 제조하면, TFT의 채널부분을 형성하는 Si에 있어서 금속원소가 불순물로서 작용하여 Si 중에준위를 형성하기 때문에, TFT의 임계치의 경시변화나 OFF 전류의 증대 등으로 인한 중대한 악영향이 발생한다.
이러한 문제점을 해결하기 위해서, 상기 금속원소를 제거하는 방법이, 일본 특허출원 공개 제10-223533호에 개시되어 있다. 이 공개 제10-223533호에서는, 제조한 CGS 막의 일부에 V족 원소의 P(인)를 고농도로 도핑한 후, 가열처리 함으로써, P를 도핑한 영역에 금속원소를 게터링하여, TFT의 채널부분으로 되는 영역으로부터 금속원소를 제거한다. 그러나, 상기 공개 제10-223533호의 게터링방법을 이용하는 반도체장치의 제조방법에서는, CGS 막에 대하여 선택적으로 P를 도입하기 위해서, CGS 막상에 마스크를 형성할 필요가 있다. 그 결과, 상기 마스크를 형성하기 위한 포토리소그래피 공정이 필요해지고, 공정 수가 증가하여 제조비용을 증대시키는 문제가 있다.
또한, 상기 금속원소를 게터링한 후, P를 도입한 영역에 금속원소가 포함되어 있기 때문에, 이 영역은 소자의 형성에 이용될 수 없어 제거되어야 한다. 그 결과, 화소나 드라이버의 소자 등의 배치에 제약이 생기고, 이들의 반도체장치를 제조하기 위해 필요한 CGS 막의 면적이 늘어나, 최종적으로 이들의 반도체장치를 포함하는 장치의 사이즈가 커지는 문제가 생긴다.
도 1은 본 발명의 일 실시형태의 반도체장치에 대한 TFT의 제조공정을 나타낸 도면.
도 2는 상기 TFT의 평면도.
도 3은 P의 확산 및 Ni의 게터링(gettering)의 시뮬레이션(simulation)을 설명하기 위한 개념도.
도 4는 P 농도와 P의 확산깊이와의 관계를 나타낸 그래프.
도 5는 Ni 농도가 1010atoms/cm3이하로 되는 시간과 깊이와의 관계를 나타낸 그래프.
*도면의 주요 부분에 대한 부호의 설명
1:TFT 11:석영기판 12,14,104:a-Si막
13,103:CGS막 15:제1 산화막 16:제2 산화막
17:게이트전극 배선 18a: 소스 영역 18b:드레인 영역
19:제3 산화막 20:소스 전극 배선 21:드레인 전극 배선
22:보호막 23:화소 전극
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여 이루어진 것으로 마스크를 사용하지 않고 게터링하여 제조비용을 낮출 수 있고, 제조한 반도체장치를 조립하는 장치를 소형화 할 수 있는 반도체장치의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위해서, 본 발명의 반도체장치의 제조방법은,
비정질 실리콘 막 또는 실리콘을 포함하는 비정질 막을, Si의 결정화를 조장하는 촉매금속원소를 사용하여 결정화하여 결정질의 제1 실리콘 막을 형성하는 공정;
상기 제1 실리콘막 상의 전체 면에, V족 원소를 함유한 제2 실리콘 막을 직접 형성하는 공정;
상기 제1 실리콘 막 및 상기 제2 실리콘 막을 가열 처리함으로서, 상기 제1 실리콘 막으로부터 상기 제2 실리콘 막에 상기 촉매 금속 원소를 게터링하는 공정; 및
상기 촉매금속원소를 게터링한 상기 제2 실리콘 막을 제거하는 공정을 포함하는 것을 특징으로 하고 있다.
본 발명에 따른 반도체장치의 제조방법에서는, 결정질의 제1 실리콘 막의 촉매금속원소의 게터링을, 제1 실리콘 자체의 일부를 이용하지 않고, 제1 실리콘 막상의 전체 면에 직접 형성된 제2 실리콘 막을 이용하여 한다. 요컨대, 본 발명의 방법에서는, 게터링 처리는 제1 실리콘막 중에의 V족 원소의 선택적 주입을 포함하고 있지 않다. 따라서, 게터링 처리에는 V족 원소의 선택적 주입을 위한 마스크는 물론, 마스크를 형성하기 위한 포토리소그래피 공정이 불필요하게 된다. 따라서, 제조공정이 간단해지고, 제조비용도 줄일 수 있다.
또한, 상기 촉매금속원소를 게터링한 제2 실리콘 막을 제거한 후에는, 제1 실리콘 막에 불순물의 촉매금속원소가 실질적으로 존재하지 않고, 제1 실리콘 막에 사용할 수 없는 영역이 존재하지 않는다. 따라서, 화소나 드라이버의 소자 등의 배치에 제약이 생기는 일이 없고, 이들의 반도체장치를 포함한 장치의 사이즈를 작게 할 수 있다.
그러나, 본 발명의 반도체장치의 제조방법은, (A) V족 원소원자의 제1 실리콘 막 중에의 확산, 및 (B)상층의 V족 원소를 포함한 제2 실리콘 막의 제거방법이라는 2개의 문제점이 있다. 이 문제점을 해결하는 방법을 이하에 설명한다.
(A) V족 원소의 제1 실리콘 막 중에의 확산에 관한 해결방법
본 발명에 따른 반도체장치의 제조방법에서는, 상기 제1, 제2 실리콘 막을 가열 처리함으로써, 제2 실리콘 막 중의 V족 원소의 원자가 제1 실리콘막 내로 이동할 가능성이 지적된다. 상기 제1 실리콘막 내로 이동한 V족 원소는 불순물로서 작용하기 때문에, 이 V족 원소를 함유한 제1 실리콘 막을 사용하여 반도체장치로서 TFT를 제조한 경우, V족 원소를 함유한 제1 실리콘 막이 TFT의 특성에 악영향을 준다.
상기 제1 실리콘막 내에 V족 원소가 확산하는 것을 방지하기 위해서, V족 원소와 촉매금속 원소와의 확산 상수의 차를 이용한다. 상기 V족 원소와 촉매금속 원소에서는 실리콘 막 내에서의 확산 상수가 크게 다른 것으로 알려져 있다. 예컨대, V족 원소의 대표적인 것으로서 P, 촉매금속 원소의 대표적인 것으로서 Ni를 선택한다. 이 촉매 금속 원소로서는, Fe, Co, Ni, Cu, Ru, Rh, Pd, Os, Ir, Pt 및 Au 중적어도 하나의 원소를 사용해도 좋다.
일반적으로, 실리콘막 내에서의 P의 확산 상수는 400℃에서 1.47 ×10-27cm2/sec, 600℃에서 2.80 x 10-21cm2/sec로 계산되는 반면, 실리콘막 내에서의 Ni의 확산 상수는 400 ℃에서 5.84 ×10-16cm2/sec, 600 ℃에서 1.06 ×10-12cm2/sec 로 계산된다. 이와 같이, 실리콘 막 내에서, Ni의 확산 상수는 P의 확산 상수보다 10자리 수만큼 크다는 것을 알 수 있다.
상기 P 및 Ni의 확산 상수를 기본으로 (1)제1 실리콘 막으로 P의 확산, (2)제2 실리콘 막으로 Ni의 게터링의 2개의 시뮬레이션을 시도한다. 이 시뮬레이션의 조건은, 도3에 나타낸 바와 같이, P 원자는 제1 실리콘 막(43)과 제2 실리콘 막(44)과의 사이를 왕래할 수 있는 가역이동으로 하는 반면, Ni 원자는 제2 실리콘 막(44)중의 P에 게터링되기 때문에 제1 실리콘 막(43)으로부터 제2 실리콘 막(44)으로의 1방향으로만 이동되는 비가역 이동으로 하고 있다. 또한, 제1 실리콘 막(43)에서 Ni의 계면농도를 1 × 1013atoms/cm2, 제2 실리콘 막(44)에서 P의 계면농도를 1×1015atoms/cm2로 하고 있다. 또한, 상기 제1 실리콘 막(43)의 막 두께는 100 nm으로 하고, 제2 실리콘 막(44)의 막 두께는 시뮬레이션 상 필요하지 않기 때문에 무한대로 하였다. 또한, 상기 제1 실리콘 막(43)을 사용하여 TFT를 제조할 때, TFT 특성에 악영향을 미치지 않는다고 생각되는 제1 실리콘 막에서 P원자 및Ni원자의 농도를 1010atoms/cm3이하로 하였다.
상기 시뮬레이션의 조건을 다음 식(1), (2) 및 (3)에 대입하여 계산한다. 또, 식(1), (2) 및 (3)은 일반적인 불순물 확산의 식이다.
(P의 확산 상수)
D = 3.85 x exp (-3.66eV/kt) ........(1)
(Ni의 확산 상수)
D = O.1 x exp (-1.9eV/kT) ........(2)
(농도의 계산식)
일문 4페이지에 있는 식(3)을 스캐닝하여 삽입하기 바람
여기서, t는 시간, x는 깊이, e는 전자의 전하, T는 온도(단위는 K:켈빈), k는 볼쯔만 상수, Qt는 원소의 표면농도, C(x, t)는 시간 t 후의 깊이 x에서의 농도이다.
상기 식(1), (2) 및 (3)을 이용하여 계산한 제1 실리콘 막으로의 P의 확산 결과를 도4에 나타내고, 제2 실리콘 막으로의 Ni의 게터링 결과를 도5에 나타내고 있다. 도4는 제1 실리콘 막(43)내의 P 농도와 P의 확산깊이와의 관계를 나타낸 그래프이고, 도5는 제1 실리콘 막(43)의 Ni 농도가 1010atoms/cm3이하로 되는 시간과, 제1 실리콘 막(43)과 제2 실리콘 막(44)과의 계면에서의 깊이와의 관계를 나타낸 그래프이다.
도4에 나타낸 바와 같이, 상기 제1 및 제2 실리콘 막(43,44)(도3에 도시)에 대하여 600 ℃에서 12시간의 가열처리를 한 경우, 제1 실리콘 막(43)의 표면으로부터는 1.5 nm보다 깊은 곳에서는, 제1 실리콘 막 내의 P의 농도가 1010atoms/cm3이하이다. 요컨대, 상기 제1 실리콘 막(43)의 표면으로부터 1.5 nm보다도 깊은 곳에는 P가 거의 확산되어 있지 않다.
한편, 도5에 나타낸 바와 같이, 400 ℃에서 3시간 가열 처리함으로서 100 nm의 제1 실리콘 막(43)내의 Ni 농도가 1010atoms/cm3이하로 되어 충분히 게터링된다.
이와 같이, 상기 제1 및 제2 실리콘 막(43,44)에 대하여 적절한 가열온도와 시간으로 처리를 함으로써, 상층의 제2 실리콘 막(44)중에 포함되는 V족 원소의 P를 제1 실리콘 막(43)중에 확산시키지 않고, 제1 실리콘 막(43)중에 포함되는 촉매금속원소의 Ni를 게터링할 수 있다.
계산상으로는, 예컨대 350 ℃ 및 24시간 정도의 저온장시간 처리, 또는 700℃ 및 10분 정도의 고온단시간 처리로도 게터링은 가능해지지만, 실제의 공정에서는, 장시간이 되면 비용이 많이 들고, 고온에서는 예컨대 결함에 의한 원소의 트랩(trap) 등 P의 제1 실리콘 막(43) 중으로의 확산의 불확정요소가 있을 수 있기 때문에, 촉매 금속 원소로서의 Ni를 게터링하는 가열처리는 400 ℃∼600 ℃, 4시간∼12시간의 범위 내에서 하는 것이 가장 적합하다고 생각된다.
(B) 상층의 V족 원소를 포함한 제2 실리콘 막의 제거방법
본 발명에 따른 반도체장치의 제조방법에서는, 게터링 후에 상층의 V족 원소와 촉매금속원소를 함유한 제2 실리콘 막을 제거해야 한다.
상기 V족 원소와 촉매금속원소를 함유한 제2 실리콘 막의 제거방법에서는, 선택 에칭으로 제2 실리콘 막만을 선택적으로 제거하는 것을 고려할 수 있지만, 제1 및 제2 실리콘 막은 모두가 실리콘 막이기 때문에, 선택 에칭을 이용하여 제2 실리콘 막만을 선택적으로 제거하는 것은 불가능하다. 그 때문에, 상기 제2 실리콘 막의 제거방법으로서는, 에칭시간을 미리 정하여 놓은 드라이에칭을 이용한다. 상기 에칭시간의 설정은 제2 실리콘 막의 모두와, 그 제2 실리콘 막 하의 제1 실리콘 막의 일부를 에칭할 수 있는 시간으로 설정하면 좋다.
상기 드라이에칭을 소정의 시간동안 행하여 제2 실리콘 막을 제거하는 경우, 에칭 후에 있어서의 제1 실리콘 막의 막 두께의 균일성이 저하될 수 있다. 이 문제를 해결하기 위해서는, 상층의 제2 실리콘 막 두께에 대하여 하층의 제1 실리콘 막 두께의 비를 크게 하면 좋다. 어느 만큼의 막 두께비가 필요한 지는 다음과 같이 구한다.
우선, 상층의 제2 실리콘 막의 막 두께를 1, 하층의 제1 실리콘 막의 막 두께를 X라 한다. 드라이 에칭의 일반적인 수치로서는, 에칭의 면내 분포를 10%, 오버에칭 시간을 +30%로 설정할 수 있다. 이 조건으로 상층의 제2 실리콘 막을 완전히 에칭한 경우, 에칭되는 평균의 막 두께는 1.3임과 동시에, 최종 에칭되는 막 두께는 1.3 ×1.1= 1.43이다. 이들의 막 두께의 차는 1.43-1.3 = 0.13이 된다. 그런데, 상기 제2 실리콘 막을 드라이에칭으로 완전히 제거한 후에 있어서, 남은 제1실리콘 막이 필요한 막 두께의 균일성, 요컨대 평탄도는 5% 이내이다. 따라서, 상기한 막 두께의 차 0.13이 제1 실리콘 막의 막 두께의 5% 이내이면 문제가 없다. 상기 막 두께의 차 0.13이 제1 실리콘 막의 막 두께의 5% 이내로 되는 조건식은, 오버에칭의 막 두께의 0.3을 고려하여 다음과 같다:
0.13 ÷(X-0.3)<0.05 .
이 수식을 풀면, 제1 실리콘 막의 막 두께X의 값은, X> 2.9로 계산된다. 요컨대, 제1 실리콘 막의 막 두께와 제2 실리콘 막의 막 두께의 비는 약3:1이 된다. 따라서, 상기 제1 실리콘 막의 막 두께에 대하여 제2 실리콘 막의 막 두께를 1/3 이하로 함에 따라, 제2 실리콘 막을 드라이에칭으로 제거하더라도, 제1 실리콘 막의 막 두께의 균일성, 요컨대 평탄도를 양호하게 유지할 수 있다.
또한, 일 실시형태에서는, Si를 포함한 기체와 V족 원소를 포함한 기체를 혼합하여 상기 제2 실리콘 막을 기상 성장한다. 이 경우, V족 원소의 첨가공정을 별도로 마련할 필요가 없다. 따라서, 제조공정의 수가 증가하지 않고, 제조비용을 줄일 수 있다.
제1 실리콘 막에 잔류하고 있는 촉매금속원소의 원자를 다시 게터링하기 위해서, 본 발명에 따른 방법은 상기 제2 실리콘 막을 제거하는 공정 후에,
상기 제1 실리콘 막 위에 산화막을 형성하는 공정;
상기 제1 실리콘 막과 산화막을 가열처리하여 제1 실리콘 막에 잔류하고 있는 촉매 금속 원소를 산화막에 게터링하는 공정; 및
상기 산화막을 제거하는 공정을 포함해도 좋다.
촉매 금속 원소를 제1 실리콘 막으로부터 산화막으로 효과적으로 게터링하기 위해서는, 상기 제1 실리콘 막과 산화막을 가열처리하는 공정은 적어도 1종의 할로겐원소를 포함하는 산화성 분위기 중에서 700-1150 ℃에서 실시하는 것이 바람직하다.
본 발명의 방법은, 배향성 및 평탄성이 우수하고, 핀홀 등의 결함이나 불순물이 극히 적은 고품질의 결정질 실리콘 막을 갖는 반도체장치를 저비용으로, 그리고 고생산성 및 고수율로 실현할 수가 있다. 따라서, 상기 제1 실리콘 막이 반도체장치로서의 TFT의 활성영역을 형성하기 위해서 사용하면, TFT의 고성능화, 예컨대 고속동작, 저누설 전류 및 저전압동작이 실현된다. 따라서, 상기 고성능 TFT를 이용하고, 소형화된 고기능의 액티브 매트릭스형 액정표시 장치, 밀착형 이미지 센서, 3차원 IC 등을 실현할 수 있다.
본 발명의 다른 목적, 특징 및 장점은 다음의 설명으로부터 분명해진다.
[발명의 실시의 형태]
이하, 본 발명을 충분히 이해할 수 있도록 상세한 설명과 첨부 도면으로 설명한다.
도1A-lL은 본 발명의 1실시형태에 따른 반도체장치의 TFT의 제조공정을 나타낸 도면이고, 도면 번호 1A에서 1L의 순서대로 제조 공정이 진행한다. 상기 TFT는 다음과 같은 공정으로 제조한다.
(1) 우선, 도1A에 나타낸 절연표면을 갖는 기판으로서의 석영기판(11) 상에, LPCVD(1ow pressure chemical vapor deposition)법으로 a-Si막(12)을 예컨대 65 nm퇴적한다. 이 때, 예컨대, 원료가스로서 Si2H6(디실란가스)를 사용하고, 온도450 ℃, 압력 50Pa의 조건으로 a-Si막(12)을 형성하고 있다.
(2) 다음에, 상기 a-Si막(12)의 전체 면에 Ni(CF3COO)2(아세트산 니켈)을 10 ppm 녹인 수용액을 스핀도포하여, 도1B에 나타낸 바와 같이, Si의 결정화를 조장하는 촉매금속원소로서의 Ni(l01)를 a-Si막(12)의 표면에 첨가한다. 상기 a-Si막(12)의 표면의 Ni 농도는, 예컨대 1×1013atoms/cm2정도가 되도록 설정한다. 또한, 상기 Ni(101)를 a-Si막(12)에 첨가하는 방법으로서 스퍼터링법, CVD법, 플라즈마처리법 및 증착법 등을 이용해도 좋다.
(3) 그리고, 질소 분위기 중에서 600 ℃의 가열처리를 12시간 행하여, a-Si막(12)을 결정화시키고, 도1C에 나타낸 제1 실리콘 막으로서의 CGS 막(13)을 형성한다. 이 때, 이 CGS 막(13)은 Ni를 함유하고 있고, CGS 막(13)중의 Ni 농도를 유도결합 플라즈마 질량 분석법으로 분석한 결과, 1.5×1018atoms/cm3이었다.
(4) 계속해서, 도1D에 나타낸 바와 같이, 상기 Ni를 포함하는 CGS 막(13)상에, V족 원소의 P를 고농도로 포함하는 제2 실리콘 막으로서의 a-Si막(14)을 형성한다. 이 a-Si막(14)은, CVD 장치를 사용하고, Si를 포함하는 생성가스와 P를 포함한 가스를 혼합하여 형성한다. 이렇게 함으로써, V족 원소의 첨가공정을 별도 마련할 필요가 없게 되어 제조비용을 줄일 수 있다.
또한, 이 때, 상기 a-Si막(14)중의 P 농도를 1×1021atoms/cm3에 설정하는 동시에, a-Si막(14)의 막 두께를 CGS 막(13)의 막 두께(65 nm)의 1/3 이하, 요컨대 a-Si막(14)의 막 두께를 약22 nm 이하가 되도록 설정한다. 또, 본 실시형태에서는 a-Si막(14)의 막 두께를 10 nm로 설정하고 있다.
(5) 다음에, 400 ℃∼600 ℃의 가열처리를 4시간∼12시간 행하여, P를 고농도로 포함한 a-Si막(14)중에 CGS 막(13)중의 Ni를 게터링함으로써, CGS 막(l3), a-Si막(14)이 도1E에 나타낸 바와 같이, 막내의 Ni가 감소한 CGS 막(103), Ni 및 P를 포함하는 a-Si막(104)이 된다.
이와 같이, 상기 가열처리는 400 ℃∼600 ℃의 범위 내에서 이루어짐으로써, a-Si막(14)내의 P가 CGS 막(13)에 확산하는 것을 방지할 수 있는 동시에, CGS 막(13)내의 Ni를 충분히 게터링할 수 있다. 또한, 상기 가열처리의 온도가 600 ℃를 넘으면, CGS 막(13)내에 P가 확산하여, 그 P를 포함하는 CGS 막(13)막을 사용하여 TFT를 제조하면, CGS 막(13)이 TFT 특성에 악영향을 미친다. 또한, 상기 가열처리의 온도를 400 ℃ 미만으로 하면, CGS 막(13)내의 Ni가 충분히 게터링되지 않고, 장시간의 가열처리가 필요해져, 제조비용이 증대한다.
또한, 상기 가열처리를 4시간∼12시간의 범위 내에서 함으로써, CGS 막(13)내의 Ni를 보다 효과적으로 게터링할 수 있다. 또한, 상기 가열처리를 4시간 미만으로 하면, CGS 막(13)내의 Ni를 충분히 게터링할 수 없다. 또한, 상기 가열처리가 12시간을 넘으면, 가열처리에 요하는 시간이 장시간으로 되어, 제조비용이 증대한다.
(6) 그리고, 도1F에 나타낸 바와 같이, 드라이 에칭법을 이용하여 Ni, P를포함한 a-Si막(104)(도1E에 도시)를 제거한다. 이 때, 오버에칭에 의해 CGS 막(103)의 표면은 어느 정도 깎이지만, 도1(e)에 나타낸 CGS 막(103)의 막 두께에 대하여 a-Si막(104)의 막 두께를 1/3 이하로 설정하고 있으므로, a-Si막(104)을 드라이에칭으로 제거하더라도, CGS 막(103)의 막 두께의 균일성을 양호하게 유지할 수 있다.
(7) 다음에, 도1G에 나타낸 바와 같이, 950 ℃의 O2분위기 중에서 CGS 막(103)의 표면에 막 두께30 nm의 제1 산화막(15)을 형성한다. 이 공정은 제2 게터링이라 부르고, CGS 막(103)내의 Ni를 더 제거하는 효과가 있다. 이 제2 게터링은, HCl, HF, HBr, C12, F2및 Br2들 중 적어도 일종의 할로겐 원소를 포함한 산화성 분위기 중에서 가열처리하면, CGS 막(103)내의 Ni를 보다 효과적으로 저감할 수 있다. 또한, 이 때의 온도범위는 700∼1150 ℃의 범위가 바람직하고, 1150 ℃에 가까울 수록, 제1 산화막(15) 중에서의 Ni의 확산이 촉진되어, Ni의 게터링의 효과가 향상한다.
(8) 그리고, 상기 제1 산화막(15)을 완충된 불화수소을 사용하여 제거한 후, 도1H에 나타낸 바와 같이, 일반적인 포토리소그래피와 드라이 에칭을 이용하여, TFT의 활성영역으로 되는 부분을 남기도록 패터닝한다. 그 결과, 상기 석영기판(11) 상에, 패터닝된 CGS 막(103a)이 형성된다.
(9) 상기 패터닝된 CGS 막(103a) 상에, 도1I에 나타낸 바와 같이, CVD 법으로 게이트 절연막으로서의 제2 산화막(16)을 80 nm의 막 두께로 형성한 후, 다시CVD 법으로 p-Si막을 300 nm 퇴적하고, 그 p-Si막을 일반적인 포토리소그래피와 드라이에칭으로 패터닝하여 게이트전극(17)을 형성한다.
(10) 도1J에 나타낸 바와 같이, 상기 게이트전극(17)을 마스크로서 이용하고, 2x1015atoms/cm2정도의 P 이온을 CGS 막(103)에 주입하여 소스영역(18a) 및 드레인영역(18b)을 형성한다.
(11) 상기 제2 산화막(16)및 게이트전극(17)의 전체 면에, 도1K에 나타낸 바와 같이, CVD 법을 이용하여 층간 절연막으로서의 제3 산화막(19)을 600 nm의 막 두께로 형성하여, 이온주입한 불순물 활성화를 위해 질소분위기 속에서 950 ℃, 30분간의 열처리를 한 후, 일반적인 포토리소그래피와 드라이 에칭을 이용하여 제2,제3의 산화막(16,19)에 콘택트홀을 형성한다.
(12) 마지막으로, AlSi막400 nm, 질화막400 nm, 투명도전막(ITO) 80 nm을 순차 퇴적한 후, 포토리소그래피 및 드라이에칭을 하여 도1L에 나타낸 TFT(1)를 제조한다. 이 TFT(1)는, AlSi막으로 형성된 소스전극배선(20) 및 드레인전극 배선(21), 질화막으로 형성된 보호막(22), 및 투명도전막으로 형성된 화소전극(23)을 갖고 있다. 이 때, 상기 TFT(1)는, 위에서 볼 때 도2에 나타낸 것 같은 상태로 되어 있다. 또, 도2에서는, 쉽게 이해할 수 있도록 일부의 막을 생략하고 있다.
이와 같이, 제1 실리콘 막(13)의 일부를 사용하지 않고, 제1 실리콘 막(13)의 전체 면에 직접 형성한 제2 실리콘 막(14)을 사용하여 게터링을 하기 때문에, 게터링 처리에 있어서, 마스크는 물론 마스크를 형성하기 위한 포토리소그래피 공정이 불필요하게 된다. 따라서, 제조공정이 간단해지고, 제조비용을 줄일 수 있다.
또한, 상기 CGS 막(13)내에 포함되는 Ni를 게터링한 a-Si막(104)을 제거한 후에는, CGS 막(103)에 불순물의 Ni나 P가 존재하지 않고, CGS 막(103)에 사용 불가능인 영역이 존재하지 않는다. 따라서, 화소나 드라이버의 소자 등의 배치에 제약이 생기지 않고, TFT(1)를 갖는 액티브 매트릭스형 액정 표시 장치 등의 장치의 크기를 작게 할 수 있다.
또한, 불순물로서 작용하는 Ni를 게터링한 a-Si막(104)이 제거되기 때문에, 반도체장치의 양품율을 향상시킬 수 있다.
또, 본실시의 형태의 TFT(1)는 본 발명에 의해 제조되는 반도체장치의 일례이고, 청구항에 기재되어 있는 이외 부분의 재료, 막 두께, 형성방법 등은 상기에 한정되지 않는다.
또한, 상기 실시의 형태에서는, a-Si막(12)에 Ni를 첨가하여 가열함으로서 CGS 막(13)를 얻지만, a-Si막의 대신에 일부 결정질의 비정질 실리콘 막을 사용해도 좋다.
또한, 상기 실시의 형태에는, 촉매금속원소로서 Ni를 사용하였지만, Fe, Co, Ni, Cu, Ru, Rh, Pd, Os, Ir, Pt 및 Au 중 적어도 1개를 사용하면 좋다. 또한, P 대신에, 다른 V족 원소를 1개 또는 그 이상 사용해도 좋다.
이상, 본 발명을 설명하였지만, 이것은 여러 가지로 변경될 수 있음이 분명하다. 그와 같은 변경은, 본 발명의 정신과 범위로부터의 벗어나지 않는 한 본 발명의 범위에 속하는 것이다.
본 발명에 따른 반도체 장치의 제조방법은 마스크를 사용하지 않고 게터링함으로써 제조비용을 낮출 수 있고, 제조한 반도체장치를 조립하는 장치를 소형화 할 수 있는 반도체장치의 제조방법을 제공하는 데 있다.

Claims (11)

  1. 비정질 실리콘 막 또는 실리콘을 포함하는 비정질 막을, Si의 결정화를 조장하는 촉매금속원소를 사용하여 결정화하여 결정질의 제1 실리콘 막을 형성하는 공정;
    상기 제1 실리콘막 상의 전체 면에, V족 원소를 함유한 제2 실리콘 막을 직접 형성하는 공정;
    상기 제1 실리콘 막 및 상기 제2 실리콘 막을 가열 처리함으로서, 상기 제1 실리콘 막으로부터 상기 제2 실리콘 막에 상기 촉매 금속 원소를 게터링하는 공정; 및
    상기 촉매금속원소를 게터링한 상기 제2 실리콘 막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서, 상기 촉매금속 원소로서, Fe, Co, Ni, Cu, Ru, Rh, Pd, Os, Ir, Pt 및 Au 중의 적어도 1개의 원소를 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1항에 있어서, 상기 제2 실리콘 막 중의 V족 원소가 P인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1항에 있어서, 상기 제2 실리콘 막을 형성하는 공정은, Si를 포함한 기체와 V족 원소를 포함한 기체를 혼합하여 상기 제2 실리콘 막을 기상 성장하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1항에 있어서, 상기 촉매 금속 원소를 게터링하는 가열처리는 400 ℃∼600 ℃의 범위 내에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1항에 있어서, 상기 촉매 금속 원소를 게터링하는 가열처리는 4시간∼12시간의 범위 내에서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 청구항1에 있어서, 상기 제2 실리콘 막을 상기 제1 실리콘 막의 막 두께의 1/3 이하의 막 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서, 상기 제2 실리콘 막을 제거하는 공정은 드라이 에칭법을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 1에 있어서, 상기 제2 실리콘 막을 제거하는 공정 후에,
    상기 제1 실리콘 막의 위에 산화막을 형성하는 공정,
    상기 제1 실리콘 막과 산화막과 가열처리를 하고, 제1 실리콘 막에 잔류하고 있는 촉매금속 원소를 산화막에 게터링하는 공정, 및
    상기 산화막을 제거하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9항에 있어서, 상기 제1 실리콘 막과 산화막과의 가열처리는, 적어도 1종의 할로겐원소를 포함하는 산화성 분위기 속에서 700∼1150 ℃의 온도로 행하여지는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 1항에 있어서, 상기 제1 실리콘 막을 사용하여 반도체장치의 활성영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
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