JPH0621024A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0621024A JPH0621024A JP17235592A JP17235592A JPH0621024A JP H0621024 A JPH0621024 A JP H0621024A JP 17235592 A JP17235592 A JP 17235592A JP 17235592 A JP17235592 A JP 17235592A JP H0621024 A JPH0621024 A JP H0621024A
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- plasma
- plasma cvd
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Abstract
(57)【要約】
【目的】 本発明は、絶縁物と半導体基板または、絶縁
物とその絶縁物に対して誘電率の異なる絶縁物との界面
および膜中に蓄積された電荷を有効に消失させることが
可能な半導体装置の製造方法を提供することを目的とす
る。 【構成】 本発明は上記目的を達成するため、プラズマ
もしくはイオン種を利用した加工工程後またはプラズマ
ＣＶＤ法による成膜工程後に紫外線の波長より短い波長
を有する短波長光を照射する。
物とその絶縁物に対して誘電率の異なる絶縁物との界面
および膜中に蓄積された電荷を有効に消失させることが
可能な半導体装置の製造方法を提供することを目的とす
る。 【構成】 本発明は上記目的を達成するため、プラズマ
もしくはイオン種を利用した加工工程後またはプラズマ
ＣＶＤ法による成膜工程後に紫外線の波長より短い波長
を有する短波長光を照射する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、プラズマもしくはイオン種を利用した
加工工程またはプラズマＣＶＤ法による製膜工程を有す
る半導体装置の製造方法に関する。
法に関し、特に、プラズマもしくはイオン種を利用した
加工工程またはプラズマＣＶＤ法による製膜工程を有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、プレーナ技術を利用した集積回路
を含む半導体装置では、絶縁膜と半導体基板、または絶
縁膜とその絶縁膜に対して誘電率の異なる絶縁膜とから
なる二重構造を有している。すなわち、半導体基板上の
素子間分離のための絶縁物と半導体基板との間、ＭＩＳ
型電界効果トランジスタのゲート絶縁膜と半導体基板と
の間、ゲート絶縁膜とゲートポリサイドとの間、ＳＲＡ
Ｍ高抵抗部の多結晶シリコンと酸化珪素膜との間、また
は酸化珪素膜と窒化膜との間などさまざまな界面が半導
体装置には存在する。そして、半導体装置の配線層など
を形成する際には従来ＲＩＥなどのイオン種またはプラ
ズマ種を利用したエッチングによる加工工程を用いてい
る。また、酸化膜や窒化膜を形成する方法として従来プ
ラズマ反応を利用したプラズマＣＶＤ法によって上記酸
化膜や窒化膜を形成する方法も用いられている。
を含む半導体装置では、絶縁膜と半導体基板、または絶
縁膜とその絶縁膜に対して誘電率の異なる絶縁膜とから
なる二重構造を有している。すなわち、半導体基板上の
素子間分離のための絶縁物と半導体基板との間、ＭＩＳ
型電界効果トランジスタのゲート絶縁膜と半導体基板と
の間、ゲート絶縁膜とゲートポリサイドとの間、ＳＲＡ
Ｍ高抵抗部の多結晶シリコンと酸化珪素膜との間、また
は酸化珪素膜と窒化膜との間などさまざまな界面が半導
体装置には存在する。そして、半導体装置の配線層など
を形成する際には従来ＲＩＥなどのイオン種またはプラ
ズマ種を利用したエッチングによる加工工程を用いてい
る。また、酸化膜や窒化膜を形成する方法として従来プ
ラズマ反応を利用したプラズマＣＶＤ法によって上記酸
化膜や窒化膜を形成する方法も用いられている。
【０００３】
【発明が解決しようとする課題】従来の半導体装置の製
造方法では、前述のようにＲＩＥなどのイオン種または
プラズマ種を用いたドライエッチングによる加工工程や
プラズマ反応を利用したプラズマＣＶＤ法による成膜工
程が用いられていた。そして、半導体装置には酸化珪素
膜と窒化膜との間の界面などさまざまな界面が存在す
る。
造方法では、前述のようにＲＩＥなどのイオン種または
プラズマ種を用いたドライエッチングによる加工工程や
プラズマ反応を利用したプラズマＣＶＤ法による成膜工
程が用いられていた。そして、半導体装置には酸化珪素
膜と窒化膜との間の界面などさまざまな界面が存在す
る。
【０００４】ここで、半導体装置の形成時に上記したド
ライエッチング加工またはプラズマＣＶＤによる成膜を
行なうと、上記界面および膜中に電荷が蓄積されてしま
うという問題点があった。このように界面および膜中に
電荷が蓄積されると、たとえばＳＲＡＭの高抵抗負荷の
電気的特性が変動したり、半導体基板上の素子分離絶縁
膜を越える素子間リーク電流が増加するなどの問題が引
起こされる。
ライエッチング加工またはプラズマＣＶＤによる成膜を
行なうと、上記界面および膜中に電荷が蓄積されてしま
うという問題点があった。このように界面および膜中に
電荷が蓄積されると、たとえばＳＲＡＭの高抵抗負荷の
電気的特性が変動したり、半導体基板上の素子分離絶縁
膜を越える素子間リーク電流が増加するなどの問題が引
起こされる。
【０００５】つまり、従来では、イオン種またはプラズ
マ種を利用したドライエッチングやプラズマＣＶＤ法に
よる成膜の際に、絶縁物と半導体基板または誘電率の異
なる絶縁物との界面に電荷が蓄積されてしまうという不
都合が生じていた。この結果、安定かつ均一な半導体装
置の電気的特性を得ることは困難であった。
マ種を利用したドライエッチングやプラズマＣＶＤ法に
よる成膜の際に、絶縁物と半導体基板または誘電率の異
なる絶縁物との界面に電荷が蓄積されてしまうという不
都合が生じていた。この結果、安定かつ均一な半導体装
置の電気的特性を得ることは困難であった。
【０００６】この発明は、上記のような課題を解決する
ためになされたもので、イオン種またはプラズマ種を利
用したドライエッチングによる加工工程またはプラズマ
ＣＶＤ法による成膜工程によって絶縁物と半導体基板ま
たは誘電率の異なる絶縁物との界面および膜中に蓄積さ
れた電荷を消失することが可能な半導体装置の製造方法
を提供することを目的とする。
ためになされたもので、イオン種またはプラズマ種を利
用したドライエッチングによる加工工程またはプラズマ
ＣＶＤ法による成膜工程によって絶縁物と半導体基板ま
たは誘電率の異なる絶縁物との界面および膜中に蓄積さ
れた電荷を消失することが可能な半導体装置の製造方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明における半導体
装置の製造方法は、プラズマもしくはイオン種を利用し
た加工工程、またはプラズマＣＶＤ法による成膜工程を
有する半導体装置の製造方法であって、プラズマもしく
はイオン種を利用した加工工程後またはプラズマＣＶＤ
法による成膜工程後に、紫外線の波長より短い波長を有
する短波長光を照射する工程を備える。
装置の製造方法は、プラズマもしくはイオン種を利用し
た加工工程、またはプラズマＣＶＤ法による成膜工程を
有する半導体装置の製造方法であって、プラズマもしく
はイオン種を利用した加工工程後またはプラズマＣＶＤ
法による成膜工程後に、紫外線の波長より短い波長を有
する短波長光を照射する工程を備える。
【０００８】
【作用】この発明に係る半導体装置の製造方法では、プ
ラズマもしくはイオン種を利用した加工工程後またはプ
ラズマＣＶＤ法による成膜工程後に紫外線の波長より短
い波長を有する短波長光が照射されるので、その短波長
光の照射によって絶縁物と半導体基板または誘電率の異
なる絶縁物との界面および膜中に蓄積（帯電）した電荷
が有効に消失される。
ラズマもしくはイオン種を利用した加工工程後またはプ
ラズマＣＶＤ法による成膜工程後に紫外線の波長より短
い波長を有する短波長光が照射されるので、その短波長
光の照射によって絶縁物と半導体基板または誘電率の異
なる絶縁物との界面および膜中に蓄積（帯電）した電荷
が有効に消失される。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１０】図１は本発明の半導体装置の製造方法の第
１実施例を説明するための断面構造図である。この第１
実施例では、３ポリシリコン１アルミ配線構造を有する
高抵抗負荷型のＳＲＡＭに本発明の製造方法を適用して
いる。まず、図１を参照して、このＳＲＡＭの断面構造
について説明する。このＳＲＡＭでは、半導体基板２１
上の主表面上の所定領域に素子分離のための酸化珪素膜
からなる素子間分離膜４が形成されている。半導体基板
２１の主表面上には所定の間隔を隔ててＮ+ ソース／ド
レイン領域２が形成されており、Ｎ+ ソース／ドレイン
２に重なるようにＮ- ソース／ドレイン領域１が形成さ
れている。また、Ｎ- ソース／ドレイン領域１およびＮ
+ ソース／ドレイン領域２に重なるようにＮ- コンタク
ト領域３が形成されている。一対のＮ- ソース／ドレイ
ン領域１間の半導体基板２１上にドープトポリシリコン
膜５およびタングステンシリサイド膜６からなるポリサ
イド構造のゲート電極が形成されている。このゲート電
極とＮ- ソース／ドレイン領域１とＮ+ ソース／ドレイ
ン領域２とによってＮチャネルＭＯＳトランジスタ２２
が構成される。また、Ｎ- ソース／ドレイン領域１とＮ
+ ソース／ドレイン領域２とによってＮチャネルＭＯＳ
トランジスタのＬＤＤ構造が構成されている。
１実施例を説明するための断面構造図である。この第１
実施例では、３ポリシリコン１アルミ配線構造を有する
高抵抗負荷型のＳＲＡＭに本発明の製造方法を適用して
いる。まず、図１を参照して、このＳＲＡＭの断面構造
について説明する。このＳＲＡＭでは、半導体基板２１
上の主表面上の所定領域に素子分離のための酸化珪素膜
からなる素子間分離膜４が形成されている。半導体基板
２１の主表面上には所定の間隔を隔ててＮ+ ソース／ド
レイン領域２が形成されており、Ｎ+ ソース／ドレイン
２に重なるようにＮ- ソース／ドレイン領域１が形成さ
れている。また、Ｎ- ソース／ドレイン領域１およびＮ
+ ソース／ドレイン領域２に重なるようにＮ- コンタク
ト領域３が形成されている。一対のＮ- ソース／ドレイ
ン領域１間の半導体基板２１上にドープトポリシリコン
膜５およびタングステンシリサイド膜６からなるポリサ
イド構造のゲート電極が形成されている。このゲート電
極とＮ- ソース／ドレイン領域１とＮ+ ソース／ドレイ
ン領域２とによってＮチャネルＭＯＳトランジスタ２２
が構成される。また、Ｎ- ソース／ドレイン領域１とＮ
+ ソース／ドレイン領域２とによってＮチャネルＭＯＳ
トランジスタのＬＤＤ構造が構成されている。
【００１１】ドープトポリシリコン膜５およびタングス
テンシリサイド膜６からなるゲート電極を覆うように酸
化珪素膜からなる層間膜７ａが形成されている。層間膜
７ａのコンタクトホールを介して高抵抗負荷となる高抵
抗ポリシリコン層８がタングステンシリサイド膜６に電
気的に接続されている。高抵抗ポリシリコン層８上には
応力緩和バッファ層となるバッファ酸化珪素膜９が形成
されており、そのバッファ酸化珪素膜９上には窒化膜１
０が形成されている。窒化膜１０を覆うように酸化珪素
膜からなる層間膜７ｂが形成されており、層間膜７ｂ上
にはＢＰＳＧ膜１１が形成されている。ＢＰＳＧ膜１１
上には酸化珪素膜からなる層間膜７ｃが形成されてい
る。層間膜７ｂ、ＢＰＳＧ膜１１および層間膜７ｃに形
成されたコンタクトホールを介して高抵抗ポリシリコン
層８に電気的に接続するように下敷ドープトポリシリコ
ン膜１２が形成されている。下敷ドープトポリシリコン
膜１２上にアルミ膜１３が形成されている。全面を覆う
ようにＰＳＧ膜１４が形成されており、そのＰＳＧ膜を
覆うようにプラズマ窒化膜１５が形成されている。
テンシリサイド膜６からなるゲート電極を覆うように酸
化珪素膜からなる層間膜７ａが形成されている。層間膜
７ａのコンタクトホールを介して高抵抗負荷となる高抵
抗ポリシリコン層８がタングステンシリサイド膜６に電
気的に接続されている。高抵抗ポリシリコン層８上には
応力緩和バッファ層となるバッファ酸化珪素膜９が形成
されており、そのバッファ酸化珪素膜９上には窒化膜１
０が形成されている。窒化膜１０を覆うように酸化珪素
膜からなる層間膜７ｂが形成されており、層間膜７ｂ上
にはＢＰＳＧ膜１１が形成されている。ＢＰＳＧ膜１１
上には酸化珪素膜からなる層間膜７ｃが形成されてい
る。層間膜７ｂ、ＢＰＳＧ膜１１および層間膜７ｃに形
成されたコンタクトホールを介して高抵抗ポリシリコン
層８に電気的に接続するように下敷ドープトポリシリコ
ン膜１２が形成されている。下敷ドープトポリシリコン
膜１２上にアルミ膜１３が形成されている。全面を覆う
ようにＰＳＧ膜１４が形成されており、そのＰＳＧ膜を
覆うようにプラズマ窒化膜１５が形成されている。
【００１２】ここで、窒化膜１０は、ＢＰＳＧ膜１１か
らのリンまたはボロンの拡散および、プラズマ窒化膜
（Ｐ−ＳＩＮ膜）１５からの水素拡散によって高抵抗ポ
リシリコン層８の抵抗値が変動することを防止するため
の保護膜として設けられている。下敷ドープトポリシリ
コン膜１２は、アルミ配線１３の下敷配線となってお
り、アルミの段切れやマイグレーション不良を低減する
とともにＮ- コンタクト領域３の表面濃度を上昇させる
上で有効な役割を果たす。
らのリンまたはボロンの拡散および、プラズマ窒化膜
（Ｐ−ＳＩＮ膜）１５からの水素拡散によって高抵抗ポ
リシリコン層８の抵抗値が変動することを防止するため
の保護膜として設けられている。下敷ドープトポリシリ
コン膜１２は、アルミ配線１３の下敷配線となってお
り、アルミの段切れやマイグレーション不良を低減する
とともにＮ- コンタクト領域３の表面濃度を上昇させる
上で有効な役割を果たす。
【００１３】図２は、図１に示したＳＲＡＭ構造のＮチ
ャネルＭＯＳトランジスタ２２および高抵抗ポリシリコ
ン層８からなる高抵抗負荷によるメモリセルの結線図で
ある。図２を参照して、ＳＲＡＭを高容量化するために
は各メモリセルの静止電流を減少させる必要がある。現
在、高抵抗負荷は１ＧΩ以上の抵抗値が要求されてい
る。それに伴って、トランジスタのカットオフ電流およ
び素子間リーク電流による書込データの消失を防止する
ため、高抵抗を流れる電流値よりも２桁程度低いＰＡ
（ピコアンペア）台のカットオフ電流値およびリーク電
流値が要求されている。ここで、図１に示した構造にお
いて、安定でかつ１ＧΩ以上の高抵抗値は、高抵抗ポリ
シリコン層８、バッファ酸化珪素膜９および窒化膜１０
の３層構造によって達成される。
ャネルＭＯＳトランジスタ２２および高抵抗ポリシリコ
ン層８からなる高抵抗負荷によるメモリセルの結線図で
ある。図２を参照して、ＳＲＡＭを高容量化するために
は各メモリセルの静止電流を減少させる必要がある。現
在、高抵抗負荷は１ＧΩ以上の抵抗値が要求されてい
る。それに伴って、トランジスタのカットオフ電流およ
び素子間リーク電流による書込データの消失を防止する
ため、高抵抗を流れる電流値よりも２桁程度低いＰＡ
（ピコアンペア）台のカットオフ電流値およびリーク電
流値が要求されている。ここで、図１に示した構造にお
いて、安定でかつ１ＧΩ以上の高抵抗値は、高抵抗ポリ
シリコン層８、バッファ酸化珪素膜９および窒化膜１０
の３層構造によって達成される。
【００１４】図３は、図１に示した高抵抗ポリシリコン
層８、バッファ酸化珪素膜９および窒化膜１０からなる
３層構造によって高抵抗負荷を作成したときのエネルギ
バンド図である。図３を参照して、バッファ酸化珪素膜
９と酸化珪素膜７とによって挟まれた窒化膜１０は、井
戸になっている。このため、プラズマ種またはイオン種
を利用したドライエッチング時やプラズマＣＶＤ法によ
る成膜時に窒化膜１０に電荷が帯電しやすくなってい
る。窒化膜１０に電荷が帯電すると、高抵抗ポリシリコ
ン層８の表面層が反転または電荷蓄積されてしまうため
抵抗値の低下が引起こされる。
層８、バッファ酸化珪素膜９および窒化膜１０からなる
３層構造によって高抵抗負荷を作成したときのエネルギ
バンド図である。図３を参照して、バッファ酸化珪素膜
９と酸化珪素膜７とによって挟まれた窒化膜１０は、井
戸になっている。このため、プラズマ種またはイオン種
を利用したドライエッチング時やプラズマＣＶＤ法によ
る成膜時に窒化膜１０に電荷が帯電しやすくなってい
る。窒化膜１０に電荷が帯電すると、高抵抗ポリシリコ
ン層８の表面層が反転または電荷蓄積されてしまうため
抵抗値の低下が引起こされる。
【００１５】そこで、本発明では、ドライエッチング工
程の後またはプラズマＣＶＤ法による成膜工程の後に紫
外線の波長以下の波長を有する短波長光をレジスト膜な
しで照射する。これにより、窒化膜１０に帯電した電荷
を消失させることができる。この結果、安定かつ高い抵
抗値を得ることができる。
程の後またはプラズマＣＶＤ法による成膜工程の後に紫
外線の波長以下の波長を有する短波長光をレジスト膜な
しで照射する。これにより、窒化膜１０に帯電した電荷
を消失させることができる。この結果、安定かつ高い抵
抗値を得ることができる。
【００１６】なお、本発明による短波長光の照射の際の
電荷消失の効率を高めるべく、次のような方法をとる。
すなわち、短波長光の照射前に半導体基板２２の裏面エ
ッチングを行なってその後半導体基板２２に電荷を印加
した状態で短波長光照射を行なう。また、半導体基板２
２を加熱した状態で短波長光の照射を行なってもよい。
さらに、上記した基板への電圧印加と基板加熱とを併用
した形で短波長光の照射を行なってもよい。このように
短波長光を照射することによって電荷の再配置が起こ
る。これにより、過剰電荷領域がなくなるため、半導体
基板２１と酸化珪素膜（素子間分離膜）４との界面の電
荷も安定し、素子間リーク電流を有効に低減することが
できる。
電荷消失の効率を高めるべく、次のような方法をとる。
すなわち、短波長光の照射前に半導体基板２２の裏面エ
ッチングを行なってその後半導体基板２２に電荷を印加
した状態で短波長光照射を行なう。また、半導体基板２
２を加熱した状態で短波長光の照射を行なってもよい。
さらに、上記した基板への電圧印加と基板加熱とを併用
した形で短波長光の照射を行なってもよい。このように
短波長光を照射することによって電荷の再配置が起こ
る。これにより、過剰電荷領域がなくなるため、半導体
基板２１と酸化珪素膜（素子間分離膜）４との界面の電
荷も安定し、素子間リーク電流を有効に低減することが
できる。
【００１７】図４は、本発明の半導体装置の製造方法の
第２実施例を説明するための断面構造図である。この第
２実施例は本発明の製造方法をＢＩＣＭＯＳに適用した
例である。図４を参照して、まずこのＢＩＣＭＯＳで
は、Ｐ型基板４６上にエピタキシャル成長によってＮ型
の半導体層４８が形成されている。Ｎ型の半導体層４８
の所定領域はＰウェル４７が形成されている。Ｐウェル
４７内には、Ｎ- ソース／ドレイン領域３１が所定の間
隔を隔てて形成されており、そのＮ- ソース／ドレイン
領域３１に重なるようにＮ+ ソース／ドレイン領域３２
が形成されている。一対のＮ- ソース／ドレイン領域３
１間のＰウェル４７上にはドープトポリシリコン膜３５
およびタングステンシリサイド膜３６からなるポリサイ
ド構造のゲート電極が形成されている。このゲート電極
とＮ- ソース／ドレイン領域３１とＮ+ ソース／ドレイ
ン領域３２とによってＮチャネルＭＯＳトランジスタが
構成されている。このＮチャネルＭＯＳトランジスタを
囲むように素子間分離膜３４が形成されている。
第２実施例を説明するための断面構造図である。この第
２実施例は本発明の製造方法をＢＩＣＭＯＳに適用した
例である。図４を参照して、まずこのＢＩＣＭＯＳで
は、Ｐ型基板４６上にエピタキシャル成長によってＮ型
の半導体層４８が形成されている。Ｎ型の半導体層４８
の所定領域はＰウェル４７が形成されている。Ｐウェル
４７内には、Ｎ- ソース／ドレイン領域３１が所定の間
隔を隔てて形成されており、そのＮ- ソース／ドレイン
領域３１に重なるようにＮ+ ソース／ドレイン領域３２
が形成されている。一対のＮ- ソース／ドレイン領域３
１間のＰウェル４７上にはドープトポリシリコン膜３５
およびタングステンシリサイド膜３６からなるポリサイ
ド構造のゲート電極が形成されている。このゲート電極
とＮ- ソース／ドレイン領域３１とＮ+ ソース／ドレイ
ン領域３２とによってＮチャネルＭＯＳトランジスタが
構成されている。このＮチャネルＭＯＳトランジスタを
囲むように素子間分離膜３４が形成されている。
【００１８】Ｎ型の半導体層４８とＰ型基板４６との境
界部分にはコレクタ４９が形成されている。Ｎ型の半導
体層４８の主表面上には外部ベース５０、真性ベース５
２およびエミッタ５１が形成されている。このコレクタ
４９、外部ベース５０、真性ベース５２およびエミッタ
５１によってＮＰＮバイポーラトランジスタが構成され
ている。Ｎ- ソース／ドレイン領域３１、外部ベース５
０およびコレクタ４９にはそれぞれアルミ膜４３が接続
されている。エミッタ５１にはポリシリコン層５３を介
してアルミ膜４３が電気的に接続されている。全面を覆
うとともに所定の位置にコンタクトホールを有する酸化
珪素膜からなる層間膜３７が形成されている。Ｎ型の半
導体層４８とＰウェル４７との境界領域の上方に位置す
る層間膜３７上には抵抗領域を構成するポリシリコン層
５４が形成されている。ポリシリコン層５３および５４
を覆うようにバッファ酸化珪素膜５５が形成されてい
る。バッファ珪素酸化膜５５および酸化珪素膜からなる
層間膜３７上には窒化膜４０が形成されている。この窒
化膜４０は、不純物濃度の薄い領域（真性ベース領域５
２、抵抗領域のポリシリコン層５４）へのリンおよびボ
ロンの拡散を防止するための保護膜として機能する。そ
のため、抵抗領域のポリシリコン層５４および真性ベー
ス領域５２上のポリシリコン層５３の領域は、図３に示
した３層構造が形成される。したがって、この領域の窒
化膜４０はプラズマ種またはイオン種を利用したドライ
エッチング時やプラズマＣＶＤ膜の形成時に電荷帯電し
やすくなっている。この領域の窒化膜４０が電荷帯電す
るとポリシリコン層５３および５４の表面層が反転また
は電荷蓄積してしまうため、特性変動が発生する。
界部分にはコレクタ４９が形成されている。Ｎ型の半導
体層４８の主表面上には外部ベース５０、真性ベース５
２およびエミッタ５１が形成されている。このコレクタ
４９、外部ベース５０、真性ベース５２およびエミッタ
５１によってＮＰＮバイポーラトランジスタが構成され
ている。Ｎ- ソース／ドレイン領域３１、外部ベース５
０およびコレクタ４９にはそれぞれアルミ膜４３が接続
されている。エミッタ５１にはポリシリコン層５３を介
してアルミ膜４３が電気的に接続されている。全面を覆
うとともに所定の位置にコンタクトホールを有する酸化
珪素膜からなる層間膜３７が形成されている。Ｎ型の半
導体層４８とＰウェル４７との境界領域の上方に位置す
る層間膜３７上には抵抗領域を構成するポリシリコン層
５４が形成されている。ポリシリコン層５３および５４
を覆うようにバッファ酸化珪素膜５５が形成されてい
る。バッファ珪素酸化膜５５および酸化珪素膜からなる
層間膜３７上には窒化膜４０が形成されている。この窒
化膜４０は、不純物濃度の薄い領域（真性ベース領域５
２、抵抗領域のポリシリコン層５４）へのリンおよびボ
ロンの拡散を防止するための保護膜として機能する。そ
のため、抵抗領域のポリシリコン層５４および真性ベー
ス領域５２上のポリシリコン層５３の領域は、図３に示
した３層構造が形成される。したがって、この領域の窒
化膜４０はプラズマ種またはイオン種を利用したドライ
エッチング時やプラズマＣＶＤ膜の形成時に電荷帯電し
やすくなっている。この領域の窒化膜４０が電荷帯電す
るとポリシリコン層５３および５４の表面層が反転また
は電荷蓄積してしまうため、特性変動が発生する。
【００１９】そこで、この第２実施例の製造方法におい
ても、第１実施例と同様にドライエッチング工程後また
はプラズマＣＶＤ法による成膜工程後に紫外線の波長以
下の波長を有する短波長光をレジスト膜なしで照射す
る。これにより、窒化膜４０に帯電した電荷を消失させ
ることができ、この結果、素子の特性変動を防止できる
とともに安定で均一な電気特性を有する半導体装置を容
易に製造することができる。
ても、第１実施例と同様にドライエッチング工程後また
はプラズマＣＶＤ法による成膜工程後に紫外線の波長以
下の波長を有する短波長光をレジスト膜なしで照射す
る。これにより、窒化膜４０に帯電した電荷を消失させ
ることができ、この結果、素子の特性変動を防止できる
とともに安定で均一な電気特性を有する半導体装置を容
易に製造することができる。
【００２０】
【発明の効果】以上のように、この発明によれば、プラ
ズマもしくはイオン種を利用した加工工程後またはプラ
ズマＣＶＤ法による成膜工程後に紫外線の波長より短い
波長を有する短波長光を照射することによって、プラズ
マもしくはイオン種を利用した加工工程またはプラズマ
ＣＶＤ法による成膜工程によって蓄積される電荷が消失
されるので、各素子の特性値変動が有効に防止され、こ
の結果安定かつ均一な特性を有する半導体装置を容易に
製造することができる。
ズマもしくはイオン種を利用した加工工程後またはプラ
ズマＣＶＤ法による成膜工程後に紫外線の波長より短い
波長を有する短波長光を照射することによって、プラズ
マもしくはイオン種を利用した加工工程またはプラズマ
ＣＶＤ法による成膜工程によって蓄積される電荷が消失
されるので、各素子の特性値変動が有効に防止され、こ
の結果安定かつ均一な特性を有する半導体装置を容易に
製造することができる。
【図１】本発明の半導体装置の製造方法の第１実施例を
説明するためのＳＲＡＭ構造の断面図である。
説明するためのＳＲＡＭ構造の断面図である。
【図２】図１に示したＮチャネルＭＯＳトランジスタお
よび高抵抗負荷によるＳＲＡＭのメモリセルの結線図で
ある。
よび高抵抗負荷によるＳＲＡＭのメモリセルの結線図で
ある。
【図３】高抵抗ポリシリコン層、バッファ酸化珪素膜お
よび窒化膜からなる３層構造によって高抵抗負荷を作成
した場合のエネルギバンド図である。
よび窒化膜からなる３層構造によって高抵抗負荷を作成
した場合のエネルギバンド図である。
【図４】本発明の半導体装置の製造方法の第２実施例を
説明するためのＢＩＣＭＯＳ構造の断面図である。
説明するためのＢＩＣＭＯＳ構造の断面図である。
１：Ｎ- ソース／ドレイン領域 ２：Ｎ+ ソース／ドレイン領域 ３：Ｎ- コンタクト領域 ４：酸化珪素膜（素子間分離膜） ５：ドープトポリシリコン膜 ６：タングステンシリサイド膜 ７：酸化珪素膜（層間膜） ８：高抵抗ポリシリコン層 ９：バッファ酸化珪素膜 １０：窒化膜 １１：ＢＰＳＧ膜 １２：下敷ドープトポリシリコン膜 １３：アルミ膜 １４：ＰＳＧ膜 １５：プラズマ窒化膜 ４６：Ｐ型基板 ４７：Ｐウェル ４８：Ｎ型シリコン層 ４９：コレクタ ５０：外部ベース領域 ５１：エミッタ領域 ５２：真性ベース領域
Claims (1)
- 【請求項１】 プラズマもしくはイオン種を利用した加
工工程、またはプラズマＣＶＤ法による成膜工程を有す
る半導体装置の製造方法であって、 前記プラズマもしくはイオン種を利用した加工工程後ま
たはプラズマＣＶＤ法による成膜工程後に、紫外線の波
長より短い波長を有する短波長光を照射する工程を備え
る、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17235592A JPH0621024A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17235592A JPH0621024A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621024A true JPH0621024A (ja) | 1994-01-28 |
Family
ID=15940369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17235592A Withdrawn JPH0621024A (ja) | 1992-06-30 | 1992-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621024A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619129A (en) * | 1995-01-19 | 1997-04-08 | Seiko Epson Corporation | Multimeter having an erroneous input prevention mechanism |
-
1992
- 1992-06-30 JP JP17235592A patent/JPH0621024A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619129A (en) * | 1995-01-19 | 1997-04-08 | Seiko Epson Corporation | Multimeter having an erroneous input prevention mechanism |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |