JPH06208337A - 液晶駆動回路 - Google Patents
液晶駆動回路Info
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- JPH06208337A JPH06208337A JP371593A JP371593A JPH06208337A JP H06208337 A JPH06208337 A JP H06208337A JP 371593 A JP371593 A JP 371593A JP 371593 A JP371593 A JP 371593A JP H06208337 A JPH06208337 A JP H06208337A
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- circuit
- output
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Abstract
(57)【要約】
【目的】階調表示を行なうための液晶パネル駆動回路は
その階調表示数が増加すると、シリコン基板上に構成す
ることが、チップサイズが巨大化するため困難となって
くる。本発明は、チップサイズが小さくできる２５６階
調もの階調表示が可能な液晶駆動回路を与えるものであ
る。 【構成】本発明は、入力した画像信号を転送するための
シフトレジスタ群とその信号を保持するためのラッチ群
と、複数の外部供給電源より複数の基準電圧を発生する
基準電圧発生回路と、その基準電圧のうちからラッチ信
号で指定された基準電圧を選択するデコーダスイッチ群
と、出力バッファアンプとにより構成される。
その階調表示数が増加すると、シリコン基板上に構成す
ることが、チップサイズが巨大化するため困難となって
くる。本発明は、チップサイズが小さくできる２５６階
調もの階調表示が可能な液晶駆動回路を与えるものであ
る。 【構成】本発明は、入力した画像信号を転送するための
シフトレジスタ群とその信号を保持するためのラッチ群
と、複数の外部供給電源より複数の基準電圧を発生する
基準電圧発生回路と、その基準電圧のうちからラッチ信
号で指定された基準電圧を選択するデコーダスイッチ群
と、出力バッファアンプとにより構成される。
Description
【０００１】
【産業上の利用分野】本発明は液晶駆動回路に関し、特
に階調表示を必要とする液晶ディスプレイパネルの駆動
回路に関する。
に階調表示を必要とする液晶ディスプレイパネルの駆動
回路に関する。
【０００２】
【従来の技術】図７は従来の液晶駆動回路の一例のブロ
ック図である。一般に、アクティブマトリックス液晶パ
ネルに濃度の階調表示をする場合は、輝度に対応した駆
動出力電圧Ｖo を駆動出力端子群Ｔa 〜Ｔk からソース
ラインに与えなければならないため、セレクト駆動回路
として、画像データ入力端子Ｔ3 の画像入力データを入
力するｋ段のｎビットシフトレジスタ群１０ａ〜１０ｋ
とそれらのｎビットラッチ回路群１１ａ〜１１ｋとを有
し、それらのセレクト信号でセレクト回路群１２ａ〜１
２ｋを駆動して、トランジスタ・スイッチの出力トラン
ジスタ群Ｑ11〜Ｑmkの各ゲートを制御し、各駆動出力端
子群Ｔa 〜Ｔk に駆動出力電圧Ｖｏを出力していた。
ック図である。一般に、アクティブマトリックス液晶パ
ネルに濃度の階調表示をする場合は、輝度に対応した駆
動出力電圧Ｖo を駆動出力端子群Ｔa 〜Ｔk からソース
ラインに与えなければならないため、セレクト駆動回路
として、画像データ入力端子Ｔ3 の画像入力データを入
力するｋ段のｎビットシフトレジスタ群１０ａ〜１０ｋ
とそれらのｎビットラッチ回路群１１ａ〜１１ｋとを有
し、それらのセレクト信号でセレクト回路群１２ａ〜１
２ｋを駆動して、トランジスタ・スイッチの出力トラン
ジスタ群Ｑ11〜Ｑmkの各ゲートを制御し、各駆動出力端
子群Ｔa 〜Ｔk に駆動出力電圧Ｖｏを出力していた。
【０００３】すなわち、ｍ階調を表わすｎｂｉｔのディ
ジタルの画像入力データＶi は画像データ入力端子Ｔ3
から入力され、クロック入力端子Ｔ4 に加えられたクロ
ックパルスＶc によりｎビットシフトレジスタ群１０ａ
〜１０ｋに転送され、ラッチ入力端子Ｔ7 に加えられた
ラッチパルスＶｌによってｎビットラッチ群１１ａ〜１
１ｋに転送される。
ジタルの画像入力データＶi は画像データ入力端子Ｔ3
から入力され、クロック入力端子Ｔ4 に加えられたクロ
ックパルスＶc によりｎビットシフトレジスタ群１０ａ
〜１０ｋに転送され、ラッチ入力端子Ｔ7 に加えられた
ラッチパルスＶｌによってｎビットラッチ群１１ａ〜１
１ｋに転送される。
【０００４】ラッチされたデータはセレクト回路群１２
ａ〜１２ｋにより、データ値に応じてトランジスタ・ス
チッチの駆動出力端子Ｔa に接続されている第１の出力
トランジスタ段Ｑ11〜Ｑm1から端子Ｔk に接続されてい
る第ｋの出力トランジスタ段Ｑ1k〜Ｑmkまでの各ｍ個の
トランジスタの中のどれか一個をオン状態にさせ、ｍ個
のレベルの階調ドレイン電源電圧端子群Ｔ２Ｉ〜Ｔ２ｍ
の対応する電圧Ｖ1 …Ｖm を出力させ、ｍ階調の電圧を
外部の液晶ディスプレイに供給する。
ａ〜１２ｋにより、データ値に応じてトランジスタ・ス
チッチの駆動出力端子Ｔa に接続されている第１の出力
トランジスタ段Ｑ11〜Ｑm1から端子Ｔk に接続されてい
る第ｋの出力トランジスタ段Ｑ1k〜Ｑmkまでの各ｍ個の
トランジスタの中のどれか一個をオン状態にさせ、ｍ個
のレベルの階調ドレイン電源電圧端子群Ｔ２Ｉ〜Ｔ２ｍ
の対応する電圧Ｖ1 …Ｖm を出力させ、ｍ階調の電圧を
外部の液晶ディスプレイに供給する。
【０００５】また、この従来の液晶駆動回路はテープチ
ップキャリア（ＴＣＰ）と呼ばれるパッケージにＩＣ化
して組み込まれ、６４０×３×４００ドットのアクティ
ブマトリックス液晶パネルのソース配線と接続されてい
るものが商品化されている。その階調数は８程度で出力
数は１２０〜１９２出力のものが多いが、さらに多階調
のものは、商品化されているものはほとんど無い。
ップキャリア（ＴＣＰ）と呼ばれるパッケージにＩＣ化
して組み込まれ、６４０×３×４００ドットのアクティ
ブマトリックス液晶パネルのソース配線と接続されてい
るものが商品化されている。その階調数は８程度で出力
数は１２０〜１９２出力のものが多いが、さらに多階調
のものは、商品化されているものはほとんど無い。
【０００６】
【発明が解決しようとする課題】アクティブマトリック
ス液晶パネルは高精細で多色な表示が可能であるため、
最近では、従来の技術によってＩＣ化された８階調程度
の階調数では機能として不足になっている。例えば、フ
ルカラー対応が可能なアクティブマトリックス液晶パネ
ル用の液晶駆動回路の階調数は２５６が必要である。
ス液晶パネルは高精細で多色な表示が可能であるため、
最近では、従来の技術によってＩＣ化された８階調程度
の階調数では機能として不足になっている。例えば、フ
ルカラー対応が可能なアクティブマトリックス液晶パネ
ル用の液晶駆動回路の階調数は２５６が必要である。
【０００７】従来の液晶駆動回路では、階調数、図７で
言えばｍを増加すると出力トランジスタＱ11〜Ｑmnは出
力数×階調数の増加分だけの出力トランジスタが増加す
る。例えば、２５６階調で１２０出力の液晶駆動回路を
構成する出力トランジスタは２５６×１２０＝３０，７
２０素子が必要となる。出力トランジスタは出力オン抵
抗を低くするため、内部ロジックのトランジスタよりも
大きな面積が必要となるためＩＣ化すると巨大なチップ
サイズとなる。また、セレクタ１２ａ……１２ｎも８か
ら２５６セレクタとなり、セレクタ１２ａ……１２ｎの
出力の本数だけでも２５６本必要となる。たとえば、そ
の出力配線の配線ピッチを４μｍとしてもセレクタ１個
当り２５６×１μｍ＝１０２４μｍの配線領域が必要と
なってしまい、ＩＣ化するのは困難となる。
言えばｍを増加すると出力トランジスタＱ11〜Ｑmnは出
力数×階調数の増加分だけの出力トランジスタが増加す
る。例えば、２５６階調で１２０出力の液晶駆動回路を
構成する出力トランジスタは２５６×１２０＝３０，７
２０素子が必要となる。出力トランジスタは出力オン抵
抗を低くするため、内部ロジックのトランジスタよりも
大きな面積が必要となるためＩＣ化すると巨大なチップ
サイズとなる。また、セレクタ１２ａ……１２ｎも８か
ら２５６セレクタとなり、セレクタ１２ａ……１２ｎの
出力の本数だけでも２５６本必要となる。たとえば、そ
の出力配線の配線ピッチを４μｍとしてもセレクタ１個
当り２５６×１μｍ＝１０２４μｍの配線領域が必要と
なってしまい、ＩＣ化するのは困難となる。
【０００８】さらに階調ドレイン電源電圧端子群Ｔ21〜
Ｔ2mも２５６個の入力電圧が必要となり外部から液晶駆
動回路に供給する場合には出力数以上の入力端子数が必
要となる。液晶駆動回路内にこの２５６個の電圧を発生
させる回路を構成したとしても出力トランジスタＱ11〜
Ｑmnに直接接続されるため、非常に低出力インピーダン
スにしなければならないため回路としては構成が困難と
なる。
Ｔ2mも２５６個の入力電圧が必要となり外部から液晶駆
動回路に供給する場合には出力数以上の入力端子数が必
要となる。液晶駆動回路内にこの２５６個の電圧を発生
させる回路を構成したとしても出力トランジスタＱ11〜
Ｑmnに直接接続されるため、非常に低出力インピーダン
スにしなければならないため回路としては構成が困難と
なる。
【０００９】このように従来の液晶駆動回路で階調数が
多くなってくると、ＩＣ化する場合そのチップサイズは
巨大となり、２５６階調にもなると実現不可能なものと
なる欠点を有している。
多くなってくると、ＩＣ化する場合そのチップサイズは
巨大となり、２５６階調にもなると実現不可能なものと
なる欠点を有している。
【００１０】
【課題を解決するための手段】本発明の液晶駆動回路
は、入力した画像信号を転送するために複数個がカスケ
ードに接続されたシフトレジスタと、このシフトレジス
タのそれぞれから転送された前記画像信号を保持して保
持信号を出力する複数のラッチ回路と、複数の外部供給
電源より複数の基準電圧を発生する基準電圧発生回路
と、前記基準電圧のうちから前記保持信号で指定された
基準電圧を選択して出力する複数のデコーダスイッチ回
路と、前記デコーダスイッチ回路の出力を入力とし負荷
を駆動するための出力バッファアンプとを含んでいる。
は、入力した画像信号を転送するために複数個がカスケ
ードに接続されたシフトレジスタと、このシフトレジス
タのそれぞれから転送された前記画像信号を保持して保
持信号を出力する複数のラッチ回路と、複数の外部供給
電源より複数の基準電圧を発生する基準電圧発生回路
と、前記基準電圧のうちから前記保持信号で指定された
基準電圧を選択して出力する複数のデコーダスイッチ回
路と、前記デコーダスイッチ回路の出力を入力とし負荷
を駆動するための出力バッファアンプとを含んでいる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図である。
画像データを各出力に転送するためのｋ段のｎビットシ
フトレジスタ群１０ａ，１０ｂ…１０ｋとそれらのｎビ
ットラッチ群１１ａ，１１ｂ…１１ｋとを有し、それら
の信号でデコーダスイッチ群１４ａ，１４ｂ…１４ｋを
駆動し、デコーダスイッチに接続された基準電圧発生回
路１５の２n 個の基準電圧を選択し、出力バッファアン
プ群Ａ1 ，Ａ2 …Ａk によりその基準電圧を出力する構
成となっている。
る。図１は本発明の第１の実施例のブロック図である。
画像データを各出力に転送するためのｋ段のｎビットシ
フトレジスタ群１０ａ，１０ｂ…１０ｋとそれらのｎビ
ットラッチ群１１ａ，１１ｂ…１１ｋとを有し、それら
の信号でデコーダスイッチ群１４ａ，１４ｂ…１４ｋを
駆動し、デコーダスイッチに接続された基準電圧発生回
路１５の２n 個の基準電圧を選択し、出力バッファアン
プ群Ａ1 ，Ａ2 …Ａk によりその基準電圧を出力する構
成となっている。
【００１２】さらにタイミング図を用いて具体的に説明
をする。図４は本発明の第１の実施例のブロック図（図
１）のタイミング図である。２n 階調を表示するための
ｎビットの画像データＶi は、クロック信号Ｖc により
ｋ段のｎビットシフトレジスタ群１０ａ，１０ｂ…１０
ｋにより各出力に対応した段に転送され、ラッチ信号Ｖ
l が入ると各段のｎビットラッチ群１１ａ，１１ｂ…１
１ｋに取り込まれる。ｎビットラッチ群１１ａ，１１ｂ
…１１ｋの出力電圧ＶＬa ，ＶＬk はデコーダスイッチ
群１４ａ，１４ｂ…１４ｋに入力される。ここでｎは例
えば２５６階調であれば８である。
をする。図４は本発明の第１の実施例のブロック図（図
１）のタイミング図である。２n 階調を表示するための
ｎビットの画像データＶi は、クロック信号Ｖc により
ｋ段のｎビットシフトレジスタ群１０ａ，１０ｂ…１０
ｋにより各出力に対応した段に転送され、ラッチ信号Ｖ
l が入ると各段のｎビットラッチ群１１ａ，１１ｂ…１
１ｋに取り込まれる。ｎビットラッチ群１１ａ，１１ｂ
…１１ｋの出力電圧ＶＬa ，ＶＬk はデコーダスイッチ
群１４ａ，１４ｂ…１４ｋに入力される。ここでｎは例
えば２５６階調であれば８である。
【００１３】デコーダスイッチ群１４ａ，１４ｂ…１４
ｋは、例えば２５６階調の場合は図２のような回路で構
成される。基準電圧発生回路１５で発生した基準電圧Ｖ
r0，Ｖr1…Ｖr255は、デコーダスイッチ１４の基準電圧
入力端子Ｅr0，Ｅr1…Ｅr255と接続され、ｎビットラッ
チ群１１ａ，１１ｂ…１１ｋの出力と接続されるデコー
ダスイッチ入力群Ｄ0 ，ＤO バー，Ｄ1 ，Ｄ1 バー……
Ｄ7 ，Ｄ7 バーに応じて選択されデコーダスイッチの出
力ＶDSO に出力される。トランジスタＭ00，Ｍ01…Ｍ
2557はゲートが１のときにオンをするＮチャネルトラン
ジスタスイッチである。各基準電圧入力端子Ｅr0，Ｅr1
…Ｅr255に直列に接続されたトランジスタ列群（Ｍ00，
Ｍ01…Ｍ07），（Ｍ10，Ｍ11…Ｍ17）……（Ｍ2550, Ｍ
2551…Ｍ2557）の各おのおののゲートがすべて１のとき
トランジスタ列群はオンになり基準電圧入力端子Ｅr0，
Ｅr1…Ｅr255に入力された電圧Ｖr0，Ｖr1…Ｖr255が出
力ＶDSO に出力される。（Ｄ0 ，Ｄ1 …Ｄ7 ）＝（０，
０…０）であれば（Ｍ00，Ｍ01…Ｍ07）トランジスタが
すべてオンとなり出力ＶDSO はＶr0となる。
ｋは、例えば２５６階調の場合は図２のような回路で構
成される。基準電圧発生回路１５で発生した基準電圧Ｖ
r0，Ｖr1…Ｖr255は、デコーダスイッチ１４の基準電圧
入力端子Ｅr0，Ｅr1…Ｅr255と接続され、ｎビットラッ
チ群１１ａ，１１ｂ…１１ｋの出力と接続されるデコー
ダスイッチ入力群Ｄ0 ，ＤO バー，Ｄ1 ，Ｄ1 バー……
Ｄ7 ，Ｄ7 バーに応じて選択されデコーダスイッチの出
力ＶDSO に出力される。トランジスタＭ00，Ｍ01…Ｍ
2557はゲートが１のときにオンをするＮチャネルトラン
ジスタスイッチである。各基準電圧入力端子Ｅr0，Ｅr1
…Ｅr255に直列に接続されたトランジスタ列群（Ｍ00，
Ｍ01…Ｍ07），（Ｍ10，Ｍ11…Ｍ17）……（Ｍ2550, Ｍ
2551…Ｍ2557）の各おのおののゲートがすべて１のとき
トランジスタ列群はオンになり基準電圧入力端子Ｅr0，
Ｅr1…Ｅr255に入力された電圧Ｖr0，Ｖr1…Ｖr255が出
力ＶDSO に出力される。（Ｄ0 ，Ｄ1 …Ｄ7 ）＝（０，
０…０）であれば（Ｍ00，Ｍ01…Ｍ07）トランジスタが
すべてオンとなり出力ＶDSO はＶr0となる。
【００１４】デコーダスイッチ１４をシリコン基板上で
構成する場合、図５のような構成とすればシリコン基板
上の占有面積を小さくすることも可能である。すなわ
ち、デコーダスイッチ入力群Ｄ0 ，Ｄ0 バー，Ｄ1 ，Ｄ
1 バー…Ｄ7 ，Ｄ7 バーの配線のポリシリコン配線５
１，５２…５１４で最小ピッチで並べ、それらと直交す
る方向にトランジスタのドレインとソースを形成するた
めの拡散層３１を最小ピッチで並べる。又、基準電圧入
力端子Ｅr0, Ｅr1…Ｅr255に接線する配線をＡｌ配線４
１，４２…４２５５を拡散層３１と同じ方向に並べる。
拡散層３１とポリシリコン配線５１，５３…５１４が交
差するところはトランジスタとして作用する。しかしな
がら、ゲート下にゲートの電位にかかわらず、常にオン
するようイオン注入をしてやると、単なる抵抗となる。
例えば図５で言えば、ゲートイオン注入マスクＧ00，Ｇ
01…Ｇ2557のところだけゲートイオン注入を行なうとす
れば基準電圧入力端子Ｅr0には、Ｇ00，Ｇ01…Ｇ07以外
のポリシリコン配線５１．５２…５１４と拡散層３１と
が交差した部分がトランジスタとして作用し、それらが
直列に接続されたスイッチ列となる。デコーダスイッチ
群１４ａ，１４ｂ…１４ｋの出力は出力バッファアンプ
Ａ1 ，Ａ2 …Ａk で受けるためデコーダスイッチ群の出
力インピーダンスは高くできる。すなわちトランジスタ
Ｍ00，Ｍ01…Ｍ2557のオン抵抗は高く設定できる。従え
ばポリシリコン配線５１，５２…５１４，Ａｌ配線
Ｅr0，Ｅr1…Ｅr255のピッチが５μｍとするとデコーダ
スイッチは７０μｍ×１２８０μｍのサイズに実現で
き、２５６階調液晶駆動回路はＩＣ化することもでき
る。
構成する場合、図５のような構成とすればシリコン基板
上の占有面積を小さくすることも可能である。すなわ
ち、デコーダスイッチ入力群Ｄ0 ，Ｄ0 バー，Ｄ1 ，Ｄ
1 バー…Ｄ7 ，Ｄ7 バーの配線のポリシリコン配線５
１，５２…５１４で最小ピッチで並べ、それらと直交す
る方向にトランジスタのドレインとソースを形成するた
めの拡散層３１を最小ピッチで並べる。又、基準電圧入
力端子Ｅr0, Ｅr1…Ｅr255に接線する配線をＡｌ配線４
１，４２…４２５５を拡散層３１と同じ方向に並べる。
拡散層３１とポリシリコン配線５１，５３…５１４が交
差するところはトランジスタとして作用する。しかしな
がら、ゲート下にゲートの電位にかかわらず、常にオン
するようイオン注入をしてやると、単なる抵抗となる。
例えば図５で言えば、ゲートイオン注入マスクＧ00，Ｇ
01…Ｇ2557のところだけゲートイオン注入を行なうとす
れば基準電圧入力端子Ｅr0には、Ｇ00，Ｇ01…Ｇ07以外
のポリシリコン配線５１．５２…５１４と拡散層３１と
が交差した部分がトランジスタとして作用し、それらが
直列に接続されたスイッチ列となる。デコーダスイッチ
群１４ａ，１４ｂ…１４ｋの出力は出力バッファアンプ
Ａ1 ，Ａ2 …Ａk で受けるためデコーダスイッチ群の出
力インピーダンスは高くできる。すなわちトランジスタ
Ｍ00，Ｍ01…Ｍ2557のオン抵抗は高く設定できる。従え
ばポリシリコン配線５１，５２…５１４，Ａｌ配線
Ｅr0，Ｅr1…Ｅr255のピッチが５μｍとするとデコーダ
スイッチは７０μｍ×１２８０μｍのサイズに実現で
き、２５６階調液晶駆動回路はＩＣ化することもでき
る。
【００１５】次に、基準電圧発生回路１５をシリコン基
板上に構成する具体的方法について述べる。基準電圧発
生回路１５の回路を図３に示す。抵抗ｒ1 ，ｒ2 …ｒ
255 により両端に加えられた電圧差Ｖr+−Ｖr-を分圧し
基準電圧発生回路１５の出力Ｒｒ０，Ｒｒ１…Ｒｒ２５
５に発生させる。例えば抵抗値がｒ1 ＝ｒ2 ＝…ｒ255
であればＲr1に出力される電圧は（Ｖr+−Ｖr-）／２５
６＋Ｖr-、Ｒｒ２５５に出力される電圧は（Ｖ
r+−Ｖr-) ・２５５／２５６＋Ｖr-である。
板上に構成する具体的方法について述べる。基準電圧発
生回路１５の回路を図３に示す。抵抗ｒ1 ，ｒ2 …ｒ
255 により両端に加えられた電圧差Ｖr+−Ｖr-を分圧し
基準電圧発生回路１５の出力Ｒｒ０，Ｒｒ１…Ｒｒ２５
５に発生させる。例えば抵抗値がｒ1 ＝ｒ2 ＝…ｒ255
であればＲr1に出力される電圧は（Ｖr+−Ｖr-）／２５
６＋Ｖr-、Ｒｒ２５５に出力される電圧は（Ｖ
r+−Ｖr-) ・２５５／２５６＋Ｖr-である。
【００１６】シリコン基板上で抵抗を構成する場合、抵
抗ｒ1 ，ｒ2 …ｒ255 の構造と寸法を全く同一なものと
すると、抵抗ｒ1 ，ｒ2 …ｒ255 の抵抗値の相対精度は
非常に精度良く製造することができる。従って、基準電
圧発生回路１５の各出力Ｒr1，Ｒr2…Ｒr255にはＶr+−
Ｖr-の分圧比分の電圧が生じるため精度の良い出力電圧
が得られる。さらにデコーダスイッチ群１４ａ，１４ｂ
…１４ｋの基準電圧入力端子Ｅr0，Ｅr1…Ｅr255の入力
容量はさほど大きくなく、液晶駆動回路の出力電圧
Ｖ01，Ｖ02…Ｖ0kの電圧も液晶パネルの一水平走査期間
中すなわち、ラッチ信号Ｖｌの１パルスから次にのパル
スまでの期間内に安定すれば良いから、基準電圧発生回
路１５の出力インピーダンスとデコーダスイッチ群１４
ａ，１４ｂ…１４ｋの入力容量との時定数は数μｓ程度
で十分である。従って基準電圧発生回路１５の抵抗
ｒ1 ，ｒ2 …ｒ255 の抵抗値をそれほど小さくする必要
は無く、大きな消費電力も必要としない。
抗ｒ1 ，ｒ2 …ｒ255 の構造と寸法を全く同一なものと
すると、抵抗ｒ1 ，ｒ2 …ｒ255 の抵抗値の相対精度は
非常に精度良く製造することができる。従って、基準電
圧発生回路１５の各出力Ｒr1，Ｒr2…Ｒr255にはＶr+−
Ｖr-の分圧比分の電圧が生じるため精度の良い出力電圧
が得られる。さらにデコーダスイッチ群１４ａ，１４ｂ
…１４ｋの基準電圧入力端子Ｅr0，Ｅr1…Ｅr255の入力
容量はさほど大きくなく、液晶駆動回路の出力電圧
Ｖ01，Ｖ02…Ｖ0kの電圧も液晶パネルの一水平走査期間
中すなわち、ラッチ信号Ｖｌの１パルスから次にのパル
スまでの期間内に安定すれば良いから、基準電圧発生回
路１５の出力インピーダンスとデコーダスイッチ群１４
ａ，１４ｂ…１４ｋの入力容量との時定数は数μｓ程度
で十分である。従って基準電圧発生回路１５の抵抗
ｒ1 ，ｒ2 …ｒ255 の抵抗値をそれほど小さくする必要
は無く、大きな消費電力も必要としない。
【００１７】このように本発明の液晶駆動回路によれ
ば、２５６階調もの多階調液晶駆動回路がシリコン基板
上に構成することができる。
ば、２５６階調もの多階調液晶駆動回路がシリコン基板
上に構成することができる。
【００１８】次に、本発明の第２の実施例について述べ
る。第１の実施例と同様に図１に示す回路によって液晶
駆動回路を構成するが、この実施例に用いる基準電圧発
生回路は図６に示されている。外部から供給された電源
電圧Ｖr0，Ｖr1，Ｖr15 を抵抗ｒ1 ，ｒ2 …ｒ255 で分
圧を行なう。例えばｒ1 ＝ｒ2 ＝…ｒ255 であると、Ｒ
ｒ1 に出力される電圧は（Ｖr1−Ｖr0）／１６＋Ｖr0で
ある。この場合Ｒr1，Ｒr2…Ｒr254に発生する電圧は外
部から供給された電源電圧の差Ｖr1−Ｖr0，Ｖr2−Ｖr1
…，Ｖr15 −Ｖr14 を１／１６に分圧するため、第１の
実施例のように１／２５６に分圧していないため基準電
圧発生回路の出力電圧は第１の実施例の場合と比較し、
精度が向上する。さらに外部から供給する電源電圧を非
線形に加えれば、非線形の基準電圧発生回路になり、液
晶の透過率曲線の非線形性にも合せることもできる。
る。第１の実施例と同様に図１に示す回路によって液晶
駆動回路を構成するが、この実施例に用いる基準電圧発
生回路は図６に示されている。外部から供給された電源
電圧Ｖr0，Ｖr1，Ｖr15 を抵抗ｒ1 ，ｒ2 …ｒ255 で分
圧を行なう。例えばｒ1 ＝ｒ2 ＝…ｒ255 であると、Ｒ
ｒ1 に出力される電圧は（Ｖr1−Ｖr0）／１６＋Ｖr0で
ある。この場合Ｒr1，Ｒr2…Ｒr254に発生する電圧は外
部から供給された電源電圧の差Ｖr1−Ｖr0，Ｖr2−Ｖr1
…，Ｖr15 −Ｖr14 を１／１６に分圧するため、第１の
実施例のように１／２５６に分圧していないため基準電
圧発生回路の出力電圧は第１の実施例の場合と比較し、
精度が向上する。さらに外部から供給する電源電圧を非
線形に加えれば、非線形の基準電圧発生回路になり、液
晶の透過率曲線の非線形性にも合せることもできる。
【００１９】
【発明の効果】以上説明したように本発明は、各出力ご
とに画像信号をデコードして液晶駆動回路内の基準電圧
発生回路の電圧を選択し、出力バッファアンプに加える
ことにより、２５６階調程度の多階調の液晶駆動回路を
シリコン基板上に容易に構成することができる。また、
本発明はデコーダスイッチをシリコン基板上に非常に小
型に形成することが可能で、その結果ＩＣ化した場合、
従来のものでは２５６階調もの多階調のものはそのチッ
プサイズが巨大になり実現不可能であったものが本発明
ではＩＣ化できるチップサイズが可能となる。
とに画像信号をデコードして液晶駆動回路内の基準電圧
発生回路の電圧を選択し、出力バッファアンプに加える
ことにより、２５６階調程度の多階調の液晶駆動回路を
シリコン基板上に容易に構成することができる。また、
本発明はデコーダスイッチをシリコン基板上に非常に小
型に形成することが可能で、その結果ＩＣ化した場合、
従来のものでは２５６階調もの多階調のものはそのチッ
プサイズが巨大になり実現不可能であったものが本発明
ではＩＣ化できるチップサイズが可能となる。
【図１】本発明の第１の実施例のブロック図である。
【図２】図１に示したデコーダスイッチの回路図であ
る。
る。
【図３】図１に示した基準電圧発生回路の回路図であ
る。
る。
【図４】図１に示したブロック図のタイミング図であ
る。
る。
【図５】図２に示したデコーダスイッチのシリコン基板
上の構成図である。
上の構成図である。
【図６】本発明の第２の実施例の基準電圧発生回路の回
路図である。
路図である。
【図７】従来の液晶駆動回路の一例のブロック図であ
る。
る。
１０ａ，１０ｂ，…，１０ｋ シフトレジスタ群 １１ａ，１１ｂ，…，１１ｋ ラッチ回路群 １２ａ，１２ｂ，…，１２ｋ セレクタ群 １４ａ，１４ｂ，…，１４ｋ デコーダスイッチ群 １５ 基準電圧発生回路 Ａ1 ，Ａ2 ，…Ａk 出力バッファアンプ Ｔa ，Ｔb ，…Ｔk 出力端子 Ｑ11，Ｑ12，…Ｑmk 出力トランジスタ Ｔ7 ラッチ入力端子 Ｔ3 画像信号入力端子 Ｔ4 クロック信号入力端子
Claims (2)
- 【請求項１】 入力した画像信号を転送するために複数
個がカスケードに接続されたシフトレジスタと、このシ
フトレジスタのそれぞれから転送された前記画像信号を
保持して保持信号を出力する複数のラッチ回路と、複数
の外部供給電源より複数の基準電圧を発生する基準電圧
発生回路と、前記基準電圧のうちから前記保持信号で指
定された基準電圧を選択して出力する複数のデコーダス
イッチ回路と、前記デコーダスイッチ回路の出力を入力
とし負荷を駆動するための出力バッファアンプとを備え
ることを特徴とする液晶駆動回路。 - 【請求項２】 デコーダスイッチ回路は、前記基準電圧
発生回路から発生された複数の基準電圧信号線と、前記
ラッチ回路の出力信号線とが互いにマトリックス状に直
交するようにシリコン基板上で構成されることを特徴と
する請求項１記載の液晶駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371593A JPH06208337A (ja) | 1993-01-13 | 1993-01-13 | 液晶駆動回路 |
| KR1019940000391A KR970000912B1 (ko) | 1993-01-13 | 1994-01-12 | 액정 구동 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371593A JPH06208337A (ja) | 1993-01-13 | 1993-01-13 | 液晶駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06208337A true JPH06208337A (ja) | 1994-07-26 |
Family
ID=11565019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP371593A Pending JPH06208337A (ja) | 1993-01-13 | 1993-01-13 | 液晶駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06208337A (ja) |
| KR (1) | KR970000912B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107981A (en) * | 1995-11-06 | 2000-08-22 | Fujitsu Limited | Drive circuit for liquid crystal display device, liquid crystal display device, and driving method of liquid crystal display device |
| JP2000242209A (ja) * | 1998-12-21 | 2000-09-08 | Sony Corp | デジタルアナログ変換回路およびこれを搭載した液晶表示装置 |
| JP2001282168A (ja) * | 2000-03-31 | 2001-10-12 | Sony Corp | デジタルアナログ変換回路およびこれを搭載した表示装置 |
| KR100763847B1 (ko) * | 2005-12-20 | 2007-10-05 | 삼성전자주식회사 | 더블 칼럼 구조를 가지는 액정표시 장치의 구동 집적회로 |
| JP2008033350A (ja) * | 2007-09-20 | 2008-02-14 | Fujitsu Ltd | 選択回路並びにこれを備えた半導体装置、ｄ／ａ変換回路及び液晶表示装置 |
| JP2008145833A (ja) * | 2006-12-12 | 2008-06-26 | Nec Electronics Corp | 駆動ドライバ及び表示装置 |
| KR100905330B1 (ko) * | 2002-12-03 | 2009-07-02 | 엘지디스플레이 주식회사 | 액정표시장치의 데이터 구동 장치 및 방법 |
| US8031188B2 (en) | 1998-12-21 | 2011-10-04 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, and liquid crystal display device incorporating the same |
-
1993
- 1993-01-13 JP JP371593A patent/JPH06208337A/ja active Pending
-
1994
- 1994-01-12 KR KR1019940000391A patent/KR970000912B1/ko not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6107981A (en) * | 1995-11-06 | 2000-08-22 | Fujitsu Limited | Drive circuit for liquid crystal display device, liquid crystal display device, and driving method of liquid crystal display device |
| JP2000242209A (ja) * | 1998-12-21 | 2000-09-08 | Sony Corp | デジタルアナログ変換回路およびこれを搭載した液晶表示装置 |
| JP4576648B2 (ja) * | 1998-12-21 | 2010-11-10 | ソニー株式会社 | 液晶表示装置 |
| US8031188B2 (en) | 1998-12-21 | 2011-10-04 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, and liquid crystal display device incorporating the same |
| JP2001282168A (ja) * | 2000-03-31 | 2001-10-12 | Sony Corp | デジタルアナログ変換回路およびこれを搭載した表示装置 |
| KR100905330B1 (ko) * | 2002-12-03 | 2009-07-02 | 엘지디스플레이 주식회사 | 액정표시장치의 데이터 구동 장치 및 방법 |
| KR100763847B1 (ko) * | 2005-12-20 | 2007-10-05 | 삼성전자주식회사 | 더블 칼럼 구조를 가지는 액정표시 장치의 구동 집적회로 |
| JP2008145833A (ja) * | 2006-12-12 | 2008-06-26 | Nec Electronics Corp | 駆動ドライバ及び表示装置 |
| JP2008033350A (ja) * | 2007-09-20 | 2008-02-14 | Fujitsu Ltd | 選択回路並びにこれを備えた半導体装置、ｄ／ａ変換回路及び液晶表示装置 |
| JP4669501B2 (ja) * | 2007-09-20 | 2011-04-13 | 富士通セミコンダクター株式会社 | 選択回路並びにこれを備えた半導体装置、ｄ／ａ変換回路及び液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970000912B1 (ko) | 1997-01-21 |
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Legal Events
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|---|---|---|---|
| A02 | Decision of refusal |
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