CN1870429B - 半导体集成电路和降低噪声的方法 - Google Patents

Abstract

一种半导体集成电路，包括采样单元(11)、延迟单元(12)、第一运算单元(13、14、15、16、17)和第二运算单元(18、19)。采样单元(11)与时钟信号同步地对从部电路提供的输入信号采样，并且将采样输入信号作为第一信号输出。延迟单元(12)与时钟信号同步地延迟第一信号，并且将延迟的第一信号作为第二信号输出。第一运算单元(13、14、15、16、17)根据第一和第二信号来运算输入信号的信号电平是否维持到等于或长于预定时间段，并且当输入信号的信号电平维持到等于或长于预定时间段时，与时钟信号同步地输出一输出信号。输出信号的信号电平维持到等于或长于预定时间段。第二运算单元(18、19)根据输入信号和输出信号来异步地控制采样单元。

Description

半导体集成电路和降低噪声的方法

技术领域

本发明涉及半导体集成电路和降低噪声的方法，更为确切地说，涉及半导体集成电路的输入电路和在输入电路中降低噪声的方法。

背景技术

众所周知，CR滤波器被***到输入引脚的前一级，以便除去叠加在输入信号上的噪声信号。CR滤波器除去叠加有噪声信号的输入信号中的高频信号，并且分离和提取频率比噪声信号低的输入信号。因此，必须根据输入信号和噪声信号的特性来选择CR滤波器的时间常数。另外，在许多情况下，必须使滤波器的截止特性陡峭，因此增加了部件的数量。因此，在许多情况下，使用了一种能够根据输入信号的维持时间来判断有效输入信号或噪声信号的电路。例如，日本未决公开专利申请JP-A-Heisei，07-38535和JP-P 2001-211057A公开了这种电路。

在日本未决公开专利申请JP-A-Heisei，07-38535中公开的电路安装在用于异步串行编码传输方法的解调电路的数据输入侧。该电路用于去除单一噪声。该噪声去除电路具有四个D型触发器电路。当输入数据为0时，D型触发器(1)在时钟信号的上升沿断开。当在断开状态下生成单一噪声时，D型触发器(1)在时钟信号的上升沿接通，并且在下一个时钟信号的上升沿断开。当D型触发器(1)由于单个噪声的生成而接通时，D型触发器(2)断开，并且当D型触发器(1)断开时，D型触发器(2)接通。D型触发器(3)被D型触发器(1)和(2)的输出以及异或OR电路的输出清除。D型触发器(3)在时钟的下降沿执行分频，以生成采样时钟信号。D型触发器(4)在采样时钟信号中对D型触发器(1)的输出进行同步和输出，并且提供给解调电路。

在日本未决公开专利申请JP-P 2001-211057A中公开的电路是输入滤波器电路，用于对通过输入线路提供的数据流进行滤波。该电路具有第一寄存器(1A)、时钟输入信号和开关器件(4、5和8)。第一寄存器(1A)是位于寄存器链(1)中的寄存器，其中信号输入引脚连接到输入线路(2)。时钟输入信号被提供给连接到时钟线路(3)的多个寄存器(1A、1B和1C)。这是用于以高于数据流中的最大数据传递频率的采样频率来传递采样信号(T)。开关(4、5和8)连接到寄存器链(1)。当在各多个寄存器(1A、1B和1C)中生成的输出信号处于同一逻辑电平时，输出线路(9)被切换到多个寄存器(1A、1B和1C)的信号输出逻辑电平。

当与时钟周期同步的噪声信号被叠加到输入信号上时，这种电路容易发生错误操作。因此，当根据噪声的异步特性来除去这种噪声信号时，只有使寄存器链更长，除此之外别无他法。这就意味着时间常数变得更长。

在日本未决公开专利申请JP-P 2000-286685A中公开了一种电路，作为不依赖于滤波常数来去除噪声信号的电路。这种电路具有级联的第一和第二寄存器，以便根据对应于滤波器常数的滤波器时钟信号来执行操作，并且这是一种用于根据两级采样方法来对输入信号进行滤波的数字滤波器。差异检测器具有：ExOR门G1、G2；AND门G3、OR门G4；以及D型触发器FF3。差异检测器工作在比滤波器时钟FCLK的频率高的采样时钟SCLK，并且检测噪声。当进行噪声检测时，差异检测器切换和控制选择器S，并且防止FF1的输出被提供给FF2。两级级联构造的触发器FF1、FF2工作在滤波器时钟FCLK。然后，除非噪声被差异检测器检测到，否则当有滤波器时钟FCLK时，FF1在进行采样时保持/输出输入信号“a”。然后，FF2在下一个采样时进行滤波之后，将该输入信号“a”作为输入信号进行输出。

该电路需要将采样时钟设置得比输入信号高。另外，电路构造比较复杂。这里，图1为示出了现有电路的例子的电路图，它对具有预定信号长度的输入信号进行检测，并且然后去除噪声信号。

该现有电路包括D型触发器110、112和113，逻辑积电路(下面称之为AND电路)114、116，以及逻辑和电路(下面称之为OR电路)115、117。每一个D型触发器110、112和113与采样时钟CK同步地对提供给输入引脚D的信号进行采样，并且输出来自输出引脚Q的输出信号。D型触发器110接收来自外部电路的输入信号Din，并且将表示采样结果的输出信号输出到节点A。在节点A处的该输出信号被提供给下一级的D型触发器112的输入引脚D、AND电路114以及OR电路115。D型触发器112的节点B处的输出信号被提供给AND电路114以及OR电路115。AND电路114的节点C处的输出信号被提供给OR电路117。OR电路115的节点D处的输出信号被提供给AND电路116。AND电路16还接收D型触发器113的输出信号Dout。AND电路116的节点E处的输出信号被提供给OR电路117。OR电路117的节点F处的输出信号被提供给D型触发器113。D型触发器13处的输出信号成为该滤波电路中的输出Dout。

第一级的D型触发器110是用于采样输入信号的电路。下一级的D型触发器112是用于延迟采样信号的电路。组合电路执行噪声去除判断，以便根据该采样信号和该延迟采样信号来判断这些信号是否处于同一电平，并且然后将结果信号提供给D型触发器13。这里，根据与作为常数时间段的采样周期中的一个周期也就是两个采样相对应的信号电平，来判断它是否是噪声。

下面来讲述这种电路的操作。图2为示出了现有电路的操作的时序图。在图2中，(a)示出了时钟信号CK，(b)和(i)分别示出了输入信号Din和输出信号Dout，并且(c)至(h)分别示出了节点A至F处的信号。与时钟信号CK的上升沿同步，每一个D型触发器110、112和113对施加到每一个引脚D的信号进行采样。符号T1至T9被分配给该时钟信号CK的上升时刻。

输入信号Din具有在时刻T2附近没有填满一个周期的“高”电平脉冲信号，如图2(b)所示。D型触发器110与时钟信号CK同步地对“高”电平进行采样，并且然后如图2(c)所示，将输出设置为“高”电平。在时刻T3，由于输入信号Din为“低”电平，因此D型触发器110输出“低”电平。因此，节点A在时刻T2和时刻T3之间变为“高”电平的状态(图2(c))。

D型触发器112对节点A的状态进行采样。因此，D型触发器112的节点B处的输出信号变为节点A的状态被延迟一个周期的状态下，如图2(d)所示。也就是说，节点B在时刻T3和时刻T4之间变为“高”电平的状态。

AND电路114输出节点A和节点B的状态之间的逻辑积。因此，如图2(e)所示，节点C在时刻T2和时刻T4之间不变成“高”电平。由于OR电路115输出节点A和节点B的状态之间的逻辑和，如图2(f)所示，因此节点D在时刻T2和时刻T4之间处于“高”电平。AND电路116输出节点D和输出信号Dout之间的逻辑积。由于输出信号Dout在时刻T2和时刻T4之间处于“低”电平，如图(i)所示，因此节点E时刻T2和时刻T4之间仍然处于“低”电平，如图2(g)所示。因此，OR电路117的输出仍然处于如图2(h)所示的“低”电平。然后，D型触发器113维持“低”电平，如图2(i)所示。因此，在输入只在对噪声信号进行一次采样时处于“高”电平的信号的情况下，可知这种电路的输出信号不会发生改变，并且噪声信号被去除。

下面来讲述提供期望输入信号的情况，其中输入信号Din在时刻T5和时刻T6之间处于“高”电平，如图2(b)所示。由于输入信号Din在时刻T5和时刻T6时为“高”电平，因此节点A处的信号电平在时刻T5和时刻T7之间的时间段中变为“高”电平，如图2(c)。D型触发器112以时钟信号CK的时序，对节点A处的该信号进行采样，并且将延迟了一个时钟的信号输出到节点B。也就是说，节点B的信号电平在时刻T6和时刻T8之间的时间段中为“高”电平(图2(d))。

因此，作为AND电路114的输出信号的节点C的信号电平只在时刻T6和时刻T7之间的一个时钟时间段中变成“高”电平(图2(e))。另外，作为OR电路115的输出信号的节点D的信号电平在时刻T5和时刻T8之间的三个时钟时间段中变成“高”电平(图2(f))。当节点C变成“高”电平时，OR电路117处的节点F的输出信号变成“高”电平。因此，D型触发器113在时刻T7处采样“高”电平，并且将“高”电平输出到输出信号Dout，如图2(i)所示。

当输出信号Dout变成“高”电平时，AND电路116将节点D的信号电平输出到节点E。因此，节点E的信号电平在节点D变成“高”电平时的时刻T7和节点D变成“低”电平时的时刻T8之间是“高”电平(图2(g))。由于节点E的信号电平是“高”，因此OR电路117的输出信号直到时刻T8为止一直为“高”电平(图2(h))。由于节点F的信号电平直到时刻T8为止一直为“高”电平，因此D型触发器113的输出Dout直到时刻T9为止一直为“高”电平(图2(i))。也就是说，在时刻T5和时刻T6连续两次采样到“高”电平的信号能输出信号Dout，信号Dout在时刻T7和时刻T9之间的两个时钟时间段中处于“高”电平。

这样，在短时间段中处于“高”电平的输入信号Din没有被作为噪声反映到输出Dout中。另一方面，维持到一定程度的信号(在这种情况下为两个采样时间段)被作为标准输入信号反映到输出Dout中。不过，如图2(b)中的虚线所示，甚至在接近时刻T5和时刻T6的中间处没有维持为“高”电平的情况下，其中在时刻t5和时刻t6处D型触发器110采样输入信号Din，则其也可以像“高”电平从时刻T5维持到时刻T6那样操作。因此，该电路一般用在偶发地生成噪声的环境中，也就是连续两次或多次采样的噪声有可能去除的环境中。

即使当有效信号电平为低时，操作也是一样的。图3为示出了现有电路的另一操作的时序图。在图3，(a)示出了时钟信号CK，(b)和(i)分别示出了输入信号Din和输出信号Dout，并且(c)至(h)分别示出了节点A至F处的信号。如图3的(a)至(i)所示，即使提供了甚至只在时刻T2变成“低”电平的输入信号Din，D型触发器113的输出信号Dout仍然处于“高”。在时刻T5和时刻T6处变成“低”电平的输入信号被反映在输出信号，以便在两个时钟时间段中处于“低”电平。如图3(b)中的虚线所示，假定在时刻T5和时刻T6之间的中间处为“高”电平，并且即使“低”电平没有维持这种状态也在维持，则输出信号Dout在时刻T7和时刻T9之间处于“低”电平。

这样，同步噪声去除对于去除散点噪声起到有效的作用。不过，在各种噪声环境下，或者在易于与采样周期同步地生成噪声的情况下，在这些电路中无法很好地除去噪声。

发明内容

为了实现本发明的一个方面，本发明提出了一种半导体集成电路，包括：采样单元，其被构造为与时钟信号同步地对从外部电路提供的输入信号进行采样，并且将采样的输入信号作为第一信号进行输出；延迟单元，其被构造为与时钟信号同步地对第一信号进行延迟，并且将延迟的第一信号作为第二信号进行输出；第一运算单元，其被构造为根据第一和第二信号来运算输入信号的信号电平是否维持到等于或长于预定时间段，并且当输入信号的信号电平维持到等于或长于预定时间段时，与时钟信号同步地输出一输出信号，其中输出信号的信号电平维持到等于或长于预定时间段；以及第二运算单元，其被构造为根据输入信号和输出信号来异步地控制采样单元。

在本发明中，这种电路能够根据输入信号的信号电平是否在预定时间段中维持，来判断有效输入信号或噪声信号。因此，如果输入信号是不在预定时间段中维持的噪声，则该电路不输出响应输入信号的输出信号。因此，输出信号不受噪声的影响，并且能够降低噪声。

附图说明

从结合附图的如下说明中，将使本发明的上述和其他目的、优势和特征更加清楚，其中：

图1为电路图，示出了现有噪声去除电路的例子；

图2为时序图，示出了现有噪声去除电路的操作；

图3为时序图，示出了现有噪声去除电路的另一个操作；

图4为电路图，示出了在根据本发明的实施例的半导体集成电路中的信号输入单元的电路；

图5为时序图，示出了在根据本发明的实施例的半导体集成电路中的信号输入单元的电路的操作；以及

图6为时序图，示出了在根据本发明的实施例的半导体集成电路中的信号输入单元中的电路的另一操作。

具体实施方式

现在参考解释性实施例在此讲述本发明。本领域的技术人员都知道，使用本发明的讲解可以实现许多可替换的实施例，并且本发明并不限于为解释性目的而示出的实施例。

下面参考附图来讲述根据本发明的半导体集成电路的实施例。

图4为电路图，示出了在根据本发明的实施例的半导体集成电路中的信号输入单元的电路。用于去除信号的信号输入单元电路包括D型触发器11、12和13，逻辑积电路(下面称之为AND电路)14、16和18，逻辑和电路(下面称之为OR电路)15、17，以及NOR电路19。

时钟信号CK被提供给D型触发器11、12和13的时钟引脚。输入信号Din被提供给D型触发器11、AND电路18和NOR电路19的输入引脚D。输出信号Dout被提供给AND电路16、AND电路18和NOR电路19。来自AND电路18的输出引脚的输出信号通过节点G被提供给D型触发器11的置位引脚S。来自NOR电路19的输出引脚的输出信号通过节点H被提供给D型触发器11的复位引脚R。来自D型触发器11的输出引脚Q的输出信号通过节点A被提供给D型触发器12的输入引脚D以及AND电路14和OR电路15的输入引脚。来自D型触发器12的输出引脚Q的输出信号通过节点B被提供给AND电路14和OR电路15的输入引脚。来自AND电路14的输出引脚的输出信号通过节点C被提供给OR电路17的输入引脚。来自OR电路15的输出引脚的输出信号通过节点D被提供给AND电路16的输入引脚。来自AND电路16的输出引脚的输出信号通过节点E被提供给OR电路17的输入引脚。来自OR电路17的输出引脚的输出信号通过节点F被提供给D型触发器13的输入引脚D。

每一个D型触发器11、12和13与时钟信号CK的上升沿同步地采样提供给输入引脚D的信号，并且从输出引脚Q输出采样信号。当提供给置位引脚S的信号变成“高”电平时，D型触发器11将输出引脚Q设置为“高”电平。当提供给复位引脚R的信号变成“高”电平时，D型触发器11将输出引脚Q设置为“低”电平。也就是说，D型触发器11是具有异步置位/复位的D型触发器。

D型触发器11起到采样电路的功能，用于与时钟信号CK的上升沿同步地采样输入信号Din，并且发送到内部电路。当输入信号Din和输出信号Dout二者都处于“高”电平时，AND电路18输出具有“高”电平的输出信号，并且置位D型触发器11。当输入信号Din和输出信号Dout两个都处于“低”电平时，NOR电路19输出具有“高”电平的输出信号，并且复位D型触发器11。也就是说，当输入信号Din和输出信号Dout二者具有相同的电平时，D型触发器11被异步置位/复位。

D型触发器12将通过节点A的输出信号，即采样输入信号Din，延迟一个时钟并且输出到节点B。当节点A、B二者被设置为“高”电平时，AND电路14将节点C设置为“高”电平。当节点A、B二者被设置为“低”电平时，OR电路15将节点D设置为“低”电平。当输出信号Dout处于“高”电平时，AND电路16将节点D的电平状态反映到节点E，并且当输出信号Dout处于“低”电平时，将“低”电平的输出信号输出到节点E。OR电路17确定节点C和节点E的逻辑和，并且输出结果信号到节点F。D型触发器13以时钟信号CK的时序对节点F的结果信号进行采样，并且输出输出信号Dout。

下面来讲述该电路的操作。图5为时序图，示出了在根据本发明的实施例的半导体集成电路中的信号输入单元的电路的操作。在图5中，(a)示出了时钟信号CK，(b)和(k)分别示出了输入信号Din和输出信号Dout，并且(c)至(j)分别示出了节点A至H的信号。图5示出了当输入信号Din从“低”电平改变到“高”电平时的电路操作。图5(a)示出了给出采样时序的时钟信号CK。与时钟信号CK的上升沿同步，每一个D型触发器11至13对施加到输入引脚D的信号进行采样，并且输出到输出引脚Q。符号T1至T10被分配给该时钟信号CK的上升沿时刻。

在输入信号Din和输出信号Dout处于“低”电平的状态下，节点A至G也处于“低”电平，并且节点H处于“高”电平。首先，如图5(b)所示，在时刻T2和时刻T3附近提供了处于“高”电平的输入信号Din。这种信号在之前参考图2讲述的现有电路中作为一个脉冲被检测到。当输入信号Din变成“高”电平时，如图5(j)所示，NOR电路19输出“低”电平的输出信号并且释放了D型触发器11的复位状态。D型触发器11在时刻T2对输入信号Din进行采样，并且立即将节点A设置为“高”电平(图5(c))。之后，当输入信号Din变成“低”电平时，NOR电路19将“高”电平的输出信号输出到节点H，并且复位D型触发器11。由于D型触发器11被复位，因此节点A返回到“低”电平。

类似地，在输入信号Din变成“高”电平之后，节点A在时刻T3立即变成“高”电平。然后，当输入信号Din变成“低”电平时，节点A返回到“低”电平。该节点A中电位电平的改变直到D型触发器12执行采样时才得以维持。因此，D型触发器12不采样在节点A的“高”电平信号(电位)。因此，输入信号Din的电平改变没有被传送到D型触发器13。信号电平尽管与时钟信号CK同步，但是没有被维持，因此对如上所述的输出信号Dout没有任何影响(图5(k))。

接下来，提供了从时刻T5至时刻T7维持“高”电平的输入信号Din(图5(b))。当输入信号Din变成“高”电平时，NOR电路19将“低”电平的输出信号输出到节点H，并且释放D型触发器11的复位(图5(j))。如图5(c)所示，D型触发器11在时刻T5采样输入信号Din，并且将节点A设置为“高”电平。直到D型触发器11在时刻T8采样“低”电平的输入信号Din时为止，节点A仍然维持在“高”电平。

在时刻T6，D型触发器12采样节点A的信号(电位)，并且将节点B设置为“高”电平，如图5(d)所示。由于节点A直到时刻T8之前为“高”电平，因此节点B直到时刻T9之前为“高”电平。因此，用于输出节点A、B的逻辑积的AND电路14从时刻T6至时刻T8将节点C设置为“高”电平，如图5(e)所示。另外，用于输出节点A、B的逻辑和的OR电路1 5从时刻T5至时刻T9将节点D设置为“高”电平，如图5(f)所示。

由于节点C变成“高”电平，因此OR电路17从时刻T6开始将节点F设置为“高”电平，如图5(h)所示。在时刻T7，D型触发器13采样节点F的具有“高”电平的信号(电位)，并且将输出信号Dout设置为“高”电平，如图5(k)所示。当输出信号Dout变成“高”电平时，节点E变成“高”电平，并且这种状态维持到节点B变成“低”电平为止(图5(g))。由于节点E直到时刻T9之前维持“高”电平，所以节点F直到时刻T9之前也为“高”电平(图5(h))。因此，D型触发器13采样“高”电平的信号(电位)，直到时刻T9的采样为止，并且在时刻T10采样“低”电平的信号(电位)。也就是说，输出信号Dout在直到时刻T10之前都维持“高”电平，并且在时刻T10时通过采样变成“低”电平(图5(k))。

这样，没有填满时钟的两个周期的输入信号Din被判断为噪声并且被反映到输出信号Dout中。维持了两个时钟周期或更多时钟周期(三个或更多的采样)的输入信号Din被传递到输出信号Dout。换句话说，为了将输入信号Din的改变反映到输出信号Dout，需要的条件是：在输入信号Din的上升沿之后，输入信号Din在时间段“Pg”中维持“高”电平，直到输出信号Dout的上升沿为止。

图6为时序图，示出了在根据本发明的实施例的半导体集成电路中的信号输入单元中的电路的另一操作。如图6所示，甚至当信号电平从“高”电平变化到“低”电平时也能进行该操作。在输出信号Dout为“高”电平的状态下，输入信号Din和节点A至G为“高”电平，并且节点H为“低”电平。提供在时刻T2和时刻T3附近处于“低”电平的输入信号Din(图6(b))。当输入信号Din变成“低”电平时，AND电路18输出“低”电平的输出信号，并且释放D型触发器11的置位状态(图6(i))。D型触发器11在时刻T2采样输入信号Din，并且将节点A设置为“低”电平(图6(c))。之后，当输入信号Din变成“高”电平时，AND电路18将“高”电平的输出信号输出到节点G，并且置位D型触发器11(图6(i))。由于置位了D型触发器11，因此节点A被切换到“高”电平(图6(c))。

类似地，在输入信号Din变成“低”电平之后，节点A在时刻T3立即变成“低”电平。然后，当输入信号Din变成“高”电平时，节点A返回到“高”电平(图6(c))。直到当D型触发器12执行采样的时刻，该节点A的电位电平的改变才得以维持。因此，D型触发器12不采样节点A处的“低”电平的信号(电位)(图6(d))。因此，输入信号Din中的电平改变没有传递到D型触发器13(图6(k))。

接下来，提供了从时刻T5至时刻T7维持“低”电平的输入信号Din(图6(b))。当输入信号Din变成“低”电平时，AND电路18将“低”电平的输出信号输出到节点G，并且释放D型触发器11的置位(图6(i))。D型触发器11在时刻T5采样输入信号Din，并且将节点A设置到“低”电平。节点A一直维持“低”电平，直到D型触发器11在时刻T8采样“高”电平的输入信号Din(图6(c))。

在时刻T6，D型触发器12采样节点A的信号(电位)，并且将节点B设置到“低”电平(图6(d))。由于节点A直到时刻T8之前处于“低”电平，因此节点B直到时刻T9之前也处于“低”电平。因此，用于输出节点A、B的逻辑积的AND电路14从时刻T5至时刻T9将节点C设置为“低”电平(图6(e))。另外，用于输出节点A、B的逻辑和的OR电路15从时刻T6至时刻T8将节点D设置为“低”电平(图6(f))。

由于节点D变成“低”电平，因此AND电路16将节点E设置为“低”电平(图6(g))。由于节点E变成“低”电平，所以OR电路17将节点F设置为“低”电平(图6(h))。在时刻T7，D型触发器13采样节点F的“低”电平的信号(电位)，并且将输出信号Dout设置为“低”电平(图6(k))。当输出信号Dout变成“低”电平时，节点E变成“低”电平。然后，“低”电平一直维持，直到当输出信号Dout变成“高”电平时的时刻T10为止。

另一方面，由于节点C在时刻T9变成“高”电平(图6(e))，因此节点F在时刻T9之后变成“高”电平(图6(h))。D型触发器13在直到时刻T9之前采样节点F的“低”电平的信号(电位)，并且在时刻T10采样节点F的“高”电平的信号(电位)。因此，输出信号Dout从时刻T7至时刻T10变成“低”电平，并且在时刻T10之后变成“高”电平(图6(k))。

这样，甚至当输入信号Din从“高”电平改变到“低”电平时，没有填满时钟的两个周期的输入信号Din被判断为噪声，并且没有被反映到输出信号Dout中。维持了两个时钟周期或更多时钟周期(三个或更多的采样)的输入信号Din被传递到输出信号Dout。换句话说，为了将输入信号Din的改变反映到输出信号Dout，需要的条件是：在输入信号Din的下降沿之后，输入信号Din在时间段“Pg”中维持“低”电平，直到输出信号Dout的下降沿为止。

该电路能够根据信号电平持续了时间段“Pg”这一事实来判断有效输入信号或噪声信号。直到对应于有效输入信号的输出信号的输出为止的延迟时间，对应于两个时钟。这对于噪声信号与时钟信号同步，或者在各种噪声环境下进行使用的情况特别有效。也就是说，如现有电路中所述，与执行多次采样以便防止输入可能发生的噪声的电路相比，可以减小电路规模，并且减少延迟时间。

时间段“Pg”可以通过以多级连接D型触发器12来进行设置。当向D型触发器12的后一级添加一级D型触发器以便使用那个D型触发器的输出来作为节点B时，节点B的上升沿/下降沿从上述时序延迟一个时钟。因此，可以使必须维持信号电平的时间段“Pg”长出一个时钟。

另外，在这种情况下，该噪声去除电路的输出被用作为输出Dout。不过，如果在上升沿/下降沿来自时钟信号的延迟是允许的，则可以使用节点F的信号来作为输出信号。

如上所述，当叠加在输入信号上的噪声信号与时钟同步一致时，一般需要借助于诸如LPF(低通滤波器)等外部附加电路的对策。不过，在本发明中，由于该电路被***到需要有该对策的输入单元中，因此不需要外部附加电路，这能够降低***成本。

根据本发明，可以提出这种不错误地接收噪声信号的半导体集成电路。另外，根据本发明，由于不需要外部附加电路，因此能够降低成本。

很明显，本发明并不限于上述实施例，并且可以对其进行修订和更改，而不偏离本发明的范围和精神。

Claims (14)

1.一种半导体集成电路，包括：

采样单元，其被构造为与时钟信号同步地对输入信号进行采样，并且将所述采样输入信号作为第一信号进行输出，所述采样单元具有置位引脚和复位引脚，所述置位引脚根据具有高电平的置位信号来以所述高电平设置所述第一信号，所述复位引脚根据具有所述高电平的复位信号来以低电平设置所述第一信号，其中所述置位信号为被提供到所述置位引脚的信号，所述复位信号为被提供到所述复位引脚的信号；

延迟单元，其被构造为与所述时钟信号同步地对所述第一信号进行延迟，并且与所述时钟信号同步地将延迟的第一信号作为第二信号进行输出；

第一运算单元，其与所述采样单元和所述延迟单元相连接，以响应于所述第一信号和所述第二信号来提供输出信号，所述第一运算单元根据所述第一和第二信号来运算所述输入信号的信号电平是否维持到等于或长于预定时间段，并且当所述输入信号的所述信号电平维持到等于或长于所述预定时间段时，与所述时钟信号同步地输出所述输出信号，其中所述输出信号的信号电平维持到等于或长于所述预定时间段；以及

第二运算单元，其被构造为根据均具有所述高电平的所述输入信号和所述输出信号来输出所述置位信号到所述置位引脚，并且根据均具有所述低电平的所述输入信号和所述输出信号来输出所述复位信号到所述复位引脚。

2.如权利要求1所述的半导体集成电路，其中所述采样单元包括第一触发器，并且

根据所述输入信号和所述输出信号，所述第二运算单元控制所述第一触发器，使其处于所述第一触发器异步地输出与逻辑真相对应的信号的置位状态和所述第一触发器异步地输出与逻辑假相对应的信号的复位状态中的至少一个状态。

3.如权利要求1所述的半导体集成电路，其中当所述输入信号的信号电平与所述输出信号的信号电平一致时，所述第二运算单元控制所述采样单元，以输出信号电平与所述输入信号的信号电平一致的所述第一信号。

4.如权利要求1所述的半导体集成电路，其中所述第二运算单元包括：

逻辑积电路，其被构造为计算所述输入信号和所述输出信号之间的逻辑积，以及

反相逻辑和电路，其被构造为计算所述输入信号和所述输出信号之间的反相逻辑和，

其中，当所述输入信号和所述输出信号的信号电平与逻辑真的信号电平一致时，所述逻辑积电路将所述采样单元设置为置位状态，并且

当所述输入信号和所述输出信号的信号电平与逻辑假的信号电平一致时，所述反相逻辑和电路将所述采样单元设置为复位状态，并且

所述采样单元在所述置位状态下异步地输出与逻辑真相对应的信号，并且所述采样单元在所述复位状态下异步地输出与逻辑假相对应的信号。

5.如权利要求4所述的半导体集成电路，其中所述采样单元包括第一触发器，其被所述第二运算单元控制在所述置位状态和所述复位状态中的至少一个状态下。

6.如权利要求1所述的半导体集成电路，其中所述延迟单元包括第二触发器，其被构造为响应所述时钟信号，通过采样所述第一信号来输出所述第二信号。

7.如权利要求1所述的半导体集成电路，其中所述延迟单元包括具有多级连接的多个触发器，

所述多个触发器的第一级触发器响应所述时钟信号，采样所述第一信号，并且

所述多个触发器的最后一级触发器响应所述时钟信号，输出所述第二信号。

8.一种降低半导体集成电路的输入电路中的噪声的方法，其中所述输入电路包括：

采样单元；

延迟单元；

第一运算单元；以及

第二运算单元，

所述方法包括：

(a)所述采样单元与时钟信号同步地对输入信号进行采样，并且将所述采样输入信号作为第一信号进行输出，所述采样单元具有置位引脚和复位引脚，所述置位引脚根据具有高电平的置位信号来以所述高电平设置所述第一信号，所述复位引脚根据具有所述高电平的复位信号来以低电平设置所述第一信号，其中所述置位信号为被提供到所述置位引脚的信号，所述复位信号为被提供到所述复位引脚的信号；

(b)所述延迟单元与所述时钟信号同步地对所述第一信号进行延迟，并且与所述时钟信号同步地将所述延迟的第一信号作为第二信号进行输出；

(c)与所述采样单元和所述延迟单元相连接的所述第一运算单元响应于所述第一信号和所述第二信号来提供输出信号，并且根据所述第一和第二信号来运算所述输入信号的信号电平是否维持到等于或长于预定时间段，并且当所述输入信号的所述信号电平维持到等于或长于所述预定时间段时，与所述时钟信号同步地输出所述输出信号，其中所述输出信号的信号电平维持到等于或长于所述预定时间段；以及

(d)所述第二运算单元根据均具有所述高电平的所述输入信号和所述输出信号来输出所述置位信号至所述置位引脚，并且根据均具有所述低电平的所述输入信号和所述输出信号来输出所述复位信号到所述复位引脚。

9.如权利要求8所述的降低噪声的方法，其中所述采样单元包括第一触发器，并且

所述步骤(d)包括：

(d1)根据所述输入信号和所述输出信号，所述第二运算单元对所述第一触发器进行控制，使其处于所述第一触发器异步地输出与逻辑真相对应的信号的置位状态和所述第一触发器异步地输出与逻辑假相对应的信号的复位状态中的至少一个状态。

10.如权利要求8所述的降低噪声的方法，其中所述步骤(d)包括：

(d2)当所述输入信号的信号电平与所述输出信号的信号电平一致时，所述第二运算单元控制所述采样单元，以输出信号电平与所述输入信号的信号电平一致的所述第一信号。

11.如权利要求8所述的降低噪声的方法，其中所述第二运算单元包括：

逻辑积电路，其被构造为计算所述输入信号和所述输出信号之间的逻辑积，以及

反相逻辑和电路，其被构造为计算所述输入信号和所述输出信号之间的反相逻辑和，

所述步骤(d)包括：

(d3)当所述输入信号和所述输出信号的信号电平与逻辑真的信号电平一致时，所述逻辑积电路将所述采样单元设置为置位状态，以及

(d4)当所述输入信号和所述输出信号的信号电平与逻辑假的信号电平一致时，所述反相逻辑和电路将所述采样单元设置为复位状态，

所述步骤(a)包括：

(a1)所述采样单元在所述置位状态下异步地输出与逻辑真相对应的信号，并且所述采样单元在所述复位状态下异步地输出与逻辑假相对应的信号。

12.如权利要求11所述的降低噪声的方法，其中所述采样单元包括第一触发器，并且

所述步骤(d)包括：

(d5)根据所述输入信号和所述输出信号的逻辑状态，所述第二运算单元异步地控制所述第一触发器，使其处于所述置位状态和所述复位状态中的至少一个状态下。

13.如权利要求8所述的降低噪声的方法，其中所述延迟单元包括第二触发器，并且

所述步骤(d)包括：

(d1)所述第二触发器响应所述时钟信号，通过采样所述第一信号来输出所述第二信号。

14.如权利要求8所述的降低噪声的方法，其中所述延迟单元包括具有多级连接的多个触发器，

所述步骤(d)包括：

(d2)所述多个触发器的第一级触发器响应所述时钟信号，采样所述第一信号，以及

(d3)所述多个触发器的最后一级触发器响应所述时钟信号，输出所述第二信号。

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