JP2639315B2 - Ｐｌｌ回路 - Google Patents
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- 238000001914 filtration Methods 0.000 claims description 8
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- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
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- 239000004065 semiconductor Substances 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
-
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＰＬＬ回路に関し、特に
細かいステップ間隔の発振周波数が得られ、かつ充分短
い時間で応答するＰＬＬ回路に関する。
細かいステップ間隔の発振周波数が得られ、かつ充分短
い時間で応答するＰＬＬ回路に関する。
【０００２】
【従来の技術】一般に、ＰＬＬ（Phase-Locked-Loop ）
回路として図４に示すようなものが知られている。この
ＰＬＬ回路は、制御電圧によって発振周波数の制御が可
能な電圧制御発振器４１と、入力設定値で設定された分
周比で電圧制御発振器からの信号を分周する分周器４２
と、分周器４２の出力信号と基準周波数信号との位相比
較を行い位相誤差信号を制御電圧として電圧制御発振器
４１へ出力する位相比較器４３とを有している。なお、
位相比較器４３は、位相比較を行う毎に発生するパルス
状の信号成分を充分に阻止するフィルタを有している。
回路として図４に示すようなものが知られている。この
ＰＬＬ回路は、制御電圧によって発振周波数の制御が可
能な電圧制御発振器４１と、入力設定値で設定された分
周比で電圧制御発振器からの信号を分周する分周器４２
と、分周器４２の出力信号と基準周波数信号との位相比
較を行い位相誤差信号を制御電圧として電圧制御発振器
４１へ出力する位相比較器４３とを有している。なお、
位相比較器４３は、位相比較を行う毎に発生するパルス
状の信号成分を充分に阻止するフィルタを有している。
【０００３】このＰＬＬ回路では、分周器４２の分周比
をｋ、基準周波数信号の周波数をｆｒとすると、発振周
波数ｆｏは、ｆｏ＝ｋ×ｆｒ、で示される。ここで、分
周比ｋが整数であることを考えると、このＰＬＬ回路で
は、周波数ステップ間隔ｆｒの発振周波数が得られるこ
とが分かる。
をｋ、基準周波数信号の周波数をｆｒとすると、発振周
波数ｆｏは、ｆｏ＝ｋ×ｆｒ、で示される。ここで、分
周比ｋが整数であることを考えると、このＰＬＬ回路で
は、周波数ステップ間隔ｆｒの発振周波数が得られるこ
とが分かる。
【０００４】さて、このＰＬＬ回路を用いて、より細か
い周波数ステップ間隔の発振周波数を得るには、基準周
波数ｆｒを低下させればい。ところが、基準周波数ｆｒ
を低下させると、位相比較器４３のフィルタの遮断周波
数も低く設定しなければならない。位相比較器４３のフ
ィルタの遮断周波数を低下させると、そのフィルタの時
定数が大きくなるので、出力が安定するまでの時間が長
くなる。即ち、このＰＬＬ回路で、より細かい周波数ス
テップ間隔の発振周波数を得ようとすると、発振周波数
の切り替えに対して、出力される発振周波数が安定する
までの時間が長くなるという問題点がある。
い周波数ステップ間隔の発振周波数を得るには、基準周
波数ｆｒを低下させればい。ところが、基準周波数ｆｒ
を低下させると、位相比較器４３のフィルタの遮断周波
数も低く設定しなければならない。位相比較器４３のフ
ィルタの遮断周波数を低下させると、そのフィルタの時
定数が大きくなるので、出力が安定するまでの時間が長
くなる。即ち、このＰＬＬ回路で、より細かい周波数ス
テップ間隔の発振周波数を得ようとすると、発振周波数
の切り替えに対して、出力される発振周波数が安定する
までの時間が長くなるという問題点がある。
【０００５】この様な問題点を解決したＰＬＬ回路とし
て図５に示すものがある。このＰＬＬ回路は、電圧制御
発振器５１と、電圧制御発振器５１からの周波数信号を
ｋ分周する第１の分周器５２と、第１の分周器５２で分
周された信号をさらに分周する第２の分周器５３と、第
１の分周器５２で分周された信号と基準周波数信号との
位相を比較する位相比較器５４と、第２の分周器５３で
分周された信号に基づいて三角波を発生する三角波発生
器５５と、位相比較器５４の出力信号と三角波発生器５
５の出力信号とを加算する加算器５６とを有している。
て図５に示すものがある。このＰＬＬ回路は、電圧制御
発振器５１と、電圧制御発振器５１からの周波数信号を
ｋ分周する第１の分周器５２と、第１の分周器５２で分
周された信号をさらに分周する第２の分周器５３と、第
１の分周器５２で分周された信号と基準周波数信号との
位相を比較する位相比較器５４と、第２の分周器５３で
分周された信号に基づいて三角波を発生する三角波発生
器５５と、位相比較器５４の出力信号と三角波発生器５
５の出力信号とを加算する加算器５６とを有している。
【０００６】このＰＬＬ回路では、第１の分周器に入力
された信号が、ｋ分周またはｋ＋ｊ分周（ｊは０以外の
整数）される。分周された信号は、位相比較器５４に入
力され、基準周波数と位相比較される。また、第１の分
周器で分周された信号は、第２の分周器５３に入力され
更にｓ分周される。第２の分周器５３で分周された信号
は三角波発生器５５に入力される。更に、第２の分周器
は、所定のタイミングで第１の分周器５２に切替信号を
出力し、ｋ分周と、ｋ＋ｊ分周の切り替えを行う。
された信号が、ｋ分周またはｋ＋ｊ分周（ｊは０以外の
整数）される。分周された信号は、位相比較器５４に入
力され、基準周波数と位相比較される。また、第１の分
周器で分周された信号は、第２の分周器５３に入力され
更にｓ分周される。第２の分周器５３で分周された信号
は三角波発生器５５に入力される。更に、第２の分周器
は、所定のタイミングで第１の分周器５２に切替信号を
出力し、ｋ分周と、ｋ＋ｊ分周の切り替えを行う。
【０００７】三角波発生器５５は、第２の分周器からの
分周信号に基づいて周期Ｔの三角波を発生する。位相比
較器５４からの比較結果と三角波発生器５５からの三角
波は、加算器で加算（減算）される。これにより、位相
比較器からの比較結果に含まれる周期Ｔの変動信号は除
去される。そして、加算器５６の出力信号は、周波数制
御信号として電圧制御発振器５１へ供給される。
分周信号に基づいて周期Ｔの三角波を発生する。位相比
較器５４からの比較結果と三角波発生器５５からの三角
波は、加算器で加算（減算）される。これにより、位相
比較器からの比較結果に含まれる周期Ｔの変動信号は除
去される。そして、加算器５６の出力信号は、周波数制
御信号として電圧制御発振器５１へ供給される。
【０００８】このＰＬＬ回路において、第１の分周器で
周期Ｔの間にｋ＋１分周がｍ回行なわれ、ｋ分周がｓ−
ｍ回行なわれたとする。すると、発振周波数ｆｏは、ｆ
ｏ＝（ｋ＋（ｍ／ｓ））×ｆｒ，で表され、周波数ステ
ップ間隔（ｆｒ／ｓ）の発振周波数を得ることができる
ことが分かる。即ち、基準周波数信号ｆｒを小さくする
こと無く周波数ステップ間隔の小さい発振周波数を得る
ことができる。この様なＰＬＬ回路は、例えば、特開昭
６３−２８１３１号公報に示されている。
周期Ｔの間にｋ＋１分周がｍ回行なわれ、ｋ分周がｓ−
ｍ回行なわれたとする。すると、発振周波数ｆｏは、ｆ
ｏ＝（ｋ＋（ｍ／ｓ））×ｆｒ，で表され、周波数ステ
ップ間隔（ｆｒ／ｓ）の発振周波数を得ることができる
ことが分かる。即ち、基準周波数信号ｆｒを小さくする
こと無く周波数ステップ間隔の小さい発振周波数を得る
ことができる。この様なＰＬＬ回路は、例えば、特開昭
６３−２８１３１号公報に示されている。
【０００９】
【発明が解決しようとする課題】しかしながら、三角波
を用いて、発振周波数の周波数ステップ間隔を小さくす
る方法では、三角波の発生誤差がそのまま電圧制御発振
器５１の発振周波数の安定度を悪化させるという問題点
がある。
を用いて、発振周波数の周波数ステップ間隔を小さくす
る方法では、三角波の発生誤差がそのまま電圧制御発振
器５１の発振周波数の安定度を悪化させるという問題点
がある。
【００１０】本発明は、基準周波数を低下させることな
く、周波数ステップ間隔が小さく、しかも安定した発振
周波数が得られるＰＬＬ回路を提供することを目的とす
る。
く、周波数ステップ間隔が小さく、しかも安定した発振
周波数が得られるＰＬＬ回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明によれば、周波数
制御信号によって発振周波数が制御され、発振周波数信
号を出力する可変周波数発振手段と、前記発振周波数信
号をクロックとして用いて、規則的に周期が変化し、か
つ前記周期が変化するタイミングが互いに所定時間だけ
ずれている複数の時系列パルス列を出力するパルス列発
生手段と、入力された基準周波数信号と前記複数の時系
列パルス列の各々との位相差を求め、その和を前記基準
周波数信号と前記発振周波数信号との位相誤差を表す位
相誤差信号として出力する位相比較手段と、前記位相誤
差信号をろ波して前記可変周波数発振手段へ前記周波数
制御信号として出力するろ波手段とを備えたことを特徴
とするＰＬＬ回路が得られる。
制御信号によって発振周波数が制御され、発振周波数信
号を出力する可変周波数発振手段と、前記発振周波数信
号をクロックとして用いて、規則的に周期が変化し、か
つ前記周期が変化するタイミングが互いに所定時間だけ
ずれている複数の時系列パルス列を出力するパルス列発
生手段と、入力された基準周波数信号と前記複数の時系
列パルス列の各々との位相差を求め、その和を前記基準
周波数信号と前記発振周波数信号との位相誤差を表す位
相誤差信号として出力する位相比較手段と、前記位相誤
差信号をろ波して前記可変周波数発振手段へ前記周波数
制御信号として出力するろ波手段とを備えたことを特徴
とするＰＬＬ回路が得られる。
【００１２】
【実施例】以下に、本発明の実施例を説明する。図１に
本発明の一実施例を示す。図１のＰＬＬ回路は、電圧制
御発振器１１、フリップフロップ１２、加算器１３、減
算器１４、選択器１５、数値比較器１６乃至１９、フリ
ップフロップ２０乃至２４、ゲート部２５、合成部２
６、及び、ろ波部２７を備えている。
本発明の一実施例を示す。図１のＰＬＬ回路は、電圧制
御発振器１１、フリップフロップ１２、加算器１３、減
算器１４、選択器１５、数値比較器１６乃至１９、フリ
ップフロップ２０乃至２４、ゲート部２５、合成部２
６、及び、ろ波部２７を備えている。
【００１３】以下、図１乃至図３を参照して、本実施例
のＰＬＬ回路の動作を説明する。フリップフロップ１
２、加算器１３、減算器１４、及び選択器１５は、それ
ぞれ、例えば、１３ビットの数値を扱えるものである。
加算器１３は、フリップフロップ１２から出力された数
値に所定の値（本実施例では“４”：数値比較器１６乃
至１９の個数に一致）を加算して出力する。加算器１３
の出力は、減算器１４及び選択器１５に入力される。減
算器１４は、加算器１３の出力する数値から設定値ｎ
（ｎ：整数、図１の構成においては５２０以上８１８８
以下）を減算して選択器１５に出力する。選択器１５
は、減算器１４の出力が負のときは、加算器１３の出力
を選択する。また、減算器１４の出力が０及び正のとき
は、減算器１４の出力を選択する。フリップフロップ１
２は、電圧制御発振器１１の出力をクロックとして、選
択器１５が選択した数値を取り込み、次のクロックタイ
ミングで取り込んだ数値を出力する。
のＰＬＬ回路の動作を説明する。フリップフロップ１
２、加算器１３、減算器１４、及び選択器１５は、それ
ぞれ、例えば、１３ビットの数値を扱えるものである。
加算器１３は、フリップフロップ１２から出力された数
値に所定の値（本実施例では“４”：数値比較器１６乃
至１９の個数に一致）を加算して出力する。加算器１３
の出力は、減算器１４及び選択器１５に入力される。減
算器１４は、加算器１３の出力する数値から設定値ｎ
（ｎ：整数、図１の構成においては５２０以上８１８８
以下）を減算して選択器１５に出力する。選択器１５
は、減算器１４の出力が負のときは、加算器１３の出力
を選択する。また、減算器１４の出力が０及び正のとき
は、減算器１４の出力を選択する。フリップフロップ１
２は、電圧制御発振器１１の出力をクロックとして、選
択器１５が選択した数値を取り込み、次のクロックタイ
ミングで取り込んだ数値を出力する。
【００１４】例えば、フリップフロップ１２の初期出力
を“０”、設定値ｎをｎ＝６００１、とすると、加算器
１３の出力は、“４”，“８”，…，“６０００”，
“６００４”，…と増加していく。一方、減算器１４の
出力は、“−５９９７”，“−５９９３”，…，“−
１”，“３”，…と増加していく。選択器１５は、減算
器１４の出力が負のとき、加算器１３の出力を選択し、
減算器１４の出力が０及び正のときは、減算器１４の出
力を選択するので、この場合、選択器１５の出力は、
“４”，“８”，…，“６０００”，“３”，…とな
る。即ち、選択器１５の出力は、Ｘｉ＝Ｘｉ−１＋４
（ｍｏｄ ｎ），（Ｘｉ：出力値、Ｘｉ−１：１クロッ
クタイミング前の出力値）で表される。フリップフロッ
プ１２は、選択器１５の出力を所定のタイミングで出力
する。これにより、フリップフロップ１２からは、図２
（ａ）に示すような出力が得られる。
を“０”、設定値ｎをｎ＝６００１、とすると、加算器
１３の出力は、“４”，“８”，…，“６０００”，
“６００４”，…と増加していく。一方、減算器１４の
出力は、“−５９９７”，“−５９９３”，…，“−
１”，“３”，…と増加していく。選択器１５は、減算
器１４の出力が負のとき、加算器１３の出力を選択し、
減算器１４の出力が０及び正のときは、減算器１４の出
力を選択するので、この場合、選択器１５の出力は、
“４”，“８”，…，“６０００”，“３”，…とな
る。即ち、選択器１５の出力は、Ｘｉ＝Ｘｉ−１＋４
（ｍｏｄ ｎ），（Ｘｉ：出力値、Ｘｉ−１：１クロッ
クタイミング前の出力値）で表される。フリップフロッ
プ１２は、選択器１５の出力を所定のタイミングで出力
する。これにより、フリップフロップ１２からは、図２
（ａ）に示すような出力が得られる。
【００１５】フリップフロップ１２から出力された数値
は、複数（本実施例では４個）の数値比較器１６乃至１
９に入力される。これらの数値比較器１６乃至１９に
は、互いに異なる検出しきい値が設定されており、フリ
ップフロップ１２から入力された数値が検出しきい値設
定値以上になると、ハイレベル信号を出力する。
は、複数（本実施例では４個）の数値比較器１６乃至１
９に入力される。これらの数値比較器１６乃至１９に
は、互いに異なる検出しきい値が設定されており、フリ
ップフロップ１２から入力された数値が検出しきい値設
定値以上になると、ハイレベル信号を出力する。
【００１６】例えば、フリップフロップ１２が、図２
（ａ）に示す出力を出すものとし、数値比較器１６、１
７、１８、及び１９に、それぞれ、５１６、５１５、５
１４、及び５１３を設定したとする。すると、数値比較
器１６、１７、１８、及び１９の出力波形は、それぞれ
図２（ｂ）、（ｃ）、（ｄ）、及び（ｅ）に示すように
なる。図より明らかなように、数値比較器１６乃至１９
の各出力波形は、繰り返し周期１５００クロックのパル
スと、繰り返し周期１５０１クロックのパルスとが周期
的に繰り返す、規則的な時系列パルス列となっている。
しかも、これらの数値比較器１６乃至１９の出力波形
は、互いに異なるタイミングで周期１５０１クロックの
パルスが表われている。
（ａ）に示す出力を出すものとし、数値比較器１６、１
７、１８、及び１９に、それぞれ、５１６、５１５、５
１４、及び５１３を設定したとする。すると、数値比較
器１６、１７、１８、及び１９の出力波形は、それぞれ
図２（ｂ）、（ｃ）、（ｄ）、及び（ｅ）に示すように
なる。図より明らかなように、数値比較器１６乃至１９
の各出力波形は、繰り返し周期１５００クロックのパル
スと、繰り返し周期１５０１クロックのパルスとが周期
的に繰り返す、規則的な時系列パルス列となっている。
しかも、これらの数値比較器１６乃至１９の出力波形
は、互いに異なるタイミングで周期１５０１クロックの
パルスが表われている。
【００１７】数値比較器１６乃至１９は、それぞれフリ
ップフロップ２０乃至２３に接続されており、数値比較
器１６乃至１９からの時系列パルス信号は、その立上が
りタイミングでフリップフロップ２０乃至２３をセット
状態にする。一方、フリップフロップ２４には、基準周
波数信号が入力され、その立上がりタイミングでフリッ
プフロップ２４はセット状態になる。
ップフロップ２０乃至２３に接続されており、数値比較
器１６乃至１９からの時系列パルス信号は、その立上が
りタイミングでフリップフロップ２０乃至２３をセット
状態にする。一方、フリップフロップ２４には、基準周
波数信号が入力され、その立上がりタイミングでフリッ
プフロップ２４はセット状態になる。
【００１８】フリップフロップ２０乃至２４は、それぞ
れセット状態でハイレベルを出力する。これらの出力
は、ゲート部２５に入力される。ゲート部２５は、フリ
ップフロップ２０乃至２４の出力が全てハイレベルにな
ると、リセット信号を出力する。フリップフロップ２０
乃至２４は、リセット信号によりリセット状態になる。
れセット状態でハイレベルを出力する。これらの出力
は、ゲート部２５に入力される。ゲート部２５は、フリ
ップフロップ２０乃至２４の出力が全てハイレベルにな
ると、リセット信号を出力する。フリップフロップ２０
乃至２４は、リセット信号によりリセット状態になる。
【００１９】例えば、本実施例のＰＬＬ回路が、基準周
波数の１５００．２５倍の発振周波数で定常動作を行っ
ているものとすると、基準周波数信号は図２（ｒｅｆ）
で示される。このとき、フリップフロップ２０乃至２４
の出力は、それぞれ、図２（ｆ）、（ｇ）、（ｈ）、
（ｉ）、及び（ｊ）に示すようになる。
波数の１５００．２５倍の発振周波数で定常動作を行っ
ているものとすると、基準周波数信号は図２（ｒｅｆ）
で示される。このとき、フリップフロップ２０乃至２４
の出力は、それぞれ、図２（ｆ）、（ｇ）、（ｈ）、
（ｉ）、及び（ｊ）に示すようになる。
【００２０】フリップフロップ２０乃至２４からの出力
は、また、合成部２６へも出力される。合成部２６は、
フリップフロップ２０乃至２４にそれぞれ接続され、フ
リップフロップがセット状態のときオンとなる半導体ス
イッチＳ１乃至Ｓ５と、抵抗器Ｒ１乃至Ｒ５とで構成さ
れている。ここで、半導体スイッチＳ１乃至Ｓ４と半導
体スイッチＳ５とは、電流の方向が互いに逆方向になる
ように電源に接続されている。また、抵抗器Ｒ１乃至Ｒ
４の抵抗値は、電流のバランスを考慮して抵抗器Ｒ５の
抵抗値の４倍としている。
は、また、合成部２６へも出力される。合成部２６は、
フリップフロップ２０乃至２４にそれぞれ接続され、フ
リップフロップがセット状態のときオンとなる半導体ス
イッチＳ１乃至Ｓ５と、抵抗器Ｒ１乃至Ｒ５とで構成さ
れている。ここで、半導体スイッチＳ１乃至Ｓ４と半導
体スイッチＳ５とは、電流の方向が互いに逆方向になる
ように電源に接続されている。また、抵抗器Ｒ１乃至Ｒ
４の抵抗値は、電流のバランスを考慮して抵抗器Ｒ５の
抵抗値の４倍としている。
【００２１】例えば、図２のタイミングｔ１では、抵抗
器Ｒ１乃至Ｒ５に流れる電流は、それぞれ、図３
（ｏ），（ｐ），（ｑ），（ｒ），及び（ｓ）に示すよ
うになる。そして、合成部２６は、図３（ｏ），
（ｐ），（ｑ），（ｒ），及び（ｓ）に示される信号の
和を位相誤差信号として出力する。こうして求められた
位相誤差信号は、基準周波数信号と時系列パルス列の各
々との位相差を求め、これらの位相差を加算したものと
考えることもできる。位相誤差信号の波形は、図３
（ｕ）に示すようになるが、本実施例では、ＰＬＬ回路
が定常状態にあるので、抵抗器Ｒ１乃至Ｒ４を流れる電
気量（電流値×電流の継続時間）と抵抗器Ｒ５を流れる
電気量とは互いに相殺され、この位相誤差信号の電気量
は０となる。同様に、図２のタイミングｔ２，ｔ３，及
びｔ４においても、抵抗器Ｒ１乃至Ｒ４を流れる電気量
と抵抗器Ｒ５を流れる電気量とは互いに相殺され、電気
量が０の位相誤差信号が合成部２６から出力される。Ｐ
ＬＬ回路が定常状態に無いときは、電気量が正又は負の
値を取る。こうして得られた位相誤差信号には、フリッ
プフロップ２０乃至２３の出力である時系列パルス列の
不均一な繰り返し周期の成分が含まれていない。
器Ｒ１乃至Ｒ５に流れる電流は、それぞれ、図３
（ｏ），（ｐ），（ｑ），（ｒ），及び（ｓ）に示すよ
うになる。そして、合成部２６は、図３（ｏ），
（ｐ），（ｑ），（ｒ），及び（ｓ）に示される信号の
和を位相誤差信号として出力する。こうして求められた
位相誤差信号は、基準周波数信号と時系列パルス列の各
々との位相差を求め、これらの位相差を加算したものと
考えることもできる。位相誤差信号の波形は、図３
（ｕ）に示すようになるが、本実施例では、ＰＬＬ回路
が定常状態にあるので、抵抗器Ｒ１乃至Ｒ４を流れる電
気量（電流値×電流の継続時間）と抵抗器Ｒ５を流れる
電気量とは互いに相殺され、この位相誤差信号の電気量
は０となる。同様に、図２のタイミングｔ２，ｔ３，及
びｔ４においても、抵抗器Ｒ１乃至Ｒ４を流れる電気量
と抵抗器Ｒ５を流れる電気量とは互いに相殺され、電気
量が０の位相誤差信号が合成部２６から出力される。Ｐ
ＬＬ回路が定常状態に無いときは、電気量が正又は負の
値を取る。こうして得られた位相誤差信号には、フリッ
プフロップ２０乃至２３の出力である時系列パルス列の
不均一な繰り返し周期の成分が含まれていない。
【００２２】合成部２６から出力された位相誤差信号
は、ろ波部２７に入力される。ろ波部２７は、演算増幅
器ＯＰ１、抵抗器Ｒ６及びＲ７、コンデンサＣ１及びＣ
２を有し、位相誤差信号の変動成分を充分に平滑し、こ
のＰＬＬ回路に適度な時定数を与えるように設定されて
いる。
は、ろ波部２７に入力される。ろ波部２７は、演算増幅
器ＯＰ１、抵抗器Ｒ６及びＲ７、コンデンサＣ１及びＣ
２を有し、位相誤差信号の変動成分を充分に平滑し、こ
のＰＬＬ回路に適度な時定数を与えるように設定されて
いる。
【００２３】以上説明したように、図１の実施例で示さ
れる本発明のＰＬＬ回路は、加算器１３の加算値（即
ち、数値比較器の個数と等しい数値）を４、減算器１４
の設定値を６００１、基準周波数信号（ｒｅｆ）の周波
数をｆｒ、とした場合に、図２の波形図から分かるよう
に、ｆｏ＝６００１×（ｆｒ／４）、で表される発振周
波数信号が、電圧制御発振器１１から定常的に出力され
る。従って、図１の実施例で示される本発明のＰＬＬ回
路は、一般的に、加算器１３の加算値（即ち、数値比較
器の個数と等しい数値）をｍ、減算器１４の設定値を
ｎ、とした場合、ｆｏ＝ｎ×（ｆｒ／ｍ）の発振周波数
信号を出力することが可能であり、発振周波数ステップ
間隔が、（ｆｒ／ｍ）となる発振周波数信号が得られ
る。
れる本発明のＰＬＬ回路は、加算器１３の加算値（即
ち、数値比較器の個数と等しい数値）を４、減算器１４
の設定値を６００１、基準周波数信号（ｒｅｆ）の周波
数をｆｒ、とした場合に、図２の波形図から分かるよう
に、ｆｏ＝６００１×（ｆｒ／４）、で表される発振周
波数信号が、電圧制御発振器１１から定常的に出力され
る。従って、図１の実施例で示される本発明のＰＬＬ回
路は、一般的に、加算器１３の加算値（即ち、数値比較
器の個数と等しい数値）をｍ、減算器１４の設定値を
ｎ、とした場合、ｆｏ＝ｎ×（ｆｒ／ｍ）の発振周波数
信号を出力することが可能であり、発振周波数ステップ
間隔が、（ｆｒ／ｍ）となる発振周波数信号が得られ
る。
【００２４】
【発明の効果】本発明によれば、発振周波数信号をクロ
ック信号として複数の時系列パルス列を生成し、これら
複数の時系列パルス列を用いて基準周波数信号と発振周
波数信号との位相誤差を求め、求めた位相誤差信号をろ
波して可変周波数発振手段へ出力するようにしたこと
で、基準周波数信号の周波数を低くすること無く、周波
数ステップ間隔が小さく、しかも安定した発振周波数が
得られる。
ック信号として複数の時系列パルス列を生成し、これら
複数の時系列パルス列を用いて基準周波数信号と発振周
波数信号との位相誤差を求め、求めた位相誤差信号をろ
波して可変周波数発振手段へ出力するようにしたこと
で、基準周波数信号の周波数を低くすること無く、周波
数ステップ間隔が小さく、しかも安定した発振周波数が
得られる。
【図１】本発明の一実施例のブロック図である。
【図２】図１のＰＬＬ回路の動作を説明するための波形
図である。
図である。
【図３】図２のタイミングｔ１における拡大波形図であ
る。
る。
【図４】一般的なＰＬＬ回路のブロック図である。
【図５】基準周波数信号の周波数よりも小さい周波数ス
テップ間隔を有する従来のＰＬＬ回路のブロック図であ
る。
テップ間隔を有する従来のＰＬＬ回路のブロック図であ
る。
１１ 電圧制御発振器 １２ フリップフロップ １３ 加算器 １４ 減算器 １５ 選択器 １６，１７，１８，１９ 数値比較器 ２０，２１，２２，２３，２４ フリップフロップ ２５ ゲート部 ２６ 合成部 ２７ ろ波部 ４１ 電圧制御発振器 ４２ 分周器 ４３ 位相比較器 ５１ 電圧制御発振器 ５２ 第１の分周器 ５３ 第２の分周器 ５４ 位相比較器 ５５ 三角波発生器 ５６ 加算器
Claims (4)
- 【請求項１】 周波数制御信号によって発振周波数が制
御され、発振周波数信号を出力する可変周波数発振手段
と、前記発振周波数信号をクロックとして用いて、規則
的に周期が変化し、かつ前記周期が変化するタイミング
が互いに所定時間だけずれている複数の時系列パルス列
を出力するパルス列発生手段と、入力された基準周波数
信号と前記複数の時系列パルス列の各々との位相差を求
め、その和を前記基準周波数信号と前記発振周波数信号
との位相誤差を表す位相誤差信号として出力する位相比
較手段と、前記位相誤差信号をろ波して前記可変周波数
発振手段へ前記周波数制御信号として出力するろ波手段
とを備えたことを特徴とするＰＬＬ回路。 - 【請求項２】 前記パルス列発生手段が、出力数値にｍ
（ｍ：正の整数）を加算した数値が設定値ｎ（ｎ：正の
整数）よりも小さいときはその数値を新たな出力数値と
して、出力数値にｍを加算した数値が設定値ｎ以上のと
きはその数値からｎを減算した数値を新たな出力数値と
して、前記発振周波数信号をクロックとするタイミング
で出力する計数手段と、互いに異なるしきい値が設定さ
れ、それぞれがしきい値と前記計数手段からの出力数値
を比較して前記時系列パルス列を出力するｍ個の数値比
較手段とを有することを特徴とする請求項１のＰＬＬ回
路。 - 【請求項３】 前記位相比較手段が、前記ｍ個の数値比
較手段からの時系列パルス列をそれぞれ入力としてセッ
ト状態となる第１乃至第ｍのフリップフロップと、前記
基準周波数信号を入力としてセット状態となる第（ｍ＋
１）のフリップフロップと、前記第１乃至第（ｍ＋１）
のフリップフロップに接続され、該第１乃至第（ｍ＋
１）のフリップフロップがすべてセット状態のとき該第
１乃至第（ｍ＋１）のフリップフロップにリセット信号
を出力するゲート手段と、前記第１乃至第（ｍ＋１）の
フリップフロップの出力信号を合成して前記位相誤差信
号を出力する合成手段とを有することを特徴とする請求
項２のＰＬＬ回路。 - 【請求項４】 前記合成手段が、前記第１乃至第（ｍ＋
１）のフリップフロップにそれぞれ接続され、該第１乃
至第（ｍ＋１）のフリップフロップがセット状態のとき
に各々オン状態となる第１乃至第（ｍ＋１）のスイッチ
と、該第１乃至第（ｍ＋１）のスイッチにそれぞれ接続
されると共に出力側が相互に接続された第１乃至第（ｍ
＋１）の抵抗器とを有することを特徴とする請求項３の
ＰＬＬ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5236088A JP2639315B2 (ja) | 1993-09-22 | 1993-09-22 | Ｐｌｌ回路 |
| US08/310,843 US5511101A (en) | 1993-09-22 | 1994-09-22 | Phase-locked loop synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5236088A JP2639315B2 (ja) | 1993-09-22 | 1993-09-22 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0795070A JPH0795070A (ja) | 1995-04-07 |
| JP2639315B2 true JP2639315B2 (ja) | 1997-08-13 |
Family
ID=16995548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5236088A Expired - Fee Related JP2639315B2 (ja) | 1993-09-22 | 1993-09-22 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5511101A (ja) |
| JP (1) | JP2639315B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004032586A (ja) * | 2002-06-28 | 2004-01-29 | Fujitsu Ltd | 逓倍ｐｌｌ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE786798A (fr) * | 1971-07-29 | 1973-01-29 | Int Standard Electric Corp | Boucle d'asservissement en phase pour demultiplexeur de signauxmic |
| JPS6328131A (ja) * | 1986-07-22 | 1988-02-05 | Japan Radio Co Ltd | スリツプ位相制御ｐｐｌによる周波数制御装置 |
| JPH0358546A (ja) * | 1989-07-26 | 1991-03-13 | Kyocera Corp | 位相比較回路 |
| JPH0468615A (ja) * | 1990-07-03 | 1992-03-04 | Matsushita Electric Ind Co Ltd | 位相制御回路 |
| US5068628A (en) * | 1990-11-13 | 1991-11-26 | Level One Communications, Inc. | Digitally controlled timing recovery loop |
-
1993
- 1993-09-22 JP JP5236088A patent/JP2639315B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-22 US US08/310,843 patent/US5511101A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5511101A (en) | 1996-04-23 |
| JPH0795070A (ja) | 1995-04-07 |
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Legal Events
| Date | Code | Title | Description |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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