JP2639315B2 - Pll回路 - Google Patents
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- 238000001914 filtration Methods 0.000 claims description 8
- 230000002194 synthesizing effect Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
-
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【0001】
【産業上の利用分野】本発明はPLL回路に関し、特に
細かいステップ間隔の発振周波数が得られ、かつ充分短
い時間で応答するPLL回路に関する。
細かいステップ間隔の発振周波数が得られ、かつ充分短
い時間で応答するPLL回路に関する。
【0002】
【従来の技術】一般に、PLL(Phase-Locked-Loop )
回路として図4に示すようなものが知られている。この
PLL回路は、制御電圧によって発振周波数の制御が可
能な電圧制御発振器41と、入力設定値で設定された分
周比で電圧制御発振器からの信号を分周する分周器42
と、分周器42の出力信号と基準周波数信号との位相比
較を行い位相誤差信号を制御電圧として電圧制御発振器
41へ出力する位相比較器43とを有している。なお、
位相比較器43は、位相比較を行う毎に発生するパルス
状の信号成分を充分に阻止するフィルタを有している。
回路として図4に示すようなものが知られている。この
PLL回路は、制御電圧によって発振周波数の制御が可
能な電圧制御発振器41と、入力設定値で設定された分
周比で電圧制御発振器からの信号を分周する分周器42
と、分周器42の出力信号と基準周波数信号との位相比
較を行い位相誤差信号を制御電圧として電圧制御発振器
41へ出力する位相比較器43とを有している。なお、
位相比較器43は、位相比較を行う毎に発生するパルス
状の信号成分を充分に阻止するフィルタを有している。
【0003】このPLL回路では、分周器42の分周比
をk、基準周波数信号の周波数をfrとすると、発振周
波数foは、fo=k×fr、で示される。ここで、分
周比kが整数であることを考えると、このPLL回路で
は、周波数ステップ間隔frの発振周波数が得られるこ
とが分かる。
をk、基準周波数信号の周波数をfrとすると、発振周
波数foは、fo=k×fr、で示される。ここで、分
周比kが整数であることを考えると、このPLL回路で
は、周波数ステップ間隔frの発振周波数が得られるこ
とが分かる。
【0004】さて、このPLL回路を用いて、より細か
い周波数ステップ間隔の発振周波数を得るには、基準周
波数frを低下させればい。ところが、基準周波数fr
を低下させると、位相比較器43のフィルタの遮断周波
数も低く設定しなければならない。位相比較器43のフ
ィルタの遮断周波数を低下させると、そのフィルタの時
定数が大きくなるので、出力が安定するまでの時間が長
くなる。即ち、このPLL回路で、より細かい周波数ス
テップ間隔の発振周波数を得ようとすると、発振周波数
の切り替えに対して、出力される発振周波数が安定する
までの時間が長くなるという問題点がある。
い周波数ステップ間隔の発振周波数を得るには、基準周
波数frを低下させればい。ところが、基準周波数fr
を低下させると、位相比較器43のフィルタの遮断周波
数も低く設定しなければならない。位相比較器43のフ
ィルタの遮断周波数を低下させると、そのフィルタの時
定数が大きくなるので、出力が安定するまでの時間が長
くなる。即ち、このPLL回路で、より細かい周波数ス
テップ間隔の発振周波数を得ようとすると、発振周波数
の切り替えに対して、出力される発振周波数が安定する
までの時間が長くなるという問題点がある。
【0005】この様な問題点を解決したPLL回路とし
て図5に示すものがある。このPLL回路は、電圧制御
発振器51と、電圧制御発振器51からの周波数信号を
k分周する第1の分周器52と、第1の分周器52で分
周された信号をさらに分周する第2の分周器53と、第
1の分周器52で分周された信号と基準周波数信号との
位相を比較する位相比較器54と、第2の分周器53で
分周された信号に基づいて三角波を発生する三角波発生
器55と、位相比較器54の出力信号と三角波発生器5
5の出力信号とを加算する加算器56とを有している。
て図5に示すものがある。このPLL回路は、電圧制御
発振器51と、電圧制御発振器51からの周波数信号を
k分周する第1の分周器52と、第1の分周器52で分
周された信号をさらに分周する第2の分周器53と、第
1の分周器52で分周された信号と基準周波数信号との
位相を比較する位相比較器54と、第2の分周器53で
分周された信号に基づいて三角波を発生する三角波発生
器55と、位相比較器54の出力信号と三角波発生器5
5の出力信号とを加算する加算器56とを有している。
【0006】このPLL回路では、第1の分周器に入力
された信号が、k分周またはk+j分周(jは0以外の
整数)される。分周された信号は、位相比較器54に入
力され、基準周波数と位相比較される。また、第1の分
周器で分周された信号は、第2の分周器53に入力され
更にs分周される。第2の分周器53で分周された信号
は三角波発生器55に入力される。更に、第2の分周器
は、所定のタイミングで第1の分周器52に切替信号を
出力し、k分周と、k+j分周の切り替えを行う。
された信号が、k分周またはk+j分周(jは0以外の
整数)される。分周された信号は、位相比較器54に入
力され、基準周波数と位相比較される。また、第1の分
周器で分周された信号は、第2の分周器53に入力され
更にs分周される。第2の分周器53で分周された信号
は三角波発生器55に入力される。更に、第2の分周器
は、所定のタイミングで第1の分周器52に切替信号を
出力し、k分周と、k+j分周の切り替えを行う。
【0007】三角波発生器55は、第2の分周器からの
分周信号に基づいて周期Tの三角波を発生する。位相比
較器54からの比較結果と三角波発生器55からの三角
波は、加算器で加算(減算)される。これにより、位相
比較器からの比較結果に含まれる周期Tの変動信号は除
去される。そして、加算器56の出力信号は、周波数制
御信号として電圧制御発振器51へ供給される。
分周信号に基づいて周期Tの三角波を発生する。位相比
較器54からの比較結果と三角波発生器55からの三角
波は、加算器で加算(減算)される。これにより、位相
比較器からの比較結果に含まれる周期Tの変動信号は除
去される。そして、加算器56の出力信号は、周波数制
御信号として電圧制御発振器51へ供給される。
【0008】このPLL回路において、第1の分周器で
周期Tの間にk+1分周がm回行なわれ、k分周がs−
m回行なわれたとする。すると、発振周波数foは、f
o=(k+(m/s))×fr,で表され、周波数ステ
ップ間隔(fr/s)の発振周波数を得ることができる
ことが分かる。即ち、基準周波数信号frを小さくする
こと無く周波数ステップ間隔の小さい発振周波数を得る
ことができる。この様なPLL回路は、例えば、特開昭
63−28131号公報に示されている。
周期Tの間にk+1分周がm回行なわれ、k分周がs−
m回行なわれたとする。すると、発振周波数foは、f
o=(k+(m/s))×fr,で表され、周波数ステ
ップ間隔(fr/s)の発振周波数を得ることができる
ことが分かる。即ち、基準周波数信号frを小さくする
こと無く周波数ステップ間隔の小さい発振周波数を得る
ことができる。この様なPLL回路は、例えば、特開昭
63−28131号公報に示されている。
【0009】
【発明が解決しようとする課題】しかしながら、三角波
を用いて、発振周波数の周波数ステップ間隔を小さくす
る方法では、三角波の発生誤差がそのまま電圧制御発振
器51の発振周波数の安定度を悪化させるという問題点
がある。
を用いて、発振周波数の周波数ステップ間隔を小さくす
る方法では、三角波の発生誤差がそのまま電圧制御発振
器51の発振周波数の安定度を悪化させるという問題点
がある。
【0010】本発明は、基準周波数を低下させることな
く、周波数ステップ間隔が小さく、しかも安定した発振
周波数が得られるPLL回路を提供することを目的とす
る。
く、周波数ステップ間隔が小さく、しかも安定した発振
周波数が得られるPLL回路を提供することを目的とす
る。
【0011】
【課題を解決するための手段】本発明によれば、周波数
制御信号によって発振周波数が制御され、発振周波数信
号を出力する可変周波数発振手段と、前記発振周波数信
号をクロックとして用いて、規則的に周期が変化し、か
つ前記周期が変化するタイミングが互いに所定時間だけ
ずれている複数の時系列パルス列を出力するパルス列発
生手段と、入力された基準周波数信号と前記複数の時系
列パルス列の各々との位相差を求め、その和を前記基準
周波数信号と前記発振周波数信号との位相誤差を表す位
相誤差信号として出力する位相比較手段と、前記位相誤
差信号をろ波して前記可変周波数発振手段へ前記周波数
制御信号として出力するろ波手段とを備えたことを特徴
とするPLL回路が得られる。
制御信号によって発振周波数が制御され、発振周波数信
号を出力する可変周波数発振手段と、前記発振周波数信
号をクロックとして用いて、規則的に周期が変化し、か
つ前記周期が変化するタイミングが互いに所定時間だけ
ずれている複数の時系列パルス列を出力するパルス列発
生手段と、入力された基準周波数信号と前記複数の時系
列パルス列の各々との位相差を求め、その和を前記基準
周波数信号と前記発振周波数信号との位相誤差を表す位
相誤差信号として出力する位相比較手段と、前記位相誤
差信号をろ波して前記可変周波数発振手段へ前記周波数
制御信号として出力するろ波手段とを備えたことを特徴
とするPLL回路が得られる。
【0012】
【実施例】以下に、本発明の実施例を説明する。図1に
本発明の一実施例を示す。図1のPLL回路は、電圧制
御発振器11、フリップフロップ12、加算器13、減
算器14、選択器15、数値比較器16乃至19、フリ
ップフロップ20乃至24、ゲート部25、合成部2
6、及び、ろ波部27を備えている。
本発明の一実施例を示す。図1のPLL回路は、電圧制
御発振器11、フリップフロップ12、加算器13、減
算器14、選択器15、数値比較器16乃至19、フリ
ップフロップ20乃至24、ゲート部25、合成部2
6、及び、ろ波部27を備えている。
【0013】以下、図1乃至図3を参照して、本実施例
のPLL回路の動作を説明する。フリップフロップ1
2、加算器13、減算器14、及び選択器15は、それ
ぞれ、例えば、13ビットの数値を扱えるものである。
加算器13は、フリップフロップ12から出力された数
値に所定の値(本実施例では“4”:数値比較器16乃
至19の個数に一致)を加算して出力する。加算器13
の出力は、減算器14及び選択器15に入力される。減
算器14は、加算器13の出力する数値から設定値n
(n:整数、図1の構成においては520以上8188
以下)を減算して選択器15に出力する。選択器15
は、減算器14の出力が負のときは、加算器13の出力
を選択する。また、減算器14の出力が0及び正のとき
は、減算器14の出力を選択する。フリップフロップ1
2は、電圧制御発振器11の出力をクロックとして、選
択器15が選択した数値を取り込み、次のクロックタイ
ミングで取り込んだ数値を出力する。
のPLL回路の動作を説明する。フリップフロップ1
2、加算器13、減算器14、及び選択器15は、それ
ぞれ、例えば、13ビットの数値を扱えるものである。
加算器13は、フリップフロップ12から出力された数
値に所定の値(本実施例では“4”:数値比較器16乃
至19の個数に一致)を加算して出力する。加算器13
の出力は、減算器14及び選択器15に入力される。減
算器14は、加算器13の出力する数値から設定値n
(n:整数、図1の構成においては520以上8188
以下)を減算して選択器15に出力する。選択器15
は、減算器14の出力が負のときは、加算器13の出力
を選択する。また、減算器14の出力が0及び正のとき
は、減算器14の出力を選択する。フリップフロップ1
2は、電圧制御発振器11の出力をクロックとして、選
択器15が選択した数値を取り込み、次のクロックタイ
ミングで取り込んだ数値を出力する。
【0014】例えば、フリップフロップ12の初期出力
を“0”、設定値nをn=6001、とすると、加算器
13の出力は、“4”,“8”,…,“6000”,
“6004”,…と増加していく。一方、減算器14の
出力は、“−5997”,“−5993”,…,“−
1”,“3”,…と増加していく。選択器15は、減算
器14の出力が負のとき、加算器13の出力を選択し、
減算器14の出力が0及び正のときは、減算器14の出
力を選択するので、この場合、選択器15の出力は、
“4”,“8”,…,“6000”,“3”,…とな
る。即ち、選択器15の出力は、Xi=Xi−1+4
(mod n),(Xi:出力値、Xi−1:1クロッ
クタイミング前の出力値)で表される。フリップフロッ
プ12は、選択器15の出力を所定のタイミングで出力
する。これにより、フリップフロップ12からは、図2
(a)に示すような出力が得られる。
を“0”、設定値nをn=6001、とすると、加算器
13の出力は、“4”,“8”,…,“6000”,
“6004”,…と増加していく。一方、減算器14の
出力は、“−5997”,“−5993”,…,“−
1”,“3”,…と増加していく。選択器15は、減算
器14の出力が負のとき、加算器13の出力を選択し、
減算器14の出力が0及び正のときは、減算器14の出
力を選択するので、この場合、選択器15の出力は、
“4”,“8”,…,“6000”,“3”,…とな
る。即ち、選択器15の出力は、Xi=Xi−1+4
(mod n),(Xi:出力値、Xi−1:1クロッ
クタイミング前の出力値)で表される。フリップフロッ
プ12は、選択器15の出力を所定のタイミングで出力
する。これにより、フリップフロップ12からは、図2
(a)に示すような出力が得られる。
【0015】フリップフロップ12から出力された数値
は、複数(本実施例では4個)の数値比較器16乃至1
9に入力される。これらの数値比較器16乃至19に
は、互いに異なる検出しきい値が設定されており、フリ
ップフロップ12から入力された数値が検出しきい値設
定値以上になると、ハイレベル信号を出力する。
は、複数(本実施例では4個)の数値比較器16乃至1
9に入力される。これらの数値比較器16乃至19に
は、互いに異なる検出しきい値が設定されており、フリ
ップフロップ12から入力された数値が検出しきい値設
定値以上になると、ハイレベル信号を出力する。
【0016】例えば、フリップフロップ12が、図2
(a)に示す出力を出すものとし、数値比較器16、1
7、18、及び19に、それぞれ、516、515、5
14、及び513を設定したとする。すると、数値比較
器16、17、18、及び19の出力波形は、それぞれ
図2(b)、(c)、(d)、及び(e)に示すように
なる。図より明らかなように、数値比較器16乃至19
の各出力波形は、繰り返し周期1500クロックのパル
スと、繰り返し周期1501クロックのパルスとが周期
的に繰り返す、規則的な時系列パルス列となっている。
しかも、これらの数値比較器16乃至19の出力波形
は、互いに異なるタイミングで周期1501クロックの
パルスが表われている。
(a)に示す出力を出すものとし、数値比較器16、1
7、18、及び19に、それぞれ、516、515、5
14、及び513を設定したとする。すると、数値比較
器16、17、18、及び19の出力波形は、それぞれ
図2(b)、(c)、(d)、及び(e)に示すように
なる。図より明らかなように、数値比較器16乃至19
の各出力波形は、繰り返し周期1500クロックのパル
スと、繰り返し周期1501クロックのパルスとが周期
的に繰り返す、規則的な時系列パルス列となっている。
しかも、これらの数値比較器16乃至19の出力波形
は、互いに異なるタイミングで周期1501クロックの
パルスが表われている。
【0017】数値比較器16乃至19は、それぞれフリ
ップフロップ20乃至23に接続されており、数値比較
器16乃至19からの時系列パルス信号は、その立上が
りタイミングでフリップフロップ20乃至23をセット
状態にする。一方、フリップフロップ24には、基準周
波数信号が入力され、その立上がりタイミングでフリッ
プフロップ24はセット状態になる。
ップフロップ20乃至23に接続されており、数値比較
器16乃至19からの時系列パルス信号は、その立上が
りタイミングでフリップフロップ20乃至23をセット
状態にする。一方、フリップフロップ24には、基準周
波数信号が入力され、その立上がりタイミングでフリッ
プフロップ24はセット状態になる。
【0018】フリップフロップ20乃至24は、それぞ
れセット状態でハイレベルを出力する。これらの出力
は、ゲート部25に入力される。ゲート部25は、フリ
ップフロップ20乃至24の出力が全てハイレベルにな
ると、リセット信号を出力する。フリップフロップ20
乃至24は、リセット信号によりリセット状態になる。
れセット状態でハイレベルを出力する。これらの出力
は、ゲート部25に入力される。ゲート部25は、フリ
ップフロップ20乃至24の出力が全てハイレベルにな
ると、リセット信号を出力する。フリップフロップ20
乃至24は、リセット信号によりリセット状態になる。
【0019】例えば、本実施例のPLL回路が、基準周
波数の1500.25倍の発振周波数で定常動作を行っ
ているものとすると、基準周波数信号は図2(ref)
で示される。このとき、フリップフロップ20乃至24
の出力は、それぞれ、図2(f)、(g)、(h)、
(i)、及び(j)に示すようになる。
波数の1500.25倍の発振周波数で定常動作を行っ
ているものとすると、基準周波数信号は図2(ref)
で示される。このとき、フリップフロップ20乃至24
の出力は、それぞれ、図2(f)、(g)、(h)、
(i)、及び(j)に示すようになる。
【0020】フリップフロップ20乃至24からの出力
は、また、合成部26へも出力される。合成部26は、
フリップフロップ20乃至24にそれぞれ接続され、フ
リップフロップがセット状態のときオンとなる半導体ス
イッチS1乃至S5と、抵抗器R1乃至R5とで構成さ
れている。ここで、半導体スイッチS1乃至S4と半導
体スイッチS5とは、電流の方向が互いに逆方向になる
ように電源に接続されている。また、抵抗器R1乃至R
4の抵抗値は、電流のバランスを考慮して抵抗器R5の
抵抗値の4倍としている。
は、また、合成部26へも出力される。合成部26は、
フリップフロップ20乃至24にそれぞれ接続され、フ
リップフロップがセット状態のときオンとなる半導体ス
イッチS1乃至S5と、抵抗器R1乃至R5とで構成さ
れている。ここで、半導体スイッチS1乃至S4と半導
体スイッチS5とは、電流の方向が互いに逆方向になる
ように電源に接続されている。また、抵抗器R1乃至R
4の抵抗値は、電流のバランスを考慮して抵抗器R5の
抵抗値の4倍としている。
【0021】例えば、図2のタイミングt1では、抵抗
器R1乃至R5に流れる電流は、それぞれ、図3
(o),(p),(q),(r),及び(s)に示すよ
うになる。そして、合成部26は、図3(o),
(p),(q),(r),及び(s)に示される信号の
和を位相誤差信号として出力する。こうして求められた
位相誤差信号は、基準周波数信号と時系列パルス列の各
々との位相差を求め、これらの位相差を加算したものと
考えることもできる。位相誤差信号の波形は、図3
(u)に示すようになるが、本実施例では、PLL回路
が定常状態にあるので、抵抗器R1乃至R4を流れる電
気量(電流値×電流の継続時間)と抵抗器R5を流れる
電気量とは互いに相殺され、この位相誤差信号の電気量
は0となる。同様に、図2のタイミングt2,t3,及
びt4においても、抵抗器R1乃至R4を流れる電気量
と抵抗器R5を流れる電気量とは互いに相殺され、電気
量が0の位相誤差信号が合成部26から出力される。P
LL回路が定常状態に無いときは、電気量が正又は負の
値を取る。こうして得られた位相誤差信号には、フリッ
プフロップ20乃至23の出力である時系列パルス列の
不均一な繰り返し周期の成分が含まれていない。
器R1乃至R5に流れる電流は、それぞれ、図3
(o),(p),(q),(r),及び(s)に示すよ
うになる。そして、合成部26は、図3(o),
(p),(q),(r),及び(s)に示される信号の
和を位相誤差信号として出力する。こうして求められた
位相誤差信号は、基準周波数信号と時系列パルス列の各
々との位相差を求め、これらの位相差を加算したものと
考えることもできる。位相誤差信号の波形は、図3
(u)に示すようになるが、本実施例では、PLL回路
が定常状態にあるので、抵抗器R1乃至R4を流れる電
気量(電流値×電流の継続時間)と抵抗器R5を流れる
電気量とは互いに相殺され、この位相誤差信号の電気量
は0となる。同様に、図2のタイミングt2,t3,及
びt4においても、抵抗器R1乃至R4を流れる電気量
と抵抗器R5を流れる電気量とは互いに相殺され、電気
量が0の位相誤差信号が合成部26から出力される。P
LL回路が定常状態に無いときは、電気量が正又は負の
値を取る。こうして得られた位相誤差信号には、フリッ
プフロップ20乃至23の出力である時系列パルス列の
不均一な繰り返し周期の成分が含まれていない。
【0022】合成部26から出力された位相誤差信号
は、ろ波部27に入力される。ろ波部27は、演算増幅
器OP1、抵抗器R6及びR7、コンデンサC1及びC
2を有し、位相誤差信号の変動成分を充分に平滑し、こ
のPLL回路に適度な時定数を与えるように設定されて
いる。
は、ろ波部27に入力される。ろ波部27は、演算増幅
器OP1、抵抗器R6及びR7、コンデンサC1及びC
2を有し、位相誤差信号の変動成分を充分に平滑し、こ
のPLL回路に適度な時定数を与えるように設定されて
いる。
【0023】以上説明したように、図1の実施例で示さ
れる本発明のPLL回路は、加算器13の加算値(即
ち、数値比較器の個数と等しい数値)を4、減算器14
の設定値を6001、基準周波数信号(ref)の周波
数をfr、とした場合に、図2の波形図から分かるよう
に、fo=6001×(fr/4)、で表される発振周
波数信号が、電圧制御発振器11から定常的に出力され
る。従って、図1の実施例で示される本発明のPLL回
路は、一般的に、加算器13の加算値(即ち、数値比較
器の個数と等しい数値)をm、減算器14の設定値を
n、とした場合、fo=n×(fr/m)の発振周波数
信号を出力することが可能であり、発振周波数ステップ
間隔が、(fr/m)となる発振周波数信号が得られ
る。
れる本発明のPLL回路は、加算器13の加算値(即
ち、数値比較器の個数と等しい数値)を4、減算器14
の設定値を6001、基準周波数信号(ref)の周波
数をfr、とした場合に、図2の波形図から分かるよう
に、fo=6001×(fr/4)、で表される発振周
波数信号が、電圧制御発振器11から定常的に出力され
る。従って、図1の実施例で示される本発明のPLL回
路は、一般的に、加算器13の加算値(即ち、数値比較
器の個数と等しい数値)をm、減算器14の設定値を
n、とした場合、fo=n×(fr/m)の発振周波数
信号を出力することが可能であり、発振周波数ステップ
間隔が、(fr/m)となる発振周波数信号が得られ
る。
【0024】
【発明の効果】本発明によれば、発振周波数信号をクロ
ック信号として複数の時系列パルス列を生成し、これら
複数の時系列パルス列を用いて基準周波数信号と発振周
波数信号との位相誤差を求め、求めた位相誤差信号をろ
波して可変周波数発振手段へ出力するようにしたこと
で、基準周波数信号の周波数を低くすること無く、周波
数ステップ間隔が小さく、しかも安定した発振周波数が
得られる。
ック信号として複数の時系列パルス列を生成し、これら
複数の時系列パルス列を用いて基準周波数信号と発振周
波数信号との位相誤差を求め、求めた位相誤差信号をろ
波して可変周波数発振手段へ出力するようにしたこと
で、基準周波数信号の周波数を低くすること無く、周波
数ステップ間隔が小さく、しかも安定した発振周波数が
得られる。
【図1】本発明の一実施例のブロック図である。
【図2】図1のPLL回路の動作を説明するための波形
図である。
図である。
【図3】図2のタイミングt1における拡大波形図であ
る。
る。
【図4】一般的なPLL回路のブロック図である。
【図5】基準周波数信号の周波数よりも小さい周波数ス
テップ間隔を有する従来のPLL回路のブロック図であ
る。
テップ間隔を有する従来のPLL回路のブロック図であ
る。
11 電圧制御発振器 12 フリップフロップ 13 加算器 14 減算器 15 選択器 16,17,18,19 数値比較器 20,21,22,23,24 フリップフロップ 25 ゲート部 26 合成部 27 ろ波部 41 電圧制御発振器 42 分周器 43 位相比較器 51 電圧制御発振器 52 第1の分周器 53 第2の分周器 54 位相比較器 55 三角波発生器 56 加算器
Claims (4)
- 【請求項1】 周波数制御信号によって発振周波数が制
御され、発振周波数信号を出力する可変周波数発振手段
と、前記発振周波数信号をクロックとして用いて、規則
的に周期が変化し、かつ前記周期が変化するタイミング
が互いに所定時間だけずれている複数の時系列パルス列
を出力するパルス列発生手段と、入力された基準周波数
信号と前記複数の時系列パルス列の各々との位相差を求
め、その和を前記基準周波数信号と前記発振周波数信号
との位相誤差を表す位相誤差信号として出力する位相比
較手段と、前記位相誤差信号をろ波して前記可変周波数
発振手段へ前記周波数制御信号として出力するろ波手段
とを備えたことを特徴とするPLL回路。 - 【請求項2】 前記パルス列発生手段が、出力数値にm
(m:正の整数)を加算した数値が設定値n(n:正の
整数)よりも小さいときはその数値を新たな出力数値と
して、出力数値にmを加算した数値が設定値n以上のと
きはその数値からnを減算した数値を新たな出力数値と
して、前記発振周波数信号をクロックとするタイミング
で出力する計数手段と、互いに異なるしきい値が設定さ
れ、それぞれがしきい値と前記計数手段からの出力数値
を比較して前記時系列パルス列を出力するm個の数値比
較手段とを有することを特徴とする請求項1のPLL回
路。 - 【請求項3】 前記位相比較手段が、前記m個の数値比
較手段からの時系列パルス列をそれぞれ入力としてセッ
ト状態となる第1乃至第mのフリップフロップと、前記
基準周波数信号を入力としてセット状態となる第(m+
1)のフリップフロップと、前記第1乃至第(m+1)
のフリップフロップに接続され、該第1乃至第(m+
1)のフリップフロップがすべてセット状態のとき該第
1乃至第(m+1)のフリップフロップにリセット信号
を出力するゲート手段と、前記第1乃至第(m+1)の
フリップフロップの出力信号を合成して前記位相誤差信
号を出力する合成手段とを有することを特徴とする請求
項2のPLL回路。 - 【請求項4】 前記合成手段が、前記第1乃至第(m+
1)のフリップフロップにそれぞれ接続され、該第1乃
至第(m+1)のフリップフロップがセット状態のとき
に各々オン状態となる第1乃至第(m+1)のスイッチ
と、該第1乃至第(m+1)のスイッチにそれぞれ接続
されると共に出力側が相互に接続された第1乃至第(m
+1)の抵抗器とを有することを特徴とする請求項3の
PLL回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5236088A JP2639315B2 (ja) | 1993-09-22 | 1993-09-22 | Pll回路 |
US08/310,843 US5511101A (en) | 1993-09-22 | 1994-09-22 | Phase-locked loop synthesizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5236088A JP2639315B2 (ja) | 1993-09-22 | 1993-09-22 | Pll回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0795070A JPH0795070A (ja) | 1995-04-07 |
JP2639315B2 true JP2639315B2 (ja) | 1997-08-13 |
Family
ID=16995548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5236088A Expired - Fee Related JP2639315B2 (ja) | 1993-09-22 | 1993-09-22 | Pll回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5511101A (ja) |
JP (1) | JP2639315B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004032586A (ja) * | 2002-06-28 | 2004-01-29 | Fujitsu Ltd | 逓倍pll回路 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE786798A (fr) * | 1971-07-29 | 1973-01-29 | Int Standard Electric Corp | Boucle d'asservissement en phase pour demultiplexeur de signauxmic |
JPS6328131A (ja) * | 1986-07-22 | 1988-02-05 | Japan Radio Co Ltd | スリツプ位相制御pplによる周波数制御装置 |
JPH0358546A (ja) * | 1989-07-26 | 1991-03-13 | Kyocera Corp | 位相比較回路 |
JPH0468615A (ja) * | 1990-07-03 | 1992-03-04 | Matsushita Electric Ind Co Ltd | 位相制御回路 |
US5068628A (en) * | 1990-11-13 | 1991-11-26 | Level One Communications, Inc. | Digitally controlled timing recovery loop |
-
1993
- 1993-09-22 JP JP5236088A patent/JP2639315B2/ja not_active Expired - Fee Related
-
1994
- 1994-09-22 US US08/310,843 patent/US5511101A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5511101A (en) | 1996-04-23 |
JPH0795070A (ja) | 1995-04-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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