JPH06177393A - 不揮発性記憶装置およびその駆動方法、ならびに製造方法 - Google Patents

Abstract

(57)【要約】 【目的】書換回数を向上でき、信頼性のよい不揮発性メ
モリを提供する。 【構成】Ｐ型シリコン基板11上に、仮想グランドアレイ
をもってマトリクス状に配列形成されるメモリトランジ
スタMTr において、不純物拡散層13間で挟まれるように
生じるチャネル領域14の、ドレイン領域13b 側の予め定
める領域上にのみトンネル酸化膜16を形成し、残りの領
域上にトンネル酸化膜16よりも厚いゲート酸化膜15を形
成した。トンネル酸化膜16およびゲート酸化膜15上にト
ラップ窒化膜17、ブロック酸化膜18およびゲート19を順
次形成した。 【効果】ゲート−基板間に負のバイアスをかけると、ト
ンネル酸化膜直下のチャネル領域のみに基板からゲート
に向かってＦＮトンネル電流が生じ、このＦＮトンネル
電流によりホールがドレイン領域側のトラップ窒化膜に
注入される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュEEPROM(Ele
ctrically Erasable Programmable Read OnMemory)
等、電荷を注入したり、取り出すことで情報の記憶を行
う不揮発性記憶素子を備えた不揮発性記憶装置およびそ
の駆動方法、ならびに製造方法に関する。

【０００２】

【従来の技術】従来より、単一の半導体基板上に、電荷
を注入したり、取り出すことでデータの記憶を行う不揮
発性記憶素子（以下、「メモリトランジスタ」という）
が、行方向および列方向に沿ってマトリクス状に配列形
成されている不揮発性記憶装置（以下、「不揮発性メモ
リ」という）が種々提案されている。

【０００３】上記メモリトランジスタの一例を図１０に
示す。図１０は従来のメモリトラジスタの概略構成を図
解的に示す図であって、同図（ａ）はデータの書き込み
方法、同図（ｂ）はデータの消去方法、同図（ａ）はデ
ータの読み出し方法をそれぞれ示している。このメモリ
トランジスタは、フラッシュ型であって、図１０（ａ）
〜（ｃ）の如く、Ｐ型シリコン基板１と、シリコン基板
１の表面層に所定の間隔をあけて形成されたＮ⁺ 型ソー
ス領域２およびＮ⁺ 型ドレイン領域３と、ソース領域２
およびドレイン領域３で挟まれるように生じるチャネル
領域４上に形成され、チャネル領域４で発生する高エネ
ルギーを有する電荷を蓄積するＯＮＯ(oxide-nitride-o
xide) 膜５と、ＯＮＯ膜５上に形成され、コントロール
電圧が印加されるゲート６とを備えている。

【０００４】ＯＮＯ膜５は、Ｓｉ₃ Ｎ₄ からなるトラッ
プ窒化膜５ｂを、ＳｉＯ₂ からなるトンネル酸化膜５ａ
およびブロック酸化膜５ｃで上下から挟持したサンドイ
ッチ構造を有している。トンネル酸化膜５ａは、チャネ
ル領域４で発生する高エネルギーを有する電荷をトンネ
ルさせ得る機能を、トラップ窒化膜５ｂは、トンネル酸
化膜５ａをトンネルしてきた電荷を蓄積する機能を、ブ
ロック酸化膜５ｃは、トラップ窒化膜５ｂに蓄積されて
いる電荷を長時間閉じ込めておく機能をそれぞれ有して
いる。

【０００５】ここで、図１０（ａ）〜（ｃ）を参照し
て、上記メモリトランジスタのデータの書き込み、消去
および読み出し動作について簡単に説明する。 ＜書き込み＞データの書き込みは、図１０（ａ）に示す
ように、ソース領域２を接地電位とし、ドレイン領域３
に９Ｖに印加し、ゲート６に１０Ｖを印加して、ゲート
６−ドレイン領域３間に高電界をかけて行う。ソース領
域２−ドレイン領域３間に飽和チャネル電流が流れ、ド
レイン領域３近傍で高電界により加速された、いわゆる
チャネルホットエレクトロンが発生し、このチャネルホ
ットエレクトロンがＦＮ(Fowler-Nordheim) トンネルし
てドレイン領域３近傍のトラップ窒化膜５ｂに注入され
る。 ＜消去＞データの消去は、図１０（ｂ）に示すように、
ソース領域２を接地電位とし、ドレイン領域３に９Ｖを
印加し、ゲート６に−６Ｖを印加して行う。ゲート６−
ドレイン領域３間でのバンド間トンネリング(band to b
and tunneling)により生じたホットホールが、ドレイン
領域３からドレイン領域３近傍のトラップ窒化膜５ｂに
注入される。そうすると、このホールと、トラップ窒化
膜５ｂに蓄積されているエレクトロンとが電気的に結合
し、中和される。 ＜読み出し＞データの消去は、図１０（ｃ）に示すよう
に、ソース領域２を接地電位とし、ドレイン領域３に１
Ｖを印加し、ゲート６に、書き込み状態でのしきい値と
消去状態でのしきい値との中間の電圧３Ｖを印加し、メ
モリトランジスタがＯＦＦするかＯＮするかで、メモリ
トランジスタのデータ記憶状態を確認する。

【０００６】

【発明が解決しようとする課題】上記メモリトランジス
タの書込／消去特性を図１１に示す。図１１において
は、縦軸に読出状態のしきい値のしきい値電圧とドレイ
ン電流の双方が、横軸に書込／消去回数が表されてい
る。図１１から明らかなように、上記メモリトランジス
タにあっては、上述したように、ドレイン領域側からホ
ットキャリアを注入して局所的なデータの書き込み、消
去を行っているため、書込／消去特性回数（以下、「書
換回数」という）が１０００回程度まではデバイスの劣
化は見られないが、書換回数が４００００回程度に達し
た頃から消去状態あるいはon-state特性に下降が見られ
る。すなわち、書換回数が４００００回程度に達した頃
から、次第に書き込みおよび消去によるしきい値の差
（以下、「メモリウィンド幅」という）が小さくなって
いく。これは、書き込み、消去時のストレスにより、ト
ンネル酸化膜中のトラップが増加するためと考えられ
る。このトラップ密度が高くなると、トラップに捕獲さ
れた電荷による電界がつ強くなり、トンネル酸化膜が降
服し、保持不良となる。

【０００７】そこで、トンネル酸化膜にかるストレスを
少なくするため、図１２（ａ）（ｂ）の如く、ソース領
域２およびドレイン領域３を開放(open)状態としてお
き、ゲート６に−１５Ｖを印加して、データの消去を行
う方法が考えられる。すなわち、図１２（ａ）に示すよ
うに、ゲート６−基板１間に負のバイアスがかかり、基
板１からゲート６に向かってＦＮ(Fowler-Nordheim) ト
ンネル電流が生じ、このＦＮトンネル電流により、チャ
ネル領域４全体からホールがトンネル酸化膜５ａをトン
ネルしてトラップ窒化膜５ｂに注入される。しかしなが
ら、ドレイン領域３近傍のトラップ窒化膜５ｂに蓄積さ
れているエレクトロンを消去している間に、図１２
（ｂ）に示すように、トラップ窒化膜５ｂのエレクトロ
ンが蓄積されていなかった領域にも、同量のホールの注
入が生じてしまい、いわゆる過剰消去状態となる。その
ため、消去状態、つまり初期のメモリトランジスタのし
きい値を変化させることになり、信頼性の上で問題とな
る。

【０００８】本発明は、上記に鑑み、データの書き換え
に際し、トンネル酸化膜にかかるストレスを少なくして
書換回数を向上でき、しかも過剰消去が発生しない信頼
性のよい不揮発性メモリおよびその駆動方法、ならびに
製造方法の提供を目的とする。

【０００９】

【課題を解決するための手段および作用】上記目的を達
成するための不揮発性記憶装置は、予め定める第１の導
電型式をした単一の半導体基板上に、電荷を注入した
り、取り出すことで情報の記憶を行う複数の不揮発性記
憶素子が、行方向および列方向に沿ってマトリクス状に
配列形成されている不揮発性記憶装置であって、上記半
導体基板の表面層において、列方向に配列された不揮発
性記憶素子に沿って厚く形成された複数のＬＯＣＯＳ絶
縁膜、上記各ＬＯＣＯＳ絶縁膜直下において、列方向に
沿って形成され、行方向に隣接する各不揮発性記憶素子
同士のソース領域およびドレイン領域となり、かつ列方
向に延びるビットラインとなっている、上記第１の導電
型式とは反対の第２の導電型式をした複数の埋め込み不
純物拡散層、隣合う上記各埋め込み不純物拡散層で挟ま
れるようにそれぞれ生じるチャネル領域の、ドレイン領
域側の予め定める領域を除く領域上に形成された相対的
に厚いゲート絶縁膜、上記各チャネル領域の、ドレイン
領域側の予め定める領域上に形成され、各チャネル領域
で発生する電荷を通過させる、ゲート絶縁膜よりも相対
的に薄いトンネル絶縁膜、上記各ゲート絶縁膜およびト
ンネル絶縁膜上に形成され、トンネル絶縁膜を通過して
きた電荷を蓄積する電荷蓄積層、ならびに上記電荷蓄積
層上において、行方向に沿って形成され、行方向に配列
された各不揮発性記憶素子同士に共有されワードライン
となっているゲートを含むものである。

【００１０】上記不揮発性記憶装置を駆動させるための
方法は、情報の書き込み時に、情報を書き込むべき不揮
発性記憶素子のソース領域を含むビットラインを接地電
位とし、ドレイン領域を含むビットラインに対して高電
圧を印加し、ゲートを含むワードラインに対して高電圧
を印加し、情報の消去時に、情報を消去すべき不揮発性
記憶素子のソース領域を含むビットラインおよびドレイ
ン領域を含むビットラインをそれぞれ開放状態とし、ゲ
ートを含むワードラインに対して書き込み時とは極性の
異なる高電圧を印加し、情報の読み出し時に、情報を読
み出すべき不揮発性記憶素子のソース領域を踏むビット
ラインを接地電位とし、ドレイン領域含むビットライン
に対して低電圧を印加し、ゲートを含むワードラインに
対して読出電圧を印加するものである。

【００１１】情報の書き込み時において、選択された不
揮発性記憶素子では、ゲート−ドレイン領域間に高電界
がかかり、ソース領域−ドレイン領域間に飽和チャネル
電流が流れる。これにより、ドレイン領域近傍で高エネ
ルギーを持つ電荷が発生し、この電荷がトンネル絶縁膜
をＦＮトンネルしてドレイン領域近傍の電荷蓄積層に注
入され、情報の書き込み状態となる。

【００１２】情報の消去時において、選択された不揮発
性記憶素子では、チャネル領域の、ドレイン領域側の予
め定める領域上にのみトンネル絶縁膜が形成され、残り
の領域上にはトンネル絶縁膜よりも厚いゲート絶縁膜が
形成されているので、トンネル絶縁膜直下のチャネル領
域のみに基板からゲートに向かってＦＮトンネル電流が
生じ、このＦＮトンネル電流によりチャネル領域のドレ
イン領域側から書き込み時とは極性の異なる電荷がトン
ネル絶縁膜をトンネルして電荷蓄積層に注入される。そ
して、ＦＮトンネル電流で注入された電荷と、電荷蓄積
層に蓄積されている電荷とが電気的に結合して中和さ、
情報の消去状態となる。

【００１３】このように、ＦＮトンネル電流により書き
込み時とは極性の異なる電荷を注入して情報の消去が行
われるため、トンネル絶縁膜にかかるストレスが少なく
なり、情報の書換回数が多くなっても、メモリウィンド
幅を初期状態のまま維持できる。よって、書換回数を向
上させることができる。また、ＦＮトンネル電流は、ト
ンネル絶縁膜直下のチャネル領域のみに発生するから、
ドレイン領域近傍の電荷蓄積層に蓄積されている電荷を
消去している間に、電荷蓄積層の電荷が蓄積されていな
かった領域に書き込み時とは極性の異なる電荷が注入さ
れることがない。そのため、過剰消去状態となることが
なく、信頼性が向上する。

【００１４】情報の読み出し時に、選択された不揮発性
記憶素子の電荷蓄積層に電荷が蓄積されておれば、ゲー
ト電荷の影響はゲート絶縁膜直下の半導体基板の表面に
及ぶものの、ドレイン領域側の電荷は電荷蓄積層に注入
されている電荷で打ち消されてしまい、この電荷の影響
がトンネル絶縁膜直下の半導体基板の表面まで到達しな
い。したがって、当該不揮発性記憶素子にチャネルが形
成されず、電流が流れない。一方、選択された不揮発性
記憶素子の電荷蓄積層に電荷が蓄積されていなければ、
ゲート電荷の影響がゲート絶縁膜およびトンネル絶縁膜
直下の半導体基板の表面まで及ぶ。したがって、当該不
揮発性記憶素子にチャネルが形成され、電流が流れる。
この状態をセンシングすれば、不揮発性記憶素子に記憶
されている情報の読み出しが行われる。

【００１５】上記不揮発性記憶装置を製造するための方
法は、予め定める第１の導電型式をした単一の半導体基
板上に、パッド酸化膜および窒化膜を順次形成する工
程、窒化膜の予め定める領域を列方向に沿ってストライ
プ状に残存させるかたちで、窒化膜の一部を除去してパ
ッド酸化膜を露出させる工程、列方向に沿ってストライ
プ状に残存させた各窒化膜をマスクとして、上記第１の
導電型式とは反対の第２の導電型式をした不純物イオン
を注入する工程、熱酸化により、パッド酸化膜を列方向
に沿って厚く成長させて複数のＬＯＣＯＳ絶縁膜を形成
すると同時に、各ＬＯＣＯＳ絶縁膜直下において、自己
整合的に行方向に隣接する各不揮発性記憶素子同士のソ
ース領域およびドレイン領域となり、かつ列方向に延び
るビットラインとなる第２の導電型式をした埋め込み不
純物拡散層を形成する工程、ウェット酸化により、各埋
め込み不純物拡散層で挟まれる領域上にゲート絶縁膜を
形成する工程、各ゲート絶縁膜の、ドレイン領域側の予
め定める領域を除く領域上にレジストを施し、ゲート絶
縁膜の、ドレイン領域側の予め定める領域を除去して半
導体基板を露出させる工程、レジストを除去した後、上
記半導体基板を露出させたドレイン領域側の予め定める
領域上に、ゲート絶縁膜よりも薄いトンネル絶縁膜を形
成する工程、各ゲート絶縁膜およびトンネル絶縁膜上
に、電荷蓄積層を形成する工程、ならびに電荷蓄積層上
に、行方向に配列される各不揮発性記憶素子同士に共有
されるワードラインとなるゲートを行方向に沿って形成
する工程を含むものである。

【００１６】このように、ゲートを形成する前に、予め
埋め込み不純物拡散層をＬＯＣＯＳ絶縁膜直下に形成す
ることで、ゲートの位置がずれてもチャネル長に影響を
与えないため、ゲートの位置合わせが不要となる。

【００１７】

【実施例】以下、本発明の一実施例を添付図面に基づき
説明する。図１は本発明の一実施例に係る不揮発性メモ
リにおいてパッシベーション膜を剥がした状態を示す平
面図、図２は図１のＩ−Ｉ断面図である。図１および図
２を参照しつつ、本実施例に係る不揮発性メモリＭＤの
構造について説明する。

【００１８】本実施例の不揮発性メモリＭＤは、ＦＡＣ
Ｅ(Flash Array Contactless EEPROM)型であって、単一
のＰ型シリコン基板１１上に、電荷を注入したり、取り
出すことでデータの記憶を行う複数のフラッシュ型メモ
リトランジスタＭＴｒ１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ
４が、行方向Ｘおよび列方向Ｙに沿ってマトリクス状に
配列形成されている。

【００１９】Ｐ型シリコンン基板１１の表面層には、列
方向Ｙに配列するメモリトランジスタＭＴｒ１，ＭＴｒ
３およびＭＴｒ２，ＭＴｒ４に沿ってＬＯＣＯＳ(local
oxidation of silicon)膜１２１，１２２，１２３が形
成されている。図２において左端のＬＯＣＯＳ膜１２１
直下には、列方向Ｙに配列するメモリトランジスタＭＴ
ｒ１，ＭＴｒ３のソース領域１３ａ、すなわちビットラ
インＢＬ１となるＮ⁺ 型埋め込み不純物拡散層１３１
が、列方向Ｙに沿って形成されている。また、右端のＬ
ＯＣＯＳ膜１２３直下には、列方向Ｙに配列するメモリ
トランジスタＭＴｒ２，ＭＴｒ４のドレイン領域１３
ｂ、すなわちビットラインＢＬ３となるＮ⁺ 型埋め込み
不純物拡散層１３３が、列方向Ｙに沿って形成されてい
る。さらに、ＬＯＣＯＳ膜１２２の直下には、列方向Ｙ
に配列する、メモリトランジスタＭＴｒ１，ＭＴｒ３の
ドレイン領域１３ｂおよびメモリトランジスタＭＴｒ
２，ＭＴｒ４のソース領域１３ａ、すなわちビットライ
ンＢＬ２となるＮ ⁺ 型埋め込み不純物拡散層１３２が、
両端の埋め込み不純物拡散層１３１，１３３と所定の間
隔をあけて列方向Ｙに沿って形成されている。つまり、
ビットラインＢＬ２となる埋め込み不純物拡散層１３２
は、行方向Ｘに隣接する、メモリトランジスタＭＴｒ
１，ＭＴｒ２およびメモリトランジスタＭＴｒ３，ＭＴ
ｒ４で共有している。

【００２０】各埋め込み不純物拡散層１３１，１３２，
１３３で挟まれるようにそれぞれ生じるチャネル領域１
４の、ドレイン領域１３ｂ側の予め定める領域を除く領
域上には、ゲート酸化膜１５がそれぞれ形成されてい
る。また、各チャネル領域１４の、ドレイン領域１３ａ
側の予め定める領域上には、チャネル領域１４で発生す
る電荷をトンネルさせ得るトンネル酸化膜１６がそれぞ
れ形成されている。

【００２１】各ゲート酸化膜１５およびトンネル酸化膜
１６を含む全面には、各トンネル酸化膜１７をトンネル
してきた電荷を蓄積するトラップ窒化膜１７が形成され
ている。トラップ窒化膜１７上には、トラップ窒化膜１
７で蓄積されている電荷を長時間閉じ込めておくブロッ
ク酸化膜１８が形成されている。

【００２２】行方向Ｘに配列するメモリトランジスタＭ
Ｔｒ１，ＭＴｒ２形成領域のブロック酸化膜１８上に
は、ワードラインＷＬ１となっているゲート１９１が行
方向Ｘに沿って形成されている。また、行方向Ｘに配列
するメモリトランジスタＭＴｒ１３，ＭＴｒ４形成領域
のブロック酸化膜１８上には、ワードラインＷＬ２とな
っているゲート１９２が列方向Ｘに沿って形成されてい
る。すなわち、ワードラインＷＬ１となっているゲート
１９１は、行方向Ｘに配列するメモリトランジスタＭＴ
ｒ１，ＭＴｒ２で共有しており、ワードラインＷＬ２と
なっているゲート１９２は、行方向Ｘに配列するメモリ
トランジスタＭＴｒ３，ＭＴｒ４で共有している。

【００２３】また、埋め込み不純物拡散層１３１，１３
２，１３３およびゲート，１９１，１９２で囲まれるシ
リコン基板１１の表面層には、図１において×印で示す
ように、列方向Ｙに隣接する、メモリトランジスタＭＴ
ｒ１，ＭＴｒ３およびメモリトランジスタＭＴｒ２，Ｍ
Ｔｒ４を素子分離するための、チャネルストップイオン
が注入されている。

【００２４】なお、以後の説明において、メモリトラン
ジスタＭＴｒ１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ４を総称
するときは「メモリトランジスタＭＴｒ」という。ま
た、ＬＯＣＯＳ膜１２１，１２２，１２３を総称すると
きは「ＬＯＣＯＳ膜１２」と、埋め込み不純物拡散層１
３１，１３２，１３３を総称するときは「埋め込み不純
物拡散層１３」と、ゲート１９１，１９２を総称すると
きは「ゲート１９」という。

【００２５】Ｐ型シリコン基板１１は、比抵抗が５〜２
０Ωｃｍくらいの低いものが使用されている。ＬＯＣＯ
Ｓ膜１２は、ＳｉＯ₂ からなり、膜厚は約１００００Å
程度に厚く設けられている。ゲート酸化膜１５は、Ｓｉ
Ｏ₂ からなり、膜厚は約３００Å程度に薄く設けられて
いる。

【００２６】トラップ窒化膜１７は、Ｓｉ₃ Ｎ₄ からな
り、膜厚は、電荷を蓄積すべく所定の厚さに設定されて
いる。ブロック酸化膜１８は、ＳｉＯ₂ からなり、膜厚
は、電荷をトラップ窒化膜１７に閉じ込めておくべく所
定の厚さに設定されている。ゲート１９は、例えばリン
を高濃度にドープして低抵抗化したポリシリコン等の導
電性物質からなる。

【００２７】さらに、図示していないが、ゲート１９上
の全面には、メモリトランジスタＭＴｒの表面を保護す
るとともに、外部からの汚染物質の侵入を防止するた
め、例えばＰＳＧ等の絶縁物質からなるパッシベーショ
ン膜が積層されている。このように、上記不揮発性メモ
リＭＤは、シリコン基板１１上で埋め込み不純物拡散層
１３とコンタクトをとらない、いわゆる仮想グランドア
レイ(virtual ground array)とすることにより、メモリ
トランジスタＭＴｒの高密度実装を図っている。

【００２８】図３は不揮発性メモリの等価回路図であ
る。図３を参照しつつ、上記不揮発性メモリＭＤの電気
的構成について説明する。不揮発性メモリＭＤは、図３
の如く、一点鎖線で囲むメモリセルＭＣ１，ＭＣ２，Ｍ
Ｃ３，ＭＣ４が配列され、各メモリセルＭＣ１，ＭＣ
２，ＭＣ３，ＭＣ４が１つのメモリトランジスタＭＴｒ
１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ４からなる１セル／１
トランジスタ構造を有している。

【００２９】そして、行方向Ｘに配列されたメモリトラ
ンジスタＭＴｒ１，ＭＴｒ２のゲートにワードラインＷ
Ｌ１が接続され、行方向Ｘに配列されたメモリトランジ
スタＭＴｒ３，ＭＴｒ４のゲートにワードラインＷＬ２
が接続されている。また、列方向Ｙに配列するメモリト
ランジスタＭＴｒ１，ＭＴｒ３のソースにビットライン
ＢＬ１が接続され、列方向Ｙに配列するメモリトランジ
スタＭＴｒ２，ＭＴｒ４のドレインにビットラインＢＬ
３が接続されされている。そして、行方向Ｘに隣接する
メモリトランジスタＭＴｒ１，ＭＴｒ２およびＭＴｒ
３，ＭＴｒ４のソース−ドレインが直列に接続されてお
り、当該接続中間点にビットラインＢＬ２が接続されて
いる。

【００３０】ここで、主として、図３および表１を参照
しつつ、上記不揮発性メモリＭＤ１０のデータの書き込
み、消去および読み出しの動作について説明する。な
お、表１において、データの書き込み、読み出しを行う
際に、図３に示すメモリセルＭＣ１を選択した場合を想
定している。

【００３１】

【表１】

【００３２】＜書き込み（ＷＲＩＴＥ）＞ワードライン
ＷＬ２を接地電位０Ｖとし、ビットラインＢＬ３に９Ｖ
を印加しておき、データの書き込みを行うメモリセルＭ
Ｃ１を選択すべく、ビットラインＢＬ１を接地電位０Ｖ
とし、ビットラインＢＬ２に対して９Ｖを印加し、ワー
ドラインＷＬ１に対して１０Ｖを印加する。

【００３３】そうすると、図４に示すように、選択され
たメモリセルＭＣ１内のメモリトランジスタＭＴｒ１で
は、ゲート１９１−ドレイン領域１３ａ間に高電界がか
かり、ソース領域１３ａ−ドレイン領域１３ｂ間に飽和
チャネル電流が流れる。ドレイン領域１３ａ近傍のピン
チオフ領域(pinch off region)では、高電界により加速
された電子がイオン化(impact ionization) を起こし、
高エネルギーを持つチャネルホットエレクトロンが発生
し、このチャネルホットエレクトロンがトンネル酸化膜
１６をＦＮトンネルしてドレイン領域１３ｂ近傍のトラ
ップ窒化膜１７に注入され、データ「１」の書き込み状
態となる。

【００３４】一方、非選択メモリセル内のメモリトラン
ジスタでは、ゲート−ドレイン領域間に高電界が印加さ
れず、ソース領域−ドレイン領域間に飽和チャネル電流
は流れないので、トラップ窒化膜１７にチャネルホット
エレクトロンが注入されない。すなわち、データの書き
込みが行われない。トラップ窒化膜にエレクトロンが蓄
積されている状態と、蓄積されていない状態とでは、メ
モリトランジスタのソース−ドレイン間を導通させるた
めに必要なゲート電圧が変化する。すなわち、メモリト
ランジスタのソース−ドレイン間を導通させるためのし
きい値電圧Ｖ_THは、フローティングゲートにエレクトロ
ンを注入した状態では高いしきい値Ｖ１（例えば４Ｖ）
をとり、エレクトロンが注入されたいない状態では低い
しきい値Ｖ２（例えば０．５Ｖ）をとる。このように、
しきい値電圧Ｖ_THを２種類に設定することで、「１」ま
たは「０」の二値データをメモリトランジスタに記憶さ
せることができる。 ＜消去（ＥＲＡＳＥ）＞データの消去は一括消去で行わ
れる。すなわち、ビットラインＢＬ１，ＢＬ２ＢＬ３を
開放状態としておき、ワードラインＷＬ１，ＷＬ２に−
１５Ｖを印加し、ゲート−基板間に負のバイアスをかけ
る。

【００３５】そうすると、図５に示すように、各メモリ
セル内のメモリトランジスタＭＴｒにおいては、チャネ
ル領域１４の、ドレイン領域１３ｂ側の予め定める領域
上にのみトンネル酸化膜１６が形成され、残りの領域上
にはトンネル酸化膜１６よりも厚いゲート酸化膜１５が
形成されているので、トンネル酸化膜１６直下のチャネ
ル領域１４のみに基板１１からゲート１９に向かってＦ
Ｎトンネル電流が生じ、このＦＮトンネル電流によりチ
ャネル領域１４のドレイン領域１３ｂ側からホールがト
ンネル酸化膜１６をトンネルしてトラップ窒化膜１７に
注入される。そして、ＦＮトンネル電流で注入されたホ
ールと、トラップ窒化膜１７に蓄積されているエレクト
ロンとが電気的に結合して中和さ、データの消去状態、
すなわちデータ「０」の書き込み状態となる。

【００３６】このように、ＦＮトンネル電流によりホー
ルを注入してデータの消去が行われるため、トンネル酸
化膜１５にかかるストレスが少なくなり、データの書換
回数が多くなっても、メモリウィンド幅を初期状態のま
ま維持できる。よって、書換回数を向上させることがで
きる。また、ＦＮトンネル電流は、トンネル酸化膜１６
直下のチャネル領域１４のみに発生するから、ドレイン
領域１３ｂ近傍のトラップ窒化膜１７に蓄積されている
エレクトロンを消去している間に、トラップ窒化膜１７
のエレクトロンが蓄積されていなかった領域にホールが
注入されることがない。そのため、過剰消去状態となる
ことがなく、信頼性が向上する。 ＜読み出し（ＲＥＡＤＥ）＞ワードラインＷＬ２を接地
電位０Ｖとし、ビットラインＢＬ３に対して１Ｖを印加
しておき、読み出しを行うメモリセルＭＣ１を選択すべ
く、ビイトラインＢＬ１を接地電位０Ｖとし、ビットラ
インＢＬ２に対して１Ｖを印加し、ワードラインＷＬ１
に対してセンス電圧２Ｖを印加する。

【００３７】このとき、図６（ａ）に示すように、メモ
リセルＭＣ１のメモリトランジスタＭＴｒ１のトラップ
窒化膜１７にエレクトロンが蓄積されておれば、ゲート
１９１の正電荷の影響はゲート酸化膜１５直下のシリコ
ン基板１１の表面に及ぶものの、ドレイン領域１３ｂ側
の正電荷はトラップ窒化膜１７に注入されているエレク
トロンで打ち消されてしまい、この正電荷の影響がトン
ネル酸化膜１６直下のシリコン基板１１の表面まで到達
しない。しがたがって、メモリトランジスタＭＴｒ１に
チャネルが形成されず、埋め込み不純物拡散層１３２の
ドレイン領域１３ｂから埋め込み不純物拡散層１３１の
ソース領域１３ａに電流が流れない。一方、図６（ｂ）
に示すように、トラップ窒化膜１７にエレクトロンが蓄
積されていなければ、ゲート１９１の正電荷の影響がゲ
ート酸化膜１５およびトンネル酸化膜１６直下のシリコ
ン基板１１の表面まで及ぶ。したがって、メモリトラン
ジスタＭＴｒ１にチャネルが形成され、埋め込み不純物
拡散層１３２のドレイン領域１３ｂから埋め込み不純物
拡散層１３１のソース領域１３ａに電流が流れる。この
状態を図示しないデコーダおよびセンスアンプでセンシ
ングすれば、メモリトランジスタＭＴｒ１に記憶されて
いるデータの読み出しが行われる。

【００３８】ここで、センス電圧とは、上記しきい値電
圧のＶ_THの２種類のＶ１，Ｖ２の中間的な電圧である。
したがって、このセンス電圧を印加すると、トラップ窒
化膜にエレクトロンが蓄積されているか否かで、メモリ
トランジスタの導通／非導通が決定される。図７ないし
図８は不揮発性メモリの製造方法を工程順に示す概略断
面図である。なお、図７ないし図８においては、説明の
便宜上、１つのメモリトランジスタのみを示している。

【００３９】まず、ＬＯＣＯＳ膜および埋め込み不純物
拡散層を形成する。すなわち、図７（ａ）に示すよう
に、Ｐ型シリコン基板１１を約９００〜１０００℃程度
で熱酸化し約１０００Å程度のパッド酸化膜３０を形成
し、ついでＣＶＤ(Chemicai Vapor Deposition) 法によ
り窒化シリコン（Ｓｉ₃ Ｎ₄ ）膜３１を形成する。そし
て、図７（ｂ）に示すように、窒化シリコン膜３１の予
め定める領域を列方向に沿ってストライプ状に残存させ
るかたちで、窒化シリコン膜３１をエッチング除去して
パッド酸化膜３０を露出させる。この残存した窒化シリ
コン膜３１が、これから形成するメモリトランジスタの
形成領域となる。なお、このエッチングには、ＣＦ₄ ／
Ｏ₂ のプラズマエッチングが好ましい。

【００４０】次に、図７（ｃ）に示すように、列方向に
沿ってストライプ状に残存させた窒化シリコン膜３１を
マスクとして、例えばＡｓ⁺ 等のＮ⁺ 型不純物イオンを
注入する。その後、図７（ｄ）に示すように、シリコン
基板１１を約１０００℃程度の水蒸気（Ｈ₂ Ｏ）雰囲気
で約６〜７時間程度酸化し、パッド酸化膜３１を列方向
に沿って約１００００Å程度厚く成長させてＬＯＣＯＳ
膜１２を形成する。これと同時に、ＬＯＣＯＳ膜１２直
下において、自己整合的に行方向に隣接するメモリトラ
ンジスタ同士でソース領域１３ａおよびドレイン領域１
３ｂを共有してビットラインとなるＮ⁺ 型埋め込み不純
物拡散層１３が列方向に沿って形成される。ここで、ド
ライ酸化ではなく、Ｈ₂ Ｏを用いたウェット酸化を用い
るのは、酸化速度が大きく酸化時間を短縮できるからで
ある。窒化シリコン膜３１は、酸化剤（Ｈ₂ Ｏ）の拡散
に対してバリアとなるため、窒化シリコン膜３１で覆わ
れている部分のパッド酸化膜３１は成長しない。

【００４１】上記ＬＯＣＯＳ膜および埋め込み不純物拡
散層形成工程が終了すると、ゲート酸化膜およびトンネ
ル酸化膜を形成する。すなわち、図８（ａ）に示すよう
に、残った窒化シリコン膜３１、その下のパッド酸化膜
３０を順次除去する。そして、図８（ｂ）に示すよう
に、シリコン基板１１を約９００〜１０００℃程度の水
蒸気雰囲気で約１時間程度酸化し、図８（ａ）の工程で
露出させたシリコン基板１１の表面、すなわち埋め込み
不純物拡散層１３で挟まれるように生じるチャネル領域
１４上に、約３００Å程度の薄いゲート酸化膜１５を形
成する。このとき、ゲート酸化膜１５の両端は、ＬＯＣ
ＯＳ膜１２のバーズビークに接続する。

【００４２】次に、図８（ｃ）に示すように、ゲート酸
化膜１５の、ドレイン領域ｂ側の予め定める領域を除く
領域上にレジストパターン３２を形成し、ゲート酸化膜
１５の、ドレイン領域１３ａ側の予め定める領域をエッ
チング除去してシリコン基板１１の表面を露出させる。
このエッチングには、ＲＩＥ(reactive ion etching)を
用いるのが好ましい。というのは、レジストパターン３
２通りのエッチング加工を行えるからである。

【００４３】その後、図８（ｄ）に示すように、シリコ
ン基板１１を約８００℃程度のＯ₂をＮ₂ で１／１００
に希釈した雰囲気で約３０分程度酸化し、図８（ｃ）の
工程で露出させたシリコン基板１１の表面、チャネル領
域１４の、ドレイン領域１３ａ側の予め定める領域上
に、約６０Å程度の極めて薄いトンネル酸化膜１６を形
成する。

【００４４】上記ゲート酸化膜およびトンネル酸化膜形
成工程が終了すると、電荷蓄積層を形成する。すなわ
ち、図９（ａ）に示すように、ＬＰＣＶＤ(Low Pressur
e Chemicai Vapor Deposition)法により、全面にＳｉ₃
Ｎ₄ を約２００Å程度厚く堆積してトラップ窒化膜１７
を形成する。そして、図９（ｂ）に示すように、約３時
間程度ウェット酸化を行う。そうすると、予め厚く堆積
されたトラップ窒化膜１７の上層部がＯ₂ により浸食さ
れ、トラップ窒化膜１７上にブロック酸化膜１８が形成
される。

【００４５】上記電荷蓄積層形成工程が終了すると、メ
タライゼーションおよびパッシベーション膜を形成す
る。すなわち、図９（ｃ）に示すように、スパッタリン
グ等により、全面にポリシリコンを堆積し、高濃度にリ
ン等の導電性物質をドープする。その後、このポリシリ
コンを行方向に沿ってストライプ状にパターニングし、
ゲート１９を形成する。つづいて、ＣＶＤ法により、窒
化シリコン等を全面に堆積してパッシベーション膜３３
を形成する。

【００４６】このように、ゲートをマスクとしたイオン
注入により不純物拡散層を形成するのではなく、ゲート
１９を形成する前に、予め埋め込み不純物拡散層１３を
ＬＯＣＯＳ膜１２直下に形成しているので、ゲート１９
の位置がずれてもチャネル長に影響を与えることがな
い。したがって、ゲート１９の位置合わせが不要とな
る。

【００４７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば上記実施例において
は、Ｐ型シリコン基板を使用した場合について記載した
が、Ｎ型シリコン基板を使用してもよい。また、表２に
示すように、データの書き込み時に、ビットラインＢＬ
３に対して９Ｖを印加しておき、データの書き込みを行
うメモリセルを選択すべく、ビットラインＢＬ１を接地
電位０Ｖとし、ビットラインＢＬ２に対して９Ｖを印加
し、ワードラインＷＬ１，ＷＬ２に対して１０Ｖを印加
してもよい。また、データの読み出し時に、ビットライ
ンＢＬ３に対して１Ｖを印加しておき、読み出しを行う
メモリセルを選択すべく、ビットラインＢＬ１を接地電
位０Ｖとし、ビットラインＢＬ２に対して１Ｖを印加
し、ワードラインＷＬ１，ＷＬ２に対してセンス電圧２
Ｖを印加してもよい。

【００４８】

【表２】

【００４９】上記データの書き込み方法によると、ビッ
トラインＢＬ１，ＢＬ２を共有するメモリセルに対し
て、データをライン一括書き込みできる。また、データ
の読み出し方法によると、ビットラインＢＬ１，ＢＬ２
を共有するメモリセルに記憶されているデータをライン
一括読み出しできる。

【００５０】

【発明の効果】以上の説明から明らかな通り、本発明に
よると、情報の書き換えに際し、トンネル絶縁膜にかか
るストレスを少なくできるため、書換回数を向上させる
ことができる。しかも、過剰消去が発生しないので、信
頼性もよくなる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る不揮発性メモリの平面
図である。

【図２】図１のＩ−Ｉ断面図である。

【図３】不揮発性メモリの等価回路図である。

【図４】データの書き込み時におけるメモリトランジス
タの動作を図解的に示す説明図である。

【図５】データの消去時におけるメモリトランジスタの
動作を図解的に示す説明図である。

【図６】データの読み出し時におけるメモリトランジス
タの動作を図解的に示す説明図である。

【図７】不揮発性メモリの製造方法を工程順に示す概略
断面図である。

【図８】図７につづく製造方法を工程順に示す概略断面
図である。

【図９】図８につづく製造方法を工程順に示す概略断面
図である。

【図１０】従来の不揮発性メモリに利用されるメモリト
ランジスタの概略構成を図解的に示す図である。

【図１１】メモリトランジスタの書込／消去特性を示す
図である。

【図１２】ＦＮトンネルによりデータの消去を行う場合
のメモリトランジスタの動作を図解的に示す説明図であ
る。

【符号の説明】

ＭＤ 不揮発性メモリ ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４ メモリセル ＭＴｒ，ＭＴｒ１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ４ メ
モリトランジスタ １１ Ｐ型シリコン基板 １２，１２１，１２２，１２３ ＬＯＣＯＳ膜 １３，１３１，１３２，１３３ Ｎ⁺ 型埋め込み不純物
拡散層 １３ａ ソース領域 １３ｂ ドレイン領域 １４ チャネル領域 １５ ゲート酸化膜 １６ トンネル酸化膜 １７ トラップ窒化膜 １９ ブロック酸化膜 １９ ゲート ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４ ビットライン ＷＬ１，ＷＬ２ ワードライン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｂ 5/024 9196−5Ｄ Ｇ１１Ｃ 17/00 6741−5Ｌ Ｈ０１Ｌ 21/318 Ｂ 7352−4Ｍ 27/115

Claims (3)

【特許請求の範囲】
1. 【請求項１】予め定める第１の導電型式をした単一の半
   導体基板上に、電荷を注入したり、取り出すことで情報
   の記憶を行う複数の不揮発性記憶素子が、行方向および
   列方向に沿ってマトリクス状に配列形成されている不揮
   発性記憶装置であって、 上記半導体基板の表面層において、列方向に配列された
   不揮発性記憶素子に沿って厚く形成された複数のＬＯＣ
   ＯＳ絶縁膜、 上記各ＬＯＣＯＳ絶縁膜直下において、列方向に沿って
   形成され、行方向に隣接する各不揮発性記憶素子同士の
   ソース領域およびドレイン領域となり、かつ列方向に延
   びるビットラインとなっている、上記第１の導電型式と
   は反対の第２の導電型式をした複数の埋め込み不純物拡
   散層、 隣合う上記各埋め込み不純物拡散層で挟まれるようにそ
   れぞれ生じるチャネル領域の、ドレイン領域側の予め定
   める領域を除く領域上に形成された相対的に厚いゲート
   絶縁膜、 上記各チャネル領域の、ドレイン領域側の予め定める領
   域上に形成され、各チャネル領域で発生する電荷を通過
   させる、ゲート絶縁膜よりも相対的に薄いトンネル絶縁
   膜、 上記各ゲート絶縁膜およびトンネル絶縁膜上に形成さ
   れ、トンネル絶縁膜を通過してきた電荷を蓄積する電荷
   蓄積層、ならびに上記電荷蓄積層上において、行方向に
   沿って形成され、行方向に配列された各不揮発性記憶素
   子同士に共有されワードラインとなっているゲートを含
   むことを特徴とする不揮発性記憶装置。
2. 【請求項２】請求項１記載の不揮発性記憶装置を駆動さ
   せるための方法であって、 情報の書き込み時に、情報を書き込むべき不揮発性記憶
   素子のソース領域を含むビットラインを接地電位とし、
   ドレイン領域を含むビットラインに対して高電圧を印加
   し、ゲートを含むワードラインに対して高電圧を印加
   し、 情報の消去時に、情報を消去すべき不揮発性記憶素子の
   ソース領域を含むビットラインおよびドレイン領域を含
   むビットラインをそれぞれ開放状態とし、ゲートを含む
   ワードラインに対して書き込み時とは極性の異なる高電
   圧を印加し、 情報の読み出し時に、情報を読み出すべき不揮発性記憶
   素子のソース領域を踏むビットラインを接地電位とし、
   ドレイン領域含むビットラインに対して低電圧を印加
   し、ゲートを含むワードラインに対して読出電圧を印加
   することを特徴とする不揮発性記憶装置の駆動方法。
3. 【請求項３】請求項１記載の不揮発性記憶装置を製造す
   るための方法であって、 予め定める第１の導電型式をした単一の半導体基板上
   に、パッド酸化膜および窒化膜を順次形成する工程、 窒化膜の予め定める領域を列方向に沿ってストライプ状
   に残存させるかたちで、窒化膜の一部を除去してパッド
   酸化膜を露出させる工程、 列方向に沿ってストライプ状に残存させた各窒化膜をマ
   スクとして、上記第１の導電型式とは反対の第２の導電
   型式をした不純物イオンを注入する工程、 熱酸化により、パッド酸化膜を列方向に沿って厚く成長
   させて複数のＬＯＣＯＳ絶縁膜を形成すると同時に、各
   ＬＯＣＯＳ絶縁膜直下において、自己整合的に行方向に
   隣接する各不揮発性記憶素子同士のソース領域およびド
   レイン領域となり、かつ列方向に延びるビットラインと
   なる第２の導電型式をした埋め込み不純物拡散層を形成
   する工程、 ウェット酸化により、各埋め込み不純物拡散層で挟まれ
   る領域上にゲート絶縁膜を形成する工程、 各ゲート絶縁膜の、ドレイン領域側の予め定める領域を
   除く領域上にレジストを施し、ゲート絶縁膜の、ドレイ
   ン領域側の予め定める領域を除去して半導体基板を露出
   させる工程、 レジストを除去した後、上記半導体基板を露出させたド
   レイン領域側の予め定める領域上に、ゲート絶縁膜より
   も薄いトンネル絶縁膜を形成する工程、 各ゲート絶縁膜およびトンネル絶縁膜上に、電荷蓄積層
   を形成する工程、ならびに電荷蓄積層上に、行方向に配
   列される各不揮発性記憶素子同士に共有されるワードラ
   インとなるゲートを行方向に沿って形成する工程を含む
   ことを特徴とする不揮発性記憶装置の製造方法。