JP3512206B2 - 不揮発性記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュEEPROM(Ele
ctrically Erasable Programmable Read Only Memory)
等、単一の半導体基板上に、電荷を注入したり、取り出
したりすることで情報の記憶を行う不揮発性記憶素子
が、行方向および列方向に沿ってマトリクス状に配列形
成されている不揮発性記憶装置に関する。

【０００２】

【従来の技術】従来より、単一の半導体基板上に、電荷
を注入したり、取り出すことで情報の記憶を行う複数の
不揮発性記憶素子が、行方向および列方向にマトリクス
状に配列形成されている不揮発性記憶装置が種々提案さ
れている。図９に、従来の不揮発性記憶素子を示す。従
来の不揮発性記憶素子は、図９の如く、Ｐ型シリコン基
板１と、シリコン基板１の表面層に、所定の間隔をあけ
て形成されたＮ⁺ 型ソース領域２およびＮ⁺ 型ドレイン
領域３と、ソース領域２およびドレイン領域３で挟まれ
るように生じるチャネル領域４上に形成されたＯＮＯ(o
xide-nitride-oxide) 膜５と、ＯＮＯ膜５上に形成され
たゲート６とを備えている。

【０００３】ＯＮＯ膜５は、窒化膜５ｂを、上下から酸
化膜５ａ，５ｃでサンドイッチした構造を有している。
ボトム酸化膜５ａは、チャネル領域４で発生したエレク
トロンをトンネルさせ得る機能を、窒化膜５ｂは、ボト
ム酸化膜５ａをトンネルしてきたエレクトロンを蓄積す
る機能を、トップ酸化膜５ｃは、エレクトロンを窒化膜
５ｂ内に長時間閉じ込めておく機能をそれぞれ備えてい
る。

【０００４】ここで、図９（ａ）〜（ｃ）を参照しつ
つ、上記不揮発性記憶素子の情報の書き込み、読み出し
および消去の各動作について説明する。同図（ａ）は情
報の書き込みの際の動作を、同図（ｂ）は情報の読み出
しの際の動作を、同図（ｃ）は情報の消去の際の動作を
それぞれ示している。情報の書き込みに際しては、図９
（ａ）に示すように、ソース領域２を接地電位０Ｖとし
ておき、ドレイン領域３に９Ｖを印加し、ゲート６に１
０Ｖを印加する。そうすると、ゲート６−ドレイン領域
３間に高電界がかかり、ソース領域２−ドレイン領域３
間に飽和チャネル電流が流れる。ドレイン領域３の近傍
のピンチオフ領域(pinch off region)では、高電界によ
り加速された電子がイオン化(impact ionization)を起
こし、いわゆるチャネルホットエレクトロンが発生し、
このチャネルホットエレクトロンがＯＮＯ膜５の窒化膜
５ｂに注入される。

【０００５】情報の読み出しに際しては、図９（ｂ）に
示すように、ソース領域２を接地電位０Ｖとしておき、
ドレイン領域３に１Ｖを印加し、ゲート６に３Ｖを印加
する。そうすると、ＯＮＯ膜５の窒化膜５ｂにエレクト
ロンが蓄積されておれば、チャネルが形成されず、ドレ
イン領域３−ソース領域２間に電流が流れない。一方、
ＯＮＯ膜５の窒化膜５ｂにエレクトロンが蓄積されてい
なければ、チャネルが形成され、ドレイン領域３−ソー
ス領域２間に電流が流れる。

【０００６】情報の消去に際しては、図９（ｃ）に示す
ように、ソース領域２を接地電位０Ｖとしておき、ドレ
イン領域３に９Ｖを印加し、ゲート６に−６Ｖを印加す
る。そうすると、ドレイン領域３近傍でホットホールが
発生し、このホットホールがＯＮＯ膜５の窒化膜５ｂに
注入される。よって、蓄積されているエレクトロンと、
注入されてきたホールとが再結合し、電気的に中和され
る。

【０００７】

【発明が解決しようとする課題】従来の不揮発性記憶素
子にあっては、情報の書き込みに際し、図９（ａ）に示
すように、ホットエレクトロン注入方式を採用している
ため、ＯＮＯ膜５へのエレクトロンの注入効率が悪くな
っている。というのは、ソース領域２−ドレイン領域３
間に流れる電子の内の１％程度の電子が、いわゆるホッ
ト化するに過ぎない。つまり、書き込みに使用される電
流の殆どは、ソース領域２−ドレイン領域３間で消費さ
れる。そのため、ホットエレクトロンの注入効率を向上
させるには、ゲート６−ドレイン領域３間に高電圧を印
加しなければならない。しかし、消費電力が大きすぎる
ので、ワンチップ内の昇圧回路ではまかないきれず、外
部の電源回路にて書き込み電圧を印加する必要があっ
た。

【０００８】そこで、情報の書き込み時の消費電力を低
減するため、ゲート−基板間でＦＮ(Fowler Nordheim)
トンネル電流を発生させ、情報の書き込みを行う方法が
提案された。図１０に、ＦＮトンネル電流により情報の
書き込みを行う不揮発性記憶装置の等価回路図を示す。
この不揮発性記憶装置は、図１０の如く、点線で囲むメ
モリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４が行方向およ
び列方向にマトリクス状に配列されており、各メモリセ
ルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、図９に示した不
揮発性記憶素子ＭＴｒ１，ＭＴｒ２，ＭＴｒ３，ＭＴｒ
４のみからなる１セル／１トランシスタ構造を有してい
る。

【０００９】行方向に配列する不揮発性記憶素子ＭＴｒ
１，ＭＴｒ２のゲートに、ワードラインＷＬ１が接続さ
れている。同様に、行方向に配列する不揮発性記憶素子
ＭＴｒ３，ＭＴｒ４のゲートに、ワードラインＷＬ２が
接続されている。列方向に配列する不揮発性記憶素子Ｍ
Ｔｒ１，ＭＴｒ３のドレインに、ビットラインＢＬ１が
接続されている。同様に、列方向に配列する不揮発性記
憶素子ＭＴｒ２，ＭＴｒ４のドレインに、ビットライン
ＢＬ２が接続されている。

【００１０】また、各不揮発性記憶素子ＭＴｒ１，ＭＴ
ｒ２，ＭＴｒ３，ＭＴｒ４のソースは、ソースラインＳ
Ｌに共通接続されている。ここで、図１０を参照しつ
つ、上記不揮発性記憶装置における情報の書き込み方法
について説明する。なお、この説明においては、メモリ
セルＭＣ１に情報の書き込みを行う場合を想定して行
う。

【００１１】ワードラインＷＬ２およびビットラインＢ
Ｌ１を接地電位０Ｖとし、ソースラインＳＬを開放(ope
n)状態としておき、メモリセルＭＣ１に接続されている
ワードラインＷＬ１に書込電圧１０Ｖを印加し、非選択
のメモリセルＭＣ２，ＭＣ４に接続されているビットラ
インＢＬ２に書込禁止電圧６Ｖを印加する。そうする
と、メモリセルＭＣ１内の不揮発性記憶素子ＭＴｒ１の
ゲート−基板間に高電圧がかかり、ＦＮ電流が発生す
る。これにより、エレクトロンがＯＮＯ膜に注入され
る。よって、情報の書き込み状態となる。

【００１２】しかしながら、上記不揮発性記憶装置によ
ると、消費電力の低減は実現できるが、情報の非選択セ
ルへの書き込みを禁止できない。すなわち、非選択のメ
モリセルＭＣ２には書込禁止電圧６Ｖが印加されている
ものの、ソースラインＳＬが共通に接続されているた
め、図中矢印で示すようにセル電流が流れる。そのた
め、メモリセルＭＣ２内の不揮発性記憶素子ＭＴｒ２の
チャネルを６Ｖにチャージできない。その結果、不揮発
性記憶素子ＭＴｒ２のゲート−基板間にＦＮ電流が発生
してしまい、情報の書き込みが行われてしまう。

【００１３】また、図１１に上記不揮発性記憶装置の概
略断面図を示す。図中、７は不揮発性記憶素子ＭＴｒ
１，ＭＴｒ２を素子分離するフィールド酸化膜、８はソ
ースラインＳＬ、ビットラインＢＬ１，ＢＬ２およびワ
ードラインＷＬ１を互いに絶縁する層間絶縁膜、９は表
面を保護すると共に、外部からの汚染物質の侵入を防ぐ
パッシベーション膜である。

【００１４】上記不揮発性記憶装置は、図１１の如く、
隣接する不揮発性記憶素子ＭＴｒ１，ＭＴｒ２がフィー
ルド酸化膜７によって素子分離されているので、素子分
離領域が大きくなっている。さらに、各不揮発性記憶素
子ＭＴｒ１，ＭＴｒ２のソース領域２、ドレイン領域３
およびゲート６は、ソースラインＳＬ、ビットラインＢ
Ｌ１，ＢＬ２およびワードラインＷＬ１とそれぞれコン
タクトがとられているため、コンタクトのためのマージ
ンが必要となっている。つまり、微細化に対応できな
い。

【００１５】本発明は、上記に鑑み、情報の書き込み時
の消費電力を内部昇圧回路で充分にまかなえ、誤書き込
みを防止できると共に、微細化にも充分対応できる不揮
発性記憶装置およびその製造方法の提供を目的とする。

【００１６】

【課題を解決するための手段】本発明請求項１による課
題解決手段は、予め定める第１の導電型式をした単一の
半導体基板上に、電荷を注入したり、取り出したりする
ことで情報の記憶を行う複数の不揮発性記憶素子が、行
方向および列方向に沿ってマトリクス状に配列形成され
ている不揮発性記憶装置であって、上記半導体基板の表
面層に、列方向に沿ってかつ行方向に所定の間隔をあけ
て厚く形成された複数のＬＯＣＯＳ絶縁膜、上記各ＬＯ
ＣＯＳ絶縁膜の直下に、列方向に沿って形成され、上記
第１の導電型式をしたチャネルストッパ、上記各チャネ
ルストッパの一方側部に接合すると共に、列方向に沿っ
て形成され、各不揮発性記憶素子のソース領域となり、
かつ列方向に配列する不揮発性記憶素子で共有されたソ
ースラインとなっている、上記第１の導電型式とは反対
の第２の導電型式をした第１の不純物拡散層、上記各チ
ャネルストッパの他方側部に接合すると共に、列方向に
沿ってかつ第１の不純物拡散層と所定の間隔をあけて形
成され、各不揮発性記憶素子のドレイン領域となり、か
つ列方向に配列する不揮発性記憶素子で共有されたドレ
インラインとなっている、上記第１の導電型式とは反対
の第２の導電型式をした第２の不純物拡散層、各不揮発
性記憶素子のソース領域およびドレイン領域で挟まれる
ようにそれぞれ生じる各チャネル領域上に形成され、各
チャネル領域で発生した電荷を通過させるトンネル絶縁
膜、上記各トンネル絶縁膜上に形成され、トンネル絶縁
膜を通過してきた電荷を蓄積する電荷蓄積層、上記各電
荷蓄積層上に、行方向に沿って形成され、行方向に配列
する不揮発性記憶素子で共有されたワードラインとなっ
ており、上記半導体基板との間でＦＮトンネル電流を発
生させることにより上記電荷蓄積層に対して電荷を注入
させるゲート、選択された不揮発性記憶素子に接続され
ているワードラインに対して書込電圧 を印加し、選択さ
れた不揮発性記憶素子のゲートと基板との間でＦＮトン
ネル電流を発生させる手段、選択された不揮発性記憶素
子に接続されているドレインラインに、当該不揮発性記
憶素子のゲートと基板との間でＦＮトンネル電流を発生
させ得る所定電圧を印加し、非選択の不揮発性記憶素子
に接続されているドレインラインに、非選択の不揮発性
記憶素子の、ゲートと基板との間でのＦＮトンネル電流
の発生を禁止させ得る書込禁止電圧を印加する手段、な
らびに各ソースラインを相互に非接続状態とし、各ソー
スライン毎に所定電圧を印加する手段を含むものであ
る。

【００１７】

【００１８】請求項２による課題解決手段は、請求項１
記載の不揮発性記憶装置を製造するための方法であっ
て、予め定める第１の導電型式をした半導体基板上に、
複数のダミーゲートを列方向に沿ってかつ所定の間隔を
あけて、ストライプ状に形成する工程、各ダミーゲート
の両側に、サイドウォールを列方向に沿って被着形成す
る工程、各サイドウォールおよびダミーゲートをマクス
として、上記第１の導電型式をしたチャネルストップイ
オンを注入する工程、ＬＯＣＯＳ法により、半導体基板
の表面層に、列方向に沿ってかつ行方向に所定の間隔を
あけて、複数のＬＯＣＯＳ絶縁膜を厚く形成すると共
に、各ＬＯＣＯＳ絶縁膜の直下に、チャネルストッパを
列方向に沿って自己整合的に形成する工程、各サイドウ
ォールを除去し、各ダミーゲートをマクスとして、上記
第１の導電型式とは反対の第２の導電型式をした不純物
イオンを注入する工程、この第２の導電形式をした不純
物をイオンを注入する工程の後に、ＬＯＣＯＳ法によ
り、各チャネルストッパの一方側部に第１の不純物拡散
層を、各チャネルストッパの他方側部に第２の不純物拡
散層をそれぞれ列方向に沿って自己整合的に形成する工
程、各ダミーゲートを除去して素子領域の半導体基板の
表面を露出させた後、素子領域の半導体基板の表面上
に、トンネル絶縁膜を形成する工程、各トンネル絶縁膜
上に、電荷蓄積膜を形成する工程、ならびに各電荷蓄積
膜上に、ゲートを行方向に沿って形成する工程を含むこ
とを特徴とする不揮発性記憶装置の製造方法である。

【００１９】

【作用】上記請求項１による課題解決手段では、各チャ
ネルストッパの側部に、不純物拡散層を列方向に沿って
形成して接合し、ゲートを行方向に沿って形成して、ワ
ードライン、ソースラインおよびドレインラインのコン
タクトをとらない仮想グランドアレイ構造としているの
で、コンタクトマージンがかせげ、充分に微細化に対応
できる。また、情報の書き込みは、ＦＮトンネル電流に
より行われるので、電荷の注入効率がよくなり、消費電
力が低減され、書き込み時の消費電力を内部昇圧回路で
充分にまかなうことが可能となる。よって、外部電源は
単一で済む。

【００２０】さらに、情報の書き込み時には、選択され
た不揮発性記憶素子のゲートと基板との間に高電圧がか
かり、基板からゲートに向かってＦＮトンネル電流が発
生する。その結果、電荷がトンネル絶縁膜を通過して電
荷蓄積膜に注入される。

【００２１】また、ソースラインを相互に非接続状態と
し、各ソースライン毎に所定電圧を印加されるので、選
択された不揮発性記憶素子とワードラインを共有してい
る非選択の不揮発性記憶素子では、ドレインラインに印
加された書込禁止電圧により確実にチャネルがチャージ
される。そのため、選択された不揮発性記憶素子とワー
ドラインを共有している非選択の不揮発性記憶素子内で
電流が流れず、当該不揮発性記憶素子に誤って情報が書
き込まれることはない。

【００２２】請求項３では、２度ＬＯＣＯＳ酸化を行っ
て、ＬＯＣＯＳ絶縁膜の直下にチャネルストッパおよび
不純物拡散層を形成することにより、素子分離領域が小
さくて済み、チャネル長も短くできるから、充分に微細
化に対応できる。また、ダミーゲートの両側にサイドウ
ォールを列方向に沿って形成し、サイドウォールおよび
ダミーゲートをマスクとして、チャネルストップイオン
を注入してから、サイドウォールを除去し、ダミーゲー
トをマスクとして、不純物イオンを注入しているので、
埋込不純物拡散層を形成するためのマスク合わせに係る
マージンが不要となる。

【００２３】

【実施例】以下、本発明に係る一実施例を添付図面に基
づき詳述する。図１は本発明の一実施例に係る不揮発性
記憶装置の電気的構成を示すブロック図である。図１を
参照しつつ、本実施例に係る不揮発性記憶装置の電気的
構成について説明する。なお、図１中、信号等を表す記
号に付したオーバーラインは、負論理のものであことを
表すものとし、明細書中ではオーバーラインの記載を省
略する。

【００２４】本実施例の不揮発性記憶装置は、フラッシ
ュEEPROMであって、図１の如く、ワンチップ内に、情報
の記憶を行う複数の不揮発性記憶素子を備えたメモリレ
アレーＭＡと、メモリレアレーＭＡの周辺に設けられた
チップイネーブル（ＣＥ），出力イネーブル（ＯＥ），
ライトイネーブル（ＷＥ）バッファ１０、アドレスバッ
ファ１１、Ｉ／Ｏバッファ１２、ワード線デコーダ１
３、Ｙゲートデコーダ１４、Ｙゲート・センスアンプ１
５、データロードタイミング制御回路１６、消去、書込
タイミング制御回路１７、負高電圧発生回路１８、ワー
ド線負電圧デコーダ１９、ウェル駆動回路２０、データ
プーリング(DATA Polling)回路２１、ページデータロー
ドラッチ回路２２、データ線負電圧デコーダ２３、タイ
マ（Ｉ）２４、タイマ（II）２５、ＲＥＡＤＹ／ＢＵＳ
Ｙバッファ２６、誤書込防止回路２７および電源電圧検
出回路２８とを有している。

【００２５】この不揮発性記憶装置においては、ＣＥ信
号、ＯＥ信号、ＷＥ信号のすべてをEEPROMの内部にラッ
チすることによって、以降内部タイマ２４，２５により
自動的に古い情報から新しい情報に書き換えられる。そ
して、情報の書き込み時には、負高電圧でウェル駆動回
路２０とデータ線負電圧デコーダ２３とを駆動し、情報
の消去時には、ワード線デコーダ１３を駆動し、情報の
読み出し時には、Ｙゲートデコーダ１４とＹゲート・セ
ンスアンプ１５とを駆動する。

【００２６】タイマ２４，２５は、書換時間をEEPROM内
部で計算するもので、データロード時間は、消去、書込
時間をそれぞれ自動的に設定している。つまり、タイマ
２４，２５によって、情報の書き換えがEEPROM内部で自
動的に行われ、情報の消去および書き込みの間、ＷＥの
信号をも占有する必要がなくなり、これによって、見掛
け上SRAMと同じタイミングを用いて情報を書き換えられ
る。

【００２７】データプーリング回路２１、ページデータ
ロードラッチ回路２２およびＲＥＡＤＹ／ＢＵＳＹバッ
ファ２６は、情報の書換終了表示のために設けられたも
のである。ＲＥＡＤＹ／ＢＵＳＹバッファ２６は、チッ
プが情報の書換サイクル中であることをＮｏ．１ピンの
出力状態で表示するハードウェア的な機能を有してお
り、情報の書き換え中は低レベル、書き換え終了後は高
インピーダンスによってチップ状態を表示する。データ
プーリング回路２１は、特に表示用の出力ピンや外部回
路を使わないソフトウェア的な機能を有しており、情報
の書換サイクル中は出力Ｄ₀ からＤ₄ に読み出しをかけ
ても高インピーダンスであるが、出力Ｄ₂は出力可能な
状態となっており、最後に書き込んだアドレスの情報を
読み出しにいったとき、実際の情報と不一致であれば書
込サイクル中、一致すればサイクル完了を判定する。

【００２８】誤書込防止回路２７は、内部昇圧回路の誤
動作によって記憶されている情報が誤って書き換えられ
ないように、ＷＥのノイズキャンセラ回路、ＷＥ内部信
号・High固定回路およびＶ_ccレベル判定回路が内蔵され
ている。ＷＥのノイズキャンセラ回路は、読み出しある
いはスタンバイ時に所定幅以下のノイズが書き込み信号
ＷＥにのっても感応しない。ＷＥ内部信号・High固定回
路は、各制御ピン（ＣＥ，ＯＥ，ＷＥ）がグランドある
いは電源電圧Ｖ_ccに固定されていればＲＥＡＤＹ、ＳＴ
ＡＮＤＢＹ、ＷＲＩＴＥのどのモードでもＰＯＷＥＲ
ＯＮ／ＯＦＦを可能とする。Ｖ_ccレベル判定回路は、Ｐ
ＯＷＥＲ ＯＮ／ＯＦＦ時にＶ_ccが所定電圧以下の場合
に書き換えを禁止する。

【００２９】図２はメモリアレーの構造を示しており、
同図（ａ）はパッシベーション膜を剥がした状態を示す
平面図、同図（ｂ）は同図（ａ）のＩ−Ｉ断面図であ
る。図２を参照しつつ、メモリアレーＭＡの構造につい
て説明する。メモリアレーＭＡは、図２の如く、単一の
Ｐ型シリコン基板３０上に、エレクトロンを注入した
り、取り出したりすることで情報の記憶を行う複数の不
揮発性記憶素子ＭＴｒ１１，ＭＴｒ１２，ＭＴｒ１３，
ＭＴｒ１４（図２（ａ）中、点線で囲む）が、行方向Ｘ
および列方向Ｙに沿ってマトリクス状に配列形成されて
いる。

【００３０】Ｐ型シリコン基板３０の表面層には、複数
のＬＯＣＯＳ(local oxidation ofsilicon) 膜３１１，
３１２，３１３が列方向Ｙに沿ってかつ行方向に所定の
間隔をあけて形成されている。ＬＯＣＯＳ膜３１１，３
１２，３１３は、ＳｉＯ₂ からなり、その膜厚は約１０
０００Å程度に相対的に厚く設定されている。各ＬＯＣ
ＯＳ絶縁膜３１１，３１２，３１３の直下には、Ｐ型チ
ャネルストッパ３２１，３２２，３２３が列方向Ｙに沿
って形成されている。

【００３１】各チャネルストッパ３２１，３２２，３２
３の一方（図において右側）側部には、第１のＮ⁺ 型埋
込不純物拡散層３３１，３３２が列方向Ｙに沿って形成
されて接合している。つまり、第１のＮ⁺ 型埋込不純物
拡散層３３１，３３２は、各不揮発性記憶素子ＭＴｒ１
１，ＭＴｒ１２，ＭＴｒ１３，ＭＴｒ１４のソース領域
となり、かつ列方向Ｙに配列する各不揮発性記憶素子Ｍ
Ｔｒ１１，ＭＴｒ１３およびＭＴｒ１２，ＭＴｒ１４で
共有されたソースラインＳＬ１，ＳＬ２となっている。
また、各チャネルストッパ３２１，３２２，３２３の他
方（図において左側）側部には、第２のＮ⁺ 型埋込不純
物拡散層３４１，３４２が列方向Ｙに沿ってかつ第１の
Ｎ型埋込不純物拡散層３３１，３３２と所定の間隔をあ
けて形成されて接合している。つまり、第２のＮ⁺ 型埋
込不純物拡散層３４１，３４２は、各不揮発性記憶素子
ＭＴｒ１１，ＭＴｒ１２，ＭＴｒ１３，ＭＴｒ１４のド
レイン領域となり、かつ列方向Ｙに配列する各不揮発性
記憶素子ＭＴｒ１１，ＭＴｒ１３およびＭＴｒ１２，Ｍ
Ｔｒ１４で共有されたドレインラインＤＬ１，ＤＬ２と
なっている。

【００３２】行方向Ｘに配列する不揮発性記憶素子ＭＴ
ｒ１１，ＭＴｒ１２のソース領域およびドレイン領域で
挟まれるようにそれぞれ生じる各チャネル領域３５１，
３５２上には、各チャネル領域３５１，３５２で発生し
たエレクトロンを通過させ得るトンネル酸化膜３６１，
３６２が形成されている。また、図示していないが、同
様に、行方向Ｘに配列する不揮発性記憶素子ＭＴｒ１
３，ＭＴｒ１４のソース領域およびドレイン領域で挟ま
れるようにそれぞれ生じる各チャネル領域上には、トン
ネル酸化膜が形成されている。

【００３３】トンネル酸化膜は、ＳｉＯ₂ からなり、そ
の膜厚は、エレクトロンを通過させ得るよう、約２０Å
程度にきわめて薄く設定されている。そして、不揮発性
記憶素子ＭＴｒ１１，ＭＴｒ１２のトンネル酸化膜３６
１，３６２を含むトンネル酸化膜の膜厚上には、トンネ
ル絶縁膜を通過してきたエレクトロンを蓄積する窒化膜
３７が形成されている。

【００３４】窒化膜３７は、Ｓｉ₃ Ｎ₄ からなり、その
膜厚は電荷保持特性等を考慮して、約８０Å程度に設定
されている。窒化膜３７上には、窒化膜３７に注入され
たエレクトロンを長時間閉じ込めておくためのブロック
酸化膜３８が形成されている。ブロック酸化膜３８は、
ＳｉＯ₂ からなり、その膜厚は、エレクトロンを有効に
ブロックできるよう、約５０Å程度に定されている。ブ
ロック酸化膜３８上には、ゲート３９１，３９２が行方
向Ｘに沿って形成されている。

【００３５】ゲート３９１，３９２は、例えばリンを高
濃度にドープして低抵抗化したポリシリコン等の導電性
物質からなり、行方向Ｘに配列する不揮発性記憶素子Ｍ
Ｔｒ１１，ＭＴｒ１２およびＭＴｒ１３，ＭＴｒ１４で
共有されたワードラインＷＬ１，ＷＬ２となっている。
なお、列方向Ｙに隣接する不揮発性記憶素子ＭＴｒ１
１，ＭＴｒ１３およびＭＴｒ１２，ＭＴｒ１４の境界領
域（図２（ｂ）中×印で示す）には、当該各不揮発性記
憶素子ＭＴｒ１１，ＭＴｒ１３およびＭＴｒ１２，ＭＴ
ｒ１４を素子分離するための、チャネルスットプイオン
が打ち込まれている。

【００３６】上記構成において、各チャネルストッパ３
２１，３２２，３２３の側部に、Ｎ⁺ 型埋込不純物拡散
層３３１，３３２および３４１，３４２を列方向に沿っ
て形成して接合し、ゲート３９１，３９２を行方向に形
成して、ワードラインＷＬ１，ＷＬ２、ソースラインＳ
Ｌ１，ＳＬ２およびドレインラインＤＬ１，ＤＬ２のコ
ンタクトをとらない仮想グランドアレイ(virtual grand
array)構造としているので、コンタクトマージンがか
せげ、充分に微細化に対応できる。

【００３７】図３はメモリアレーの等価回路図である。
図３を参照しつつ、上記メモリアレーＭＡの電気的構成
について説明する。メモリアレーＭＡは、図３の如く、
点線で囲んだメモリセルＭＣ１１，ＭＣ１２，ＭＣ１
３，ＭＣ１４がマトリクス状に配列されており、各メモ
リセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４は、１
つの不揮発性記憶素子ＭＴｒ１１，ＭＴｒ１２，ＭＴｒ
１３，ＭＴｒ１４のみからなる１セル／１トランジスタ
構造を有している。

【００３８】行方向に配列する不揮発性記憶素子ＭＴｒ
１１，ＭＴｒ１２のゲートには、ワードラインＷＬ１が
接続されており、行方向に配列された不揮発性記憶素子
ＭＴｒ１３，ＭＴｒ１４のゲートには、ワードラインＷ
Ｌ２が接続されている。列方向に配列する不揮発性記憶
素子ＭＴｒ１１，ＭＴｒ１３のソースには、ソースライ
ンＳＬ１が接続されており、ドレインにはドレインライ
ンＤＬ１が接続されている。また、列方向に配列する不
揮発性記憶素子ＭＴｒ１２，ＭＴｒ１４のソースには、
ソースラインＳＬ２が接続されており、ドレインにはド
レインラインＤＬ２が接続されている。

【００３９】ここで、主に図２および表１を参照しつ
つ、不揮発性記憶装置の情報の書き込み、消去および読
み出し動作について説明する。なお、表１においてはメ
モリセルＭＣ１１を選択した場合を想定している。

【００４０】

【表１】

【００４１】＜書き込み（ＷＲＩＴＥ）＞情報の書き込
みは、図１に示したウェル駆動回路２０とデータ線負電
圧デコーダ２３とを駆動して行う。つまり、ワードライ
ンＷＬ２を接地電位０Ｖとし、ソースラインＳＬ２を開
放状態とし、ドレインラインＤＬ２に書込禁止電圧６Ｖ
を印加しておき、情報の書き込みを行うメモリセルＭＣ
１１を選択すべく、ソースラインＳＬ１およびドレイン
ラインＤＬ１を接地電位０Ｖとし、ワードラインＷＬ１
に１０Ｖを印加する。

【００４２】そうすると、図４に示すように、選択され
たメモリセルＭＣ１１内の不揮発性記憶素子ＭＴｒ１１
では、ゲート３９１と基板３０との間に高電圧がかか
り、基板３０からゲート３９１に向かってＦＮトンネル
電流が発生する。その結果、エレクトロンがトンネル酸
化膜３６１をトンネルして窒化膜３７に注入され、情報
「１」の書き込み状態となる。

【００４３】一方、非選択のメモリセルの不揮発性記憶
素子では、ゲートと基板との間でＦＮトンネル電流が発
生せず、エレクトロンが窒化膜に注入されされることは
ない。このとき、図１に示す誤書込防止回路２７によ
り、ソースラインＳＬ１，ＳＬ２を相互に非接続状態と
し、各ソースラインＳＬ１，ＳＬ２毎に所定電圧を印加
しているので、ワードラインＷＬ１に接続されているメ
モリセルＭＣ１２内の不揮発性記憶素子ＭＴｒ１２で
は、ドレインラインＤＬ２に印加された書込禁止電圧６
Ｖにより確実にチャネルがチャージされる。その結果、
メモリセルＭＣ２内にセル電流が流れないため、不揮発
性記憶素子ＭＴｒ１２に誤って情報が書き込まれること
はない。

【００４４】窒化膜にエレクトンが蓄積されている状態
と、蓄積されていない状態とでは、不揮発性記憶素子の
ソース−ドレイン間を導通させるための必要なゲート電
圧が変化する。すなわち、不揮発性記憶素子のソース−
ドレインを導通させるためのしきい値電圧Ｖ_THは、窒化
膜にエレクトロンを注入した状態で高いしきい値Ｖ１を
とり、エレクトロンが未注入の状態では低いしきい値電
圧Ｖ２をとる。このように、しきい値電圧Ｖ_THを２種類
に設定することで「１」または「０」の二値データを不
揮発性記憶素子に記憶させることができる。 ＜消去（ＥＲＡＳＥ）＞情報の消去は、図１に示したワ
ード線デコーダ１３を駆動して行う。つまり、ワードラ
インＷＬ２を接地電位０Ｖとし、ソースラインＳＬ２お
よびドレインラインＤＬ２を開放状態としておき、情報
の消去を行うメモリセルＭＣ１１を選択すべく、ソース
ラインＳＬ１およびドレインラインＤＬ１を開放状態と
し、ワードラインＷＬ１に−１０Ｖを印加する。

【００４５】そうすると、図５に示すように、選択され
たメモリセルＭＣ１１内の不揮発性記憶素子ＭＴｒ１１
では、ゲート３９１と基板３０との間に書き込み時とは
逆のバイアスがかかり、ゲート３９１から基板３０に向
かってＦＮトンネル電流が発生する。その結果、窒化膜
３７内に蓄積されていたエレクトロンがトンネル酸化膜
３６１をトンネルして基板３０に流入し、窒化膜３７か
らエレクトロンが取り出される。よって、情報の消去状
態、すなわち情報「０」の書き込み状態となる。

【００４６】このように、情報の書き換えは、ＦＮトン
ネル電流により行われるので、エレクトロンの注入効率
がよくなり、消費電力が低減され、書き換え時の消費電
力を内部昇圧回路で充分にまかなうことが可能となる。
よって、外部電源からの供給は５Ｖでよいので、外部電
源は単一で済む。 ＜読み出し（ＲＥＡＤ）＞情報の読み出しは、図１に示
したＹゲートデコーダ１４とＹゲート・センスアンプ１
５とを駆動して行う。つまり、ワードラインＷＬ２を接
地電位０Ｖとし、ソースラインＳＬ２およびドレインラ
インＤＬ２を開放状態としておき、読み出しを行うメモ
リセルＭＣ１１を選択すべく、ソースラインＳＬ１を接
地電位０Ｖとし、ドレインラインＤＬ１に１Ｖを印加
し、ワードラインＷＬ１に対してセンス電圧２Ｖを印加
する。

【００４７】そうすると、図６（ａ）に示すように、メ
モリセルＭＣ１１内の不揮発性記憶素子ＭＴｒ１１の窒
化膜３７にエレクトロンが蓄積されておれば、ゲート３
９１の正電荷は窒化膜３７に蓄積されているエレクトロ
ンで打ち消されてしまい、この正電荷の影響が基板３０
の表面まで到達しない。したがって、不揮発性記憶素子
ＭＴｒ１１にチャネルが形成されず、電流が流れない。
一方、図６（ｂ）に示すように、不揮発性記憶素子ＭＴ
ｒ１１の窒化膜３７にエレクトロンが蓄積されていなけ
れば、ゲート３９１の正電荷の影響が基板３０の表面ま
で及び、不揮発性記憶素子ＭＴｒ１１にチャネルが形成
され、電流が流れる。この状態をＹゲートデコーダ１４
およびＹゲート・センスアンプ１５でセンシングすれ
ば、不揮発性記憶素子ＭＴｒ１１に記憶されている情報
の読み出しが行われる。

【００４８】ところで、センス電圧とは、上記しきい値
電圧Ｖ_THの２種類のＶ１，Ｖ２の中間的な電圧である。
したがって、このセンス電圧を印加すると、ＯＮＯ膜に
エレクトロンが蓄積されているか否かで、不揮発性記憶
素子の導通／非導通が決定される。図７および図８は不
揮発性記憶装置の製造方法を工程順に示す概略断面図で
ある。図７および図８を参照しつつ、上記不揮発性記憶
装置の製造方法について説明する。なお、図７および図
８においては、説明の便宜上、１つの不揮発性記憶素子
のみ示している。

【００４９】まず、ダミーゲートを形成する。すなわ
ち、図７（ａ）に示すように、Ｐ型シリコン基板３０を
約９００〜１０００℃で熱酸化し、約１０００Å程度の
パッド酸化(pad oxide) 膜４０を形成し、ついでＣＶＤ
(Chemical Vapor Deposition)法により窒化膜４１を約
１０００Å程度形成し、さらに熱酸化により後の工程で
エッチングストッパとなる酸化膜（以下、「エッチング
ストッパ」という）４２を約１０００Å程度形成する。

【００５０】そして、図７（ｂ）に示すように、エッチ
ングストッパ４２上にレジストパターン（図示せず）を
形成し、このレジストをマスクとしてエッチングストッ
パ４２および窒化膜４１をエッチングしてダミーゲート
を列方向に沿ってストライプ状に形成する。上記ダミー
ゲート形成工程が終了すると、ＬＯＣＯＳ膜およびチャ
ネルストッパを形成する。すなわち、図７（ｃ）に示す
ように、ＣＶＤ法により、全面に酸化シリコン膜４３を
堆積する。つづけて、この酸化シリコン膜４３をエッチ
ングストッパ４２の上面が露出するまでエッチバックし
て、エッチングストッパ４２および窒化膜４１の両側
（図において左側および右側）にサイドウォール４４，
４５を列方向に沿って被着形成する。

【００５１】次に、図７（ｄ）に示すように、サイドウ
ォール４４，４５、エッチングストッパ４２および窒化
膜４１をマスクとして、インプラ(implantation)等によ
り、Ｐ型の不純物である、例えばボロン等のチャネルス
トップイオンを注入する。そして、図７（ｅ）に示すよ
うに、シリコン基板３０を約１０００℃の水蒸気（Ｈ₂
Ｏ）雰囲気で約６〜７時間ＬＯＣＯＳ酸化を行い、サイ
ドウォール４４，４５、エッチングストッパ４２および
窒化膜４１で覆われていないシリコン基板３０の表面に
約１００００Å程度のＬＯＣＯＳ膜３１を列方向に沿っ
て成長させる。このとき同時に、ＬＯＣＯＳ膜３１の直
下にはチャネルストッパ３２が列方向に沿って形成され
る。

【００５２】上記ＬＯＣＯＳ膜およびチャネルストッパ
の形成工程が終了すると、埋込不純物拡散層を形成す
る。すなわち、図７（ｆ）に示すように、サイドウォー
ル４４，４５を除去した後、エッチングストッパ４２お
よび窒化膜４１をマスクとして、インプラ等により、Ｎ
型の不純物である、例えばＡｓ等のイオンを注入する。
そして、図８（ａ）に示すように、再度ＬＯＣＯＳ酸化
を行い、チャネルストッパ３２の両側にＮ⁺ 型埋込不純
物拡散層３３，３４を列方向に形成する。

【００５３】上記埋込不純物拡散層形成工程が終了する
と、トンネル酸化膜および電荷蓄積膜を形成する。すな
わち、図８（ｂ）に示すように、エッチングストッパ４
２、窒化膜４１およびパッド酸化膜４０を除去し、素子
領域のシリコン基板３０の表面を露出させる。そして、
図８（ｃ）に示すように、素子領域の露出したシリコン
基板３０を約９００〜１０００℃で約２０Å程度のきわ
めて薄いトンネル酸化膜３６を形成する。つづけて、Ｃ
ＶＤ法により、全面に窒化膜３７を約８０Å程度堆積
し、さらにＣＶＤ法により、窒化膜３７上にブロック酸
化膜３８を約５０Å程度堆積する。

【００５４】上記トンネル酸化膜および電荷蓄積膜の形
成工程が終了すると、ゲートを形成する。すなわち、図
８（ｄ）に示すように、ＬＰＣＶＤ(Low Pressure Chem
icalVapor Deposition)法により、全面にポリシリコン
を堆積し、ポリシリコンに対して高濃度にリン等の導電
性物質をドープする。つづけて、ポリシリコンを行方向
に沿ってストライプ状にパターニングしてゲート３９を
形成する。そして、図図２（ｂ）において×印で示す領
域に、ＬＯＣＯＳ膜３１をマスクとしてチャネルスット
プイオンを打ち込み、列方向で隣接する不揮発性記憶素
子ＭＴｒ１１，ＭＴｒ１３およびＭＴｒ１２，ＭＴｒ１
４を素子分離する。

【００５５】上記ゲート形成工程が終了すると、パッシ
ベーション膜を形成する。すなわち、図８（ｅ）に示す
ように、ＣＶＤ法により、全面に窒化膜（Ｓｉ₃ Ｎ₄ ）
等の絶縁物質を堆積してパッシベーション膜４６を形成
する。このように、２度ＬＯＣＯＳ酸化を行って、ＬＯ
ＣＯＳ膜３１の直下にチャネルストッパ３２および埋込
不純物拡散層３３，３４を形成しているから、素子分離
領域が小さくて済み、またチャネル長も短くできる。よ
って、充分に微細化に対応できる。

【００５６】また、エッチングストッパ４２および窒化
膜４１の両側にサイドウォール４４，４５を列方向に沿
って形成し、サイドウォール４４，４５、エッチングス
トッパ４２および窒化膜４１をマスクとして、チャネル
ストップイオンを注入してから、サイドウォール４４，
４５を除去し、エッチングストッパ４２および窒化膜４
１をマスクとして、不純物イオンを注入しているので、
埋込不純物拡散層３３，３４を形成するためのマスク合
わせに係るマージンが不要となり、この面からも微細化
に貢献する。

【００５７】なお、本発明は、上記実施例に限定される
ものではなく、本発明の範囲内で多くの修正および変更
を加え得ることは勿論である。例えば、上記実施例で
は、Ｐ型シリコン基板を使用した場合について記載した
が、Ｎ型シリコン基板を使用してもよい。また、電荷蓄
積膜を、フローティングゲートを備えた構造としてもよ
い。

【００５８】

【発明の効果】以上の説明から明らかな通り、本発明請
求項１によると、ワードライン、ソースラインおよびド
レインラインのコンタクトをとらない構造とできるの
で、コンタクトマージンがかせげ、充分に微細化に対応
できる。また、情報の書き込みは、ＦＮトンネル電流に
より行われるので、電荷の注入効率がよくなり、消費電
力が低減され、書き込み時の消費電力を内部昇圧回路で
充分にまかなうことが可能となる。よって、外部電源は
単一で済む。さらに、ソースラインを相互に非接続状態
とし、各ソースライン毎に所定電圧が印加されるので、
選択された不揮発性記憶素子とワードラインを共有して
いる非選択の不揮発性記憶素子では、ドレインラインに
印加された書込禁止電圧により確実にチャネルがチャー
ジされる。そのため、選択された不揮発性記憶素子とワ
ードラインを共有している非選択の不揮発性記憶素子内
で電流が流れず、当該不揮発性記憶素子に誤って情報が
書き込まれることはない。

【００５９】請求項２では、２度ＬＯＣＯＳ酸化を行っ
て、ＬＯＣＯＳ絶縁膜の直下にチャネルストッパおよび
不純物拡散層を形成することにより、素子分離領域が小
さくて済み、チャネル長も短くできるから、充分に微細
化に対応できる。また、ダミーゲートの両側にサイドウ
ォールを列方向に沿って形成し、サイドウォールおよび
ダミーゲートをマスクとして、チャネルストップイオン
を注入してから、サイドウォールを除去し、ダミーゲー
トをマスクとして、不純物イオンを注入しているので、
埋込不純物拡散層を形成するためのマスク合わせに係る
マージンが不要となり、このことからも微細化に貢献す
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る不揮発性記憶装置の電
気的構成を示すブロック図である。

【図２】メモリアレーの構造を示しており、同図（ａ）
はパッシベーション膜を剥がした状態を示す平面図、同
図（ｂ）は同図（ａ）のＩ−Ｉ断面図である。

【図３】メモリアレーの等価回路図である。

【図４】情報の書き込み時における不揮発性記憶素子の
動作を図解的に示す図である。

【図５】情報の消去時における不揮発性記憶素子の動作
を図解的に示す図である。

【図６】情報の読み出し時における不揮発性記憶素子の
動作を図解的に示す図である。

【図７】不揮発性記憶装置の製造方法を工程順に示す概
略断面図である。

【図８】図７につづく不揮発性記憶素子の製造方法を工
程順に示す概略断面図である。

【図９】従来の不揮発性記憶素子の情報の書き込み、読
み出しおよび消去の各動作を図解的に示す図であって、
同図（ａ）は情報の書き込みの際の動作を、同図（ｂ）
は情報の読み出しの際の動作を、同図（ｃ）は情報の消
去の際の動作をそれぞれ示している。

【図１０】先行技術に係る不揮発性記憶装置の等価回路
図である。

【図１１】同じくその概略断面図である。

【符号の説明】

ＭＡ メモリアレー １３ ワード線デコーダ ２０ ウェル駆動回路 ２３ データ線負電圧デコーダ ２７ 誤書込防止回路 ３０ Ｐ型シリコン基板 ＭＴｒ１１，ＭＴｒ１２，ＭＴｒ１３，ＭＴｒ１４ 不
揮発性記憶素子 ３１，３１１，３１２，３１３ ＬＯＣＯＳ膜 ３２，３２１，３２２，３２３ チャネルストッパ ３３，３３１，３３２ 第１のＮ⁺ 型埋込不純物拡散層 ３４，３４１，３４２ 第２のＮ⁺ 型埋込不純物拡散層 ３５１，３５２ チャネル領域 ３６１，３６２ トンネル酸化膜 ３７ 窒化膜 ３８ ブロック酸化膜 ３９１，３９２ ゲート ワードライン ＷＬ１，ＷＬ２ ソースライン ＳＬ１，ＳＬ２ ドレインライン ＤＬ１，ＤＬ２ ４０ パッド酸化膜 ４１ 窒化膜 ４２ エッチングストッパ ４４，４５ サイドウォール

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】予め定める第１の導電型式をした単一の半
   導体基板上に、電荷を注入したり、取り出したりするこ
   とで情報の記憶を行う複数の不揮発性記憶素子が、行方
   向および列方向に沿ってマトリクス状に配列形成されて
   いる不揮発性記憶装置であって、 上記半導体基板の表面層に、列方向に沿ってかつ行方向
   に所定の間隔をあけて厚く形成された複数のＬＯＣＯＳ
   絶縁膜、 上記各ＬＯＣＯＳ絶縁膜の直下に、列方向に沿って形成
   され、上記第１の導電型式をしたチャネルストッパ、 上記各チャネルストッパの一方側部に接合すると共に、
   列方向に沿って形成され、各不揮発性記憶素子のソース
   領域となり、かつ列方向に配列する不揮発性記憶素子で
   共有されたソースラインとなっている、上記第１の導電
   型式とは反対の第２の導電型式をした第１の不純物拡散
   層、 上記各チャネルストッパの他方側部に接合すると共に、
   列方向に沿ってかつ第１の不純物拡散層と所定の間隔を
   あけて形成され、各不揮発性記憶素子のドレイン領域と
   なり、かつ列方向に配列する不揮発性記憶素子で共有さ
   れたドレインラインとなっている、上記第１の導電型式
   とは反対の第２の導電型式をした第２の不純物拡散層、 各不揮発性記憶素子のソース領域およびドレイン領域で
   挟まれるようにそれぞれ生じる各チャネル領域上に形成
   され、各チャネル領域で発生した電荷を通過させるトン
   ネル絶縁膜、 上記各トンネル絶縁膜上に形成され、トンネル絶縁膜を
   通過してきた電荷を蓄積する電荷蓄積層、 上記各電荷蓄積層上に、行方向に沿って形成され、行方
   向に配列する不揮発性記憶素子で共有されたワードライ
   ンとなっており、上記半導体基板との間でＦＮトンネル
   電流を発生させることにより上記電荷蓄積層に対して電
   荷を注入させるゲート、 選択された不揮発性記憶素子に接続されているワードラ
   インに対して書込電圧 を印加し、選択された不揮発性記
   憶素子のゲートと基板との間でＦＮトンネル電流を発生
   させる手段、 選択された不揮発性記憶素子に接続されているドレイン
   ラインに、当該不揮発性記憶素子のゲートと基板との間
   でＦＮトンネル電流を発生させ得る所定電圧を印加し、
   非選択の不揮発性記憶素子に接続されているドレインラ
   インに、非選択の不揮発性記憶素子の、ゲートと基板と
   の間でのＦＮトンネル電流の発生を禁止させ得る書込禁
   止電圧を印加する手段、ならびに 各ソースラインを相互に非接続状態とし、各ソースライ
   ン毎に所定電圧を印加する手段 を含むことを特徴とする
   不揮発性記憶装置。
2. 【請求項２】請求項１記載の不揮発性記憶装置を製造す
   るための方法であって、 予め定める第１の導電型式をした半導体基板上に、複数
   のダミーゲートを列方向に沿ってかつ所定の間隔をあけ
   て、ストライプ状に形成する工程、 各ダミーゲートの両側に、サイドウォールを列方向に沿
   って被着形成する工程、 各サイドウォールおよびダミーゲートをマクスとして、
   上記第１の導電型式をしたチャネルストップイオンを注
   入する工程、 ＬＯＣＯＳ法により、半導体基板の表面層に、列方向に
   沿ってかつ行方向に所定の間隔をあけて、複数のＬＯＣ
   ＯＳ絶縁膜を厚く形成すると共に、各ＬＯＣＯＳ絶縁膜
   の直下に、チャネルストッパを列方向に沿って自己整合
   的に形成する工程、 各サイドウォールを除去し、各ダミーゲートをマクスと
   して、上記第１の導電型式とは反対の第２の導電型式を
   した不純物イオンを注入する工程、 この第２の導電形式をした不純物をイオンを注入する工
   程の後に、ＬＯＣＯＳ法により、各チャネルストッパの
   一方側部に第１の不純物拡散層を、各チャネルストッパ
   の他方側部に第２の不純物拡散層をそれぞれ列方向に沿
   って自己整合的に形成する工程、 各ダミーゲートを除去して素子領域の半導体基板の表面
   を露出させた後、素子領域の半導体基板の表面上に、ト
   ンネル絶縁膜を形成する工程、 各トンネル絶縁膜上に、電荷蓄積膜を形成する工程、な
   らびに各電荷蓄積膜上に、ゲートを行方向に沿って形成
   する工程を含むことを特徴とする不揮発性記憶装置の製
   造方法。