JPH0831200A - 不良メモリトランジスタの検出方法及びその検出装置 - Google Patents

Abstract

(57)【要約】 【目的】 不良メモリに書込み、消去を繰り返すことな
く、消去状態で簡単に短時間にテストし得る不良メモリ
トランジスタの検出方法及び検出装置を得る。 【構成】 テスト動作時には、通常の読出モード時にお
ける非選択行の電圧と等しい電圧か、又は、それよりも
高くかつ浮遊ゲートから電子を放出したメモリトランジ
スタの正常な閾値電圧より低い電圧をもって全行を選択
し、選択された列に通常の読出モード時より高い電圧を
印加して読出を行なう。また、通常の読出動作とテスト
読出動作との切替えを行なうテストイネーブル信号を出
力する切替回路と、テスト読出時には通常の読出時より
高い電圧を列に印加するセンスアンプとを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不良メモリトランジ
スタの検出方法および検出装置に関し、特に、浮遊ゲー
ト（フローティングゲート）に電子を注入し、電気的あ
るいは紫外線照射により電子を放出する複数の可変しき
い値型不揮発性半導体メモリトランジスタ（以下単に
「メモリトランジスタ」という）のゲートを行方向に接
続し、そのドレインを列方向に接続してマトリクス状に
配列したような半導体メモリ装置における不良メモリト
ランジスタの検出方法及びその検出装置に関するもので
ある。

【０００２】

【従来の技術】図５は、特開昭６２−１１４２００号公
報に示された従来の不良メモリトランジスタの検出方法
および検出装置を説明するための回路図であり、図にお
いて、Ｑ１１〜ＱｎｍはＦＡＭＯＳ型のメモリトランジ
スタ（メモリセル）、１〜ｍはコラムセレクト（列選
択）信号ＣＳ１〜ＣＳｍが印加されるコラムセレクトゲ
ート、ＢＬ１〜ＢＬｍはメモリセルＱ１１〜Ｑｎｍのド
レインが列方向に共通接続されたビットライン、ＷＬ１
〜ＷＬｎはメモリセルＱ１１〜Ｑｎｍのゲートが行方向
に共通接続されたワードライン、２０はコラムセレクト
ゲート１〜ｍを介して各メモリセルのドレインに接続さ
れたセンスアンプである。また、ＷＳ１、ＷＳ２〜ＷＳ
ｎはワードラインＷＬ１、ＷＬ２〜ＷＬｎを選択するた
めのワードライン選択信号である。

【０００３】次に動作について説明する。上述のごとく
構成されたＥＰＲＯＭにおいて、書込まれた情報を読み
出すには、指定されたアドレスにおけるメモリセルのあ
るワードラインを選択して、通常の電源電圧（５Ｖ）に
し、その他のワードラインのすべてを非選択として、通
常の接地電位（０Ｖ）にする。また、指定されたメモリ
セルのあるビットラインだけをコラムセレクト信号で選
択し、センスアンプ２０に接続する。

【０００４】メモリセルのゲート電圧またはワードライ
ンの電圧とドレイン電流との特性を図６に示す。同図
で、消去状態“１”でのメモリセルのしきい値は約１．
５Ｖ前後でＡの特性を示し、書込み状態“０”でのメモ
リセルのしきい値は約６〜１０Ｖ程度でＢの特性を示
す。また、センス電流Ｉsense は、センスアンプ２０で
検出したメモリセルＱ１１〜Ｑｎｍのドレイン電流が情
報“１”であるか“０”であるかを判別するためのレベ
ルである。ワードライン電圧（通常５Ｖ）がメモリセル
Ｑ１１〜Ｑｎｍのゲートに印加されると、図６のＡ特性
にある消去状態のメモリセルは、ドレイン電流ＩM がセ
ンス電流Ｉsense 以上流れて、“１”と判別され、図６
のＢ特性にある書込み状態のメモリセルは、ドレイン電
流ＩM が流れないので、“０”と判別される。

【０００５】図５を参照して、より詳細な動作について
説明する。メモリセルＱ１１をアドレス指定したものと
すると、ワードライン信号ＷＳ１が選択、その他のワー
ドライン信号ＷＳ２〜ＷＳｎが非選択となり、また、コ
ラムセレクト信号ＣＳ１が選択、その他のコラムセレク
ト信号ＣＳ２〜ＣＳｍが非選択となって、ビットライン
ＢＬ１が選択されて、センスアンプ２０に接続される。

【０００６】ここで、メモリセルＱ１１が消去状態
“１”のときを考えると、メモリセルＱ１１は図６のＡ
の特性を示しており、ゲート電圧が５Ｖとなるため、ド
レイン電流ＩM はセンス電流Ｉsense を越えるので、セ
ンスアンプ２０により“１”と判定される。このとき、
同一ビットラインＢＬ１上の他のメモリセルＱ２１〜Ｑ
ｎ１は、消去状態“１”であっても書込み状態“０”で
あっても、ゲート電圧が０Ｖでドレイン電流ＩM は流れ
ないため、メモリセルＱ１１の読出しに影響を与えるこ
とはない。

【０００７】次に、メモリセルＱ１１が書込み状態
“０”のときを考えると、メモリセルＱ１１は図６に示
すＢの特性でありゲート電圧が５Ｖであるため、ドレイ
ン電流ＩM は流れない。つまり、ドレイン電流ＩM はセ
ンス電流Ｉsense よりも小さいので、センスアンプ２０
によって“０”と判定される。このとき、同一ビットラ
イン上における他のメモリセルは上述の説明と同様にし
て、ドレイン電流ＩM が流れないため、メモリセルＱ１
１の読出しに影響を与えることはない。

【０００８】しかしながら、現実にはメモリセルＱ１１
〜Ｑｎｍにはばらつきがあり、特に消去状態でのしきい
値電圧は正常な値で約１．５Ｖ前後であるが、これより
１〜２Ｖ高いものや低いものもある。しきい値が高いメ
モリセルは、浅く書込まれた状態と同じで、選択されて
も殆どドレイン電流ＩM が流れないので、消去不良とし
てリジェクト可能であるが、同じビットラインにしきい
値が異常に低いメモリセルがある場合には、しきい値が
高いメモリセルであっても、しきい値が異常に低いメモ
リセルのセンス電流Ｉsense を越えるドレイン電流ＩM
が流れるため、そのリジェクトは困難である。

【０００９】次に、メモリセルＱ１１を読み出す動作に
ついて説明する。メモリセルＱ１１は正常で消去状態
“１”とし、メモリセルＱ２１は異常でしきい値電圧が
約−１．５Ｖであるとする。同一ビットライン上の他の
メモリセルＱ３１〜Ｑｎ１は正常なメモリであって、消
去状態“１”または書込み状態“０”とする。

【００１０】正常なメモリセルＱ１１は、図７に示すＡ
の特性であり、選択されているためゲート電圧には５Ｖ
が印加され、ドレイン電流ＩM はセンス電流Ｉsense を
越え、センスアンプ２０によって“１”と判定される。
このとき、メモリセルＱ２１は図７に示すＣの特性であ
るとすると、ゲート電圧が非選択ワードライン電圧０Ｖ
でも、メモリセルＱ２１にはセンス電流Ｉsense を越え
るドレイン電流が流れる。このドレイン電流はメモリセ
ルＱ１１を読み出すドレイン電流ＩM に加わるが、これ
はメモリセルＱ１１を“１”と読み出すことには影響し
ない。なぜならば、センスアンプ２０はセンス電流Ｉse
nse 以上流れれば“１”と判定するからである。同様に
して、メモリセルＱ３１〜Ｑｎ１にセンス電流Ｉsense
以上のドレイン電流ＩM が流れても影響しない。

【００１１】逆に、メモリセルＱ１１は正常で書込み状
態“０”とし、メモリセルＱ２１のしきい値が約−１．
５Ｖであるとすると、メモリセルＱ１１は、図７に示す
Ｂの特性であり、選択されていることによりゲート電圧
に５Ｖが印加されても、ドレイン電流ＩM は流れない。
しかし、前述の説明と同様にして、メモリセルＱ２１は
Ｃの特性であり、ゲート電圧が０Ｖであっても、ドレイ
ン電流ＩM はセンス電流Ｉsense を越えて流れる。する
と、センスアンプ２０はメモリセルＱ２１のドレイン電
流をメモリセルＱ１１のドレイン電流としてとらえ、セ
ンスアンプ２０が“１”を判定してしまって、正しく読
み出すことができない。

【００１２】但し、このようなデプレッションタイプの
メモリセルであっても書き込むことは可能であるので、
メモリセルＱ２１が書き込まれている状態では、そのし
きい値電圧は６Ｖ以上であり、同一ビットライン上の他
のメモリセルに影響を与えることもなく、メモリセルＱ
２１も正しく読み出せる。メモリセルＱ２１が消去状態
であっても、メモリセルＱ２１自体を読み出すことには
特に問題はない。なぜならば、メモリセルＱ２１のドレ
イン電流が正常な消去状態のメモリセルよりも多く流れ
るだけであるからである。

【００１３】さて、この種類の異常なメモリセルをテス
トでリジェクトするには、従来次のように行っていた。
まず、全メモリセルＱ１１〜Ｑｎｍを消去状態にし、各
ビットラインＢＬ１〜ＢＬｍ上のメモリセル内の１個だ
けに書込みを行い、その書き込んだ各ビットラインのメ
モリセルを読み出すことで、書き込んだメモリセル以外
のメモリセルのチェックができる。次に、消去した後に
書き込んだメモリセルを除いて、各ビットライン上のメ
モリセルのうち１個に書込みを行い、その書き込んだメ
モリセルを読み出すことで、先に書込み、消去したメモ
リセルのチェックを行う。このようにして全メモリセル
をチェックすることができる。

【００１４】

【発明が解決しようとする課題】従来の不良メモリトラ
ンジスタの検出方法および検出装置は以上のように構成
されているので、書込み、消去を２回繰り返すことによ
って一応テストすることは可能であるが、書込み、消去
の時間を考慮すると、量産性に欠けるなどの問題点があ
った。

【００１５】この発明は上記のような問題点を解消する
ためになされたもので、この種の不良メモリセルに書込
み、消去を繰り返すことなく、消去状態で簡単に短時間
にテストし得る不良メモリトランジスタの検出方法及び
その検出装置を得ることを目的とする。

【００１６】

【課題を解決するための手段】請求項１の発明に係る不
良メモリトランジスタの検出方法は、通常の読出モード
時には、アドレス信号で指定されたメモリトランジスタ
を行デコーダと列デコーダとにより選択し、その情報を
センスアンプを介して読出し、テスト動作時には、前記
通常の読出モード時における非選択行の電圧と等しい電
圧か、又は、それよりも高くかつ浮遊ゲートから電子を
放出したメモリトランジスタの正常な閾値電圧より低い
電圧をもって全行を選択し、前記選択された列に通常の
読出モード時より高い電圧を印加して読出しを行なうも
のである。

【００１７】請求項２の発明に係る不良メモリトランジ
スタの検出装置は、通常の読出モード時のセンス動作と
テスト読出し時のセンス動作との切替えを行なうテスト
イネーブル信号を出力する切替回路と、前記テストイネ
ーブル信号がテスト読出し時を示すときは通常の読出モ
ード時より高い電圧を前記列に印加するセンスアンプと
を備えたものである。

【００１８】

【作用】請求項１の発明における不良メモリトランジス
タの検出方法では、テスト動作時に、通常の読出モード
時における非選択行の電圧と等しい電圧か、又は、それ
よりも高くかつ浮遊ゲートから電子を放出したメモリト
ランジスタの正常な閾値電圧より低い電圧をもって全行
を選択し、前記選択された列に通常の読出モード時より
高い電圧を印加するので、選択された列に接続された消
去状態のメモリトランジスタが異常に低い閾値を有する
場合には、選択された列に通常電圧が印加される読出動
作時よりも多くの電流が流れ、センスアンプによる前記
不良メモリトランジスタの検出精度を向上させることが
できる。また、通常動作時には、行の選択を可能とし、
選択された列に通常電圧を印加するので、センスアンプ
による読出し動作が可能となる。

【００１９】請求項２の発明における不良メモリトラン
ジスタの検出装置では、通常の読出モード時のセンス動
作とテスト読出し時のセンス動作との切替えを行なうテ
ストイネーブル信号を出力する切替回路と、前記テスト
イネーブル信号がテスト読出し時を示すときは通常の読
出モード時より高い電圧を列に印加するセンスアンプと
を設けたので、通常の読出モード（通常読出動作）とテ
スト読出し（テスト読出し動作）との切替えは例えばテ
ストイネーブル信号を“１”、“０”とすればよく、容
易に通常読出動作とテスト読出し動作との切替えを行う
ことができる。

【００２０】

【実施例】この発明の一実施例について説明する前に、
まず不良メモリセル（不良メモリトランジスタ）につい
て述べる。不良メモリセル、すなわち紫外線等により正
常に消去されたメモリセルに比べ閾値（しきい値）電圧
が低い又は閾値が負であるメモリセルは、フローティン
グゲートの電位が何らかの原因により正常範囲を越えて
高くなったことにより、コントロールゲート電位が０Ｖ
（接地）電位であっても、ソース・ドレイン間にチャネ
ルが形成されて導通状態となるメモリトランジスタであ
る。

【００２１】図２はメモリセルを示す概略断面図であ
る。図で、１０１はワードラインと接続されるコントロ
ールゲート、１０２はチャネルとコントロールゲート１
０１との間に設けられ、電気的に浮遊しているフローテ
ィングゲート、１０３はビットラインに接続されるドレ
イン、１０４は電気的に接地されるソースであり、これ
らは基板１０５上に形成される。上記チャネルはドレイ
ン１０３とソース１０４との間に形成される。ここで閾
値とは、ソース１０４と基板１０５とに０Ｖ、ドレイン
１０３に１Ｖを印加したときメモリセルが導通するコン
トロールゲート１０１の電圧である。

【００２２】図２で、メモリセルの閾値（上述したよう
にコントロールゲートからみた閾値）を１Ｖ、各部の容
量比をＣCF、ＣFB、ＣFD、ＣFS＝５：３：１：１とする
と、フローティングゲート１０２の電位ＶＦは、 Ｑ＝ＣCF（ＶＦ−ＶＧ）＋ＣFB・ＶＦ＋ＣFD（ＶＦ−Ｖ
Ｄ）＋ＣFS・ＶＦ となる。ここで、ＶＧはコントロールゲート電位、ＶＤ
はドレイン電位、Ｑはフローティングゲート蓄積電荷量
である。この式から、 ＶＦ＝０．６Ｖ＋（Ｑ／１０） となり、紫外線等によりメモリの消去が完全になされて
いれば、Ｑ＝０であるため、ＶＦ＝０．６Ｖとなる。つ
まり、読出し時にフローティングゲート１０２の電位が
０．６Ｖになると、メモリセルは導通するようになって
いる。

【００２３】書込みはメモリセルの閾値を高めることで
あり、消去は閾値を低くすることであるが、ＥＰＲＯ
Ｍ、フラッシュメモリにおける書込みは、チャネルホッ
トエレクトロン（ＣＨＥ）をフローティングゲートに注
入、すなわちフローティングゲート電位ＶＦを負にして
閾値を高めることにより行う。また、消去は、ＥＰＲＯ
Ｍでは紫外線を照射して蓄積電子を励起することによ
り、フラッシュメモリではトンネル電流としてのＦＮ電
流により蓄積電子を引き抜くことにより行なう。

【００２４】次に、正常なメモリセルと不良メモリセル
との動作について図２を用いて説明する。図２で、メモ
リセルの読出し時には、ドレイン１０３にビットライン
を介して１Ｖ程度の電圧が印加され、行（ワードライ
ン）方向の選択がなされない非選択メモリセルのコント
ロールゲートは０Ｖ（接地電位）となる。

【００２５】このようなバイアス状態において、正常メ
モリセルのフローティングゲート１０２の電位は、フロ
ーティングゲート１０２とドレイン１０３との間の容量
ＣFDを介する容量結合により、０．１Ｖとなるが、この
値は、ドレイン１０３とソース１０４との間を導通させ
るためのフローティングゲート１０２の最低電位０．６
Ｖよりも低く、非選択状態では正常メモリセルは導通し
ない。

【００２６】これに対して不良メモリセルでは、消去時
に過剰にフローティングゲート１０２の電子が消失した
ため、フローティングゲート１０２自体の電位がたとえ
ば０．５Ｖとなり、これに上記容量ＣFDを介する容量結
合により０．１Ｖが加わり、結局フローティングゲート
１０２の電位は０．６Ｖとなり、非選択状態であっても
不良メモリセルは導通してしまうことになる。この発明
はこのような不良メモリセルを検出するものである。

【００２７】実施例１．以下、この発明の一実施例を図
について説明する。図１はこの発明による不良メモリト
ランジスタの検出方法および検出装置を説明するための
回路図であり、図において、図５と同一部分又は相当部
分には同一符号が付してあり、３０はドレイン電流ＩM
により“１”、“０”を判定するセンスアンプ回路（セ
ンスアンプ）、３１は通常の読出し時（通常の読出モー
ド時）とテスト読出し時の切替えを行うテストイネーブ
ル信号ＴＥを出力する切替回路である。

【００２８】図１で、ビットライン（列）ＢＬ１、ＢＬ
２〜ＢＬｍを選択するためのコラムセレクトゲート１〜
ｍのドレインは共通に接続され、その共通線はセンスア
ンプ回路３０に接続されている。このセンスアンプ回路
３０には、通常の読出し時のセンス動作とテスト読出し
時のセンス動作との切替えを行なうテストイネーブル信
号ＴＥが切替回路３１から入力されるように構成されて
いる。

【００２９】次に、図１の回路の動作について説明す
る。通常の読出し時には、テストイネーブル信号ＴＥは
０Ｖ（“Ｌ”レベル）となり、通常の読出し動作を行な
う。これは例えば図３および図４に示すような回路で行
なう。

【００３０】図３はワードライン選択用アドレス入力回
路の一例を示している。ワードライン選択用アドレス入
力回路はワードラインを選択するための回路の一部であ
り、図３には１アドレス分（アドレス信号Ａ０に対応し
た分）のみが示されている。この回路は通常時には、ａ
０およびその反転信号を作成するが、テスト時には、両
信号をともに“Ｌ”レベルに固定してワードラインの選
択を不可能にする。図４はセンスアンプ回路３０の一例
を示す回路図である。図３のワードライン選択用アドレ
ス入力回路は２つのＮＯＲ回路４１、４２から成り、回
路構成から分かるように、“Ｌ”レベルの信号ＴＥはア
ドレス信号Ａ０には何ら影響を及ぼさないので、通常の
アドレス信号によるワードライン（行）選択が行なわれ
る。

【００３１】図４のセンスアンプ回路は、正電源端子Ｔ
１、Ｔ２、Ｔ３に接続されたｐチャネルトランジスタＰ
１、Ｐ２、Ｐ３と、ドレインがｐチャネルトランジスタ
Ｐ１、Ｐ２のソース接続点Ｂに接続されたｎチャネルト
ランジスタＮ１と、ドレインがｐチャネルトランジスタ
Ｐ３のソースに接続されたｎチャネルトランジスタＮ２
と、ｐチャネルトランジスタＰ１とＰ２との間に配置さ
れたインバータＩＮＶ１と、入力側がｐチャネルトラン
ジスタＰ３とｎチャネルトランジスタＮ２との接続点Ｃ
に接続されたインバータＩＮＶ２とから成り、ｎチャネ
ルトランジスタＮ１のゲートとｎチャネルトランジスタ
Ｎ２のソースとの接続点Ａは、コラムセレクト信号ＣＳ
により制御されるコラムセレクトゲートＮを介して、ワ
ードライン選択信号ＷＳにより制御されるメモリトラン
ジスタ（メモリセル）Ｑに接続されている。

【００３２】このような構成のセンスアンプ回路のｐチ
ャネルトランジスタＰ１に“Ｌ”レベルの信号ＴＥが入
力されると、トランジスタＰ１が導通、トランジスタＰ
２が非導通となり、接続点ＢはトランジスタＰ１とＮ１
の導通抵抗値に応じた電位となる。この電位は、接続点
Ａの電位をゲート入力とするトランジスタＮ１の動作に
より変化し、メモリトランジスタの情報が“１”の場合
には、ビットラインを流れる電流により接続点Ａの電位
が下がるため上昇し、逆にメモリトランジスタの情報が
“０”の場合には、トランジスタＮ２により接続点Ａの
電位が上昇するため下降する。このような帰還をかける
ことにより、通常の読出し動作時ビットラインの電位を
１Ｖ程度に保つようにあらかじめ設定されている。１Ｖ
程度としたのは、ビットラインＢＬの印加電圧が２Ｖ以
上の場合には、読出し回数が増加するに伴いメモリセル
の閾値が上昇するソフトライトと呼ばれる現象が生じる
ためである。

【００３３】テスト読出し時には、テストイネーブル信
号ＴＥは５Ｖ（“Ｈ”レベル）となり、通常の読出し動
作とは異なる動作を行なう。

【００３４】テスト読出し時には図３のワードライン選
択用アドレス入力回路のＮＯＲ回路４１および４２には
“Ｈ”レベルの信号ＴＥが入力され、ａ０およびａ０バ
ーは共に０Ｖとなる。この信号により全ワードライン選
択信号ＷＳ０、ＷＳ１〜ＷＳｎは非選択を示すレベルと
なり、ビットライン（列）ＢＬ１〜ＢＬｍのうち、コラ
ムセレクト信号ＣＳ１、ＣＳ２〜ＣＳｍに応じた列が選
択される。

【００３５】また、テスト読出し時には図４のｐチャネ
ルトランジスタＰ１には“Ｈ”レベルの信号ＴＥが入力
されると、トランジスタＰ１が非導通、トランジスタＰ
２が導通となり、接続点ＢはトランジスタＰ２とＮ１の
導通抵抗値に応じた電位となる。この電位は前記と同様
の動作（帰還動作）により、ビットラインの電位を通常
より高い電圧たとえば２Ｖに保つように変化すべくあら
かじめ設定されている。このようにテスト読出し時には
ビットラインＢＬには通常読出し時の電圧１Ｖに比べ１
Ｖ高い電圧が印加される。

【００３６】次に、本実施例における正常メモリセルお
よび不良メモリセルのテスト読出し時の動作について図
１および図２を用いて説明する。

【００３７】メモリセルＱ１１〜Ｑｎｍがすべて正常な
消去状態であり、コラムセレクト信号ＣＳによりビット
ラインＢＬ１が選択されるとする。このとき、フローテ
ィングゲート１０２の電位ＶＦはビットラインＢＬの印
加電圧が０Ｖのときは０Ｖであり、図４の回路によりビ
ットラインＢＬ１に通常より高い電圧（２Ｖ）が印加さ
れると、フローティングゲート１０２の電位ＶＦはフロ
ーティングゲート１０２とドレイン１０３との容量結合
に基づく電位０．２Ｖとなる。この電位はメモリセルを
導通させる電位（０．６Ｖ）よりも遥かに低く、メモリ
セルのドレイン電流ＩM はセンス電流Ｉsense 以下であ
り、センスアンプ回路３０は“０”すなわち正常である
と判定する。

【００３８】次に、メモリセルＱ１１が不良メモリセル
で、他のメモリセルＱ２１〜Ｑｎ１が正常な消去状態で
ある場合の動作について説明する。不良メモリセルのフ
ローティングゲート１０２の電位ＶＦはビットラインＢ
Ｌ１の印加電圧が０Ｖの状態で例えば０．５Ｖとなる。
このようなメモリセルＱ１１のドレイン１０３にビット
ラインＢＬ１を介して２Ｖが印加されると、フローティ
ングゲート１０２の電位ＶＦは０．２Ｖ上昇して０．７
Ｖとなる。フローティングゲート１０２の電位ＶＦが
０．７Ｖとなると、メモリセルＱ１１は導通状態とな
り、ドレイン電流ＩM はセンス電流Ｉsense を越え、セ
ンスアンプ回路３０は“１”すなわち異常であると判定
する。

【００３９】このように通常の読出し時よりも高いビッ
トライン電圧を印加することにより、高感度で不良メモ
リセルの検出が可能となる。テスト読出し時に印加され
るビットライン電圧は高ければ高いほど、その検出感度
は増加し、より厳しい検出が可能となる。なお、上述し
たソフトライトに関しては、テスト時のワードラインは
非選択でかつ一度の読出しで検出動作が完了するため、
その影響は考慮する必要はない。

【００４０】

【発明の効果】以上のように、請求項１の発明によれ
ば、テスト動作時には、通常の読出モード時における非
選択行の電圧と等しい電圧か、又は、それよりも高くか
つ浮遊ゲートから電子を放出したメモリトランジスタの
正常な閾値電圧より低い電圧をもって全行を選択し、選
択された列に通常の読出モード時より高い電圧を印加し
て読出を行なうように構成したので、従来は書込み、消
去を繰り返すために時間を要していた低閾値電圧メモリ
セルの検出を消去状態で迅速かつ簡単に行うことができ
る効果がある。

【００４１】また、請求項２の発明によれば、通常の読
出モード時のセンス動作とテスト読出し時のセンス動作
との切替えを行なうテストイネーブル信号を出力する切
替回路と、前記テストイネーブル信号がテスト読出し時
を示すときは通常の読出モード時より高い電圧を前記列
に印加するセンスアンプとを設けるように構成したの
で、通常の読出モードとテスト読出しとの切替えはテス
トイネーブル信号による指令だけでよく、上記切替えを
容易かつ迅速に行うことができる効果がある。

【図面の簡単な説明】

【図１】 この発明の一実施例による不良メモリセルの
検出方法および検出装置を説明するための回路図であ
る。

【図２】 一般的なメモリセルの構成を示す概略断面図
である。

【図３】 ワードライン選択用アドレス入力回路の一例
を示す回路図である。

【図４】 センスアンプ回路の一例を示す回路図であ
る。

【図５】 従来の不良メモリセルの検出方法および検出
装置を説明するための回路図である。

【図６】 メモリセルの消去状態、書込み状態を示す特
性図である。

【図７】 正常なメモリセルの消去状態の特性と不良メ
モリセルの消去状態の特性とを示す特性図である。

【符号の説明】

Ｑ１１〜Ｑｎｍ メモリセル（メモリトランジスタ）、
３０ センスアンプ回路（センスアンプ）、３１ 切替
回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲートに電子を注入し、電気的ある
   いは紫外線照射により電子を放出する複数の可変しきい
   値型不揮発性半導体メモリトランジスタのゲートを行方
   向に接続し、そのドレインを列方向に接続してマトリク
   ス状に配列した半導体メモリ装置における不良メモリト
   ランジスタの検出方法において、通常の読出モード時に
   は、アドレス信号で指定されたメモリトランジスタを行
   デコーダと列デコーダとにより選択し、その情報をセン
   スアンプを介して読み出し、テスト動作時には、前記通
   常の読出モード時における非選択行の電圧と等しい電圧
   か、又は、それよりも高くかつ浮遊ゲートから電子を放
   出したメモリトランジスタの正常な閾値電圧より低い電
   圧をもって全行を選択し、前記選択された列に通常の読
   出モード時より高い電圧を印加して読出を行なうことを
   特徴とする不良メモリトランジスタの検出方法。
2. 【請求項２】 浮遊ゲートに電子を注入し、電気的ある
   いは紫外線照射により電子を放出する複数の可変しきい
   値型不揮発性半導体メモリトランジスタのゲートを行方
   向に接続し、そのドレインを列方向に接続してマトリク
   ス状に配列した半導体メモリ装置における不良メモリト
   ランジスタの検出装置において、通常の読出モード時の
   センス動作とテスト読出し時のセンス動作との切替えを
   行なうテストイネーブル信号を出力する切替回路と、前
   記テストイネーブル信号がテスト読出し時を示すときは
   通常の読出モード時より高い電圧を前記列に印加するセ
   ンスアンプとを備えたことを特徴とする不良メモリトラ
   ンジスタの検出装置。