JPH0831200A - 不良メモリトランジスタの検出方法及びその検出装置 - Google Patents
不良メモリトランジスタの検出方法及びその検出装置Info
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- JPH0831200A JPH0831200A JP6164277A JP16427794A JPH0831200A JP H0831200 A JPH0831200 A JP H0831200A JP 6164277 A JP6164277 A JP 6164277A JP 16427794 A JP16427794 A JP 16427794A JP H0831200 A JPH0831200 A JP H0831200A
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- memory cell
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Abstract
(57)【要約】
【目的】 不良メモリに書込み、消去を繰り返すことな
く、消去状態で簡単に短時間にテストし得る不良メモリ
トランジスタの検出方法及び検出装置を得る。 【構成】 テスト動作時には、通常の読出モード時にお
ける非選択行の電圧と等しい電圧か、又は、それよりも
高くかつ浮遊ゲートから電子を放出したメモリトランジ
スタの正常な閾値電圧より低い電圧をもって全行を選択
し、選択された列に通常の読出モード時より高い電圧を
印加して読出を行なう。また、通常の読出動作とテスト
読出動作との切替えを行なうテストイネーブル信号を出
力する切替回路と、テスト読出時には通常の読出時より
高い電圧を列に印加するセンスアンプとを設ける。
く、消去状態で簡単に短時間にテストし得る不良メモリ
トランジスタの検出方法及び検出装置を得る。 【構成】 テスト動作時には、通常の読出モード時にお
ける非選択行の電圧と等しい電圧か、又は、それよりも
高くかつ浮遊ゲートから電子を放出したメモリトランジ
スタの正常な閾値電圧より低い電圧をもって全行を選択
し、選択された列に通常の読出モード時より高い電圧を
印加して読出を行なう。また、通常の読出動作とテスト
読出動作との切替えを行なうテストイネーブル信号を出
力する切替回路と、テスト読出時には通常の読出時より
高い電圧を列に印加するセンスアンプとを設ける。
Description
【0001】
【産業上の利用分野】この発明は、不良メモリトランジ
スタの検出方法および検出装置に関し、特に、浮遊ゲー
ト(フローティングゲート)に電子を注入し、電気的あ
るいは紫外線照射により電子を放出する複数の可変しき
い値型不揮発性半導体メモリトランジスタ(以下単に
「メモリトランジスタ」という)のゲートを行方向に接
続し、そのドレインを列方向に接続してマトリクス状に
配列したような半導体メモリ装置における不良メモリト
ランジスタの検出方法及びその検出装置に関するもので
ある。
スタの検出方法および検出装置に関し、特に、浮遊ゲー
ト(フローティングゲート)に電子を注入し、電気的あ
るいは紫外線照射により電子を放出する複数の可変しき
い値型不揮発性半導体メモリトランジスタ(以下単に
「メモリトランジスタ」という)のゲートを行方向に接
続し、そのドレインを列方向に接続してマトリクス状に
配列したような半導体メモリ装置における不良メモリト
ランジスタの検出方法及びその検出装置に関するもので
ある。
【0002】
【従来の技術】図5は、特開昭62−114200号公
報に示された従来の不良メモリトランジスタの検出方法
および検出装置を説明するための回路図であり、図にお
いて、Q11〜QnmはFAMOS型のメモリトランジ
スタ(メモリセル)、1〜mはコラムセレクト(列選
択)信号CS1〜CSmが印加されるコラムセレクトゲ
ート、BL1〜BLmはメモリセルQ11〜Qnmのド
レインが列方向に共通接続されたビットライン、WL1
〜WLnはメモリセルQ11〜Qnmのゲートが行方向
に共通接続されたワードライン、20はコラムセレクト
ゲート1〜mを介して各メモリセルのドレインに接続さ
れたセンスアンプである。また、WS1、WS2〜WS
nはワードラインWL1、WL2〜WLnを選択するた
めのワードライン選択信号である。
報に示された従来の不良メモリトランジスタの検出方法
および検出装置を説明するための回路図であり、図にお
いて、Q11〜QnmはFAMOS型のメモリトランジ
スタ(メモリセル)、1〜mはコラムセレクト(列選
択)信号CS1〜CSmが印加されるコラムセレクトゲ
ート、BL1〜BLmはメモリセルQ11〜Qnmのド
レインが列方向に共通接続されたビットライン、WL1
〜WLnはメモリセルQ11〜Qnmのゲートが行方向
に共通接続されたワードライン、20はコラムセレクト
ゲート1〜mを介して各メモリセルのドレインに接続さ
れたセンスアンプである。また、WS1、WS2〜WS
nはワードラインWL1、WL2〜WLnを選択するた
めのワードライン選択信号である。
【0003】次に動作について説明する。上述のごとく
構成されたEPROMにおいて、書込まれた情報を読み
出すには、指定されたアドレスにおけるメモリセルのあ
るワードラインを選択して、通常の電源電圧(5V)に
し、その他のワードラインのすべてを非選択として、通
常の接地電位(0V)にする。また、指定されたメモリ
セルのあるビットラインだけをコラムセレクト信号で選
択し、センスアンプ20に接続する。
構成されたEPROMにおいて、書込まれた情報を読み
出すには、指定されたアドレスにおけるメモリセルのあ
るワードラインを選択して、通常の電源電圧(5V)に
し、その他のワードラインのすべてを非選択として、通
常の接地電位(0V)にする。また、指定されたメモリ
セルのあるビットラインだけをコラムセレクト信号で選
択し、センスアンプ20に接続する。
【0004】メモリセルのゲート電圧またはワードライ
ンの電圧とドレイン電流との特性を図6に示す。同図
で、消去状態“1”でのメモリセルのしきい値は約1.
5V前後でAの特性を示し、書込み状態“0”でのメモ
リセルのしきい値は約6〜10V程度でBの特性を示
す。また、センス電流Isense は、センスアンプ20で
検出したメモリセルQ11〜Qnmのドレイン電流が情
報“1”であるか“0”であるかを判別するためのレベ
ルである。ワードライン電圧(通常5V)がメモリセル
Q11〜Qnmのゲートに印加されると、図6のA特性
にある消去状態のメモリセルは、ドレイン電流IM がセ
ンス電流Isense 以上流れて、“1”と判別され、図6
のB特性にある書込み状態のメモリセルは、ドレイン電
流IM が流れないので、“0”と判別される。
ンの電圧とドレイン電流との特性を図6に示す。同図
で、消去状態“1”でのメモリセルのしきい値は約1.
5V前後でAの特性を示し、書込み状態“0”でのメモ
リセルのしきい値は約6〜10V程度でBの特性を示
す。また、センス電流Isense は、センスアンプ20で
検出したメモリセルQ11〜Qnmのドレイン電流が情
報“1”であるか“0”であるかを判別するためのレベ
ルである。ワードライン電圧(通常5V)がメモリセル
Q11〜Qnmのゲートに印加されると、図6のA特性
にある消去状態のメモリセルは、ドレイン電流IM がセ
ンス電流Isense 以上流れて、“1”と判別され、図6
のB特性にある書込み状態のメモリセルは、ドレイン電
流IM が流れないので、“0”と判別される。
【0005】図5を参照して、より詳細な動作について
説明する。メモリセルQ11をアドレス指定したものと
すると、ワードライン信号WS1が選択、その他のワー
ドライン信号WS2〜WSnが非選択となり、また、コ
ラムセレクト信号CS1が選択、その他のコラムセレク
ト信号CS2〜CSmが非選択となって、ビットライン
BL1が選択されて、センスアンプ20に接続される。
説明する。メモリセルQ11をアドレス指定したものと
すると、ワードライン信号WS1が選択、その他のワー
ドライン信号WS2〜WSnが非選択となり、また、コ
ラムセレクト信号CS1が選択、その他のコラムセレク
ト信号CS2〜CSmが非選択となって、ビットライン
BL1が選択されて、センスアンプ20に接続される。
【0006】ここで、メモリセルQ11が消去状態
“1”のときを考えると、メモリセルQ11は図6のA
の特性を示しており、ゲート電圧が5Vとなるため、ド
レイン電流IM はセンス電流Isense を越えるので、セ
ンスアンプ20により“1”と判定される。このとき、
同一ビットラインBL1上の他のメモリセルQ21〜Q
n1は、消去状態“1”であっても書込み状態“0”で
あっても、ゲート電圧が0Vでドレイン電流IM は流れ
ないため、メモリセルQ11の読出しに影響を与えるこ
とはない。
“1”のときを考えると、メモリセルQ11は図6のA
の特性を示しており、ゲート電圧が5Vとなるため、ド
レイン電流IM はセンス電流Isense を越えるので、セ
ンスアンプ20により“1”と判定される。このとき、
同一ビットラインBL1上の他のメモリセルQ21〜Q
n1は、消去状態“1”であっても書込み状態“0”で
あっても、ゲート電圧が0Vでドレイン電流IM は流れ
ないため、メモリセルQ11の読出しに影響を与えるこ
とはない。
【0007】次に、メモリセルQ11が書込み状態
“0”のときを考えると、メモリセルQ11は図6に示
すBの特性でありゲート電圧が5Vであるため、ドレイ
ン電流IM は流れない。つまり、ドレイン電流IM はセ
ンス電流Isense よりも小さいので、センスアンプ20
によって“0”と判定される。このとき、同一ビットラ
イン上における他のメモリセルは上述の説明と同様にし
て、ドレイン電流IM が流れないため、メモリセルQ1
1の読出しに影響を与えることはない。
“0”のときを考えると、メモリセルQ11は図6に示
すBの特性でありゲート電圧が5Vであるため、ドレイ
ン電流IM は流れない。つまり、ドレイン電流IM はセ
ンス電流Isense よりも小さいので、センスアンプ20
によって“0”と判定される。このとき、同一ビットラ
イン上における他のメモリセルは上述の説明と同様にし
て、ドレイン電流IM が流れないため、メモリセルQ1
1の読出しに影響を与えることはない。
【0008】しかしながら、現実にはメモリセルQ11
〜Qnmにはばらつきがあり、特に消去状態でのしきい
値電圧は正常な値で約1.5V前後であるが、これより
1〜2V高いものや低いものもある。しきい値が高いメ
モリセルは、浅く書込まれた状態と同じで、選択されて
も殆どドレイン電流IM が流れないので、消去不良とし
てリジェクト可能であるが、同じビットラインにしきい
値が異常に低いメモリセルがある場合には、しきい値が
高いメモリセルであっても、しきい値が異常に低いメモ
リセルのセンス電流Isense を越えるドレイン電流IM
が流れるため、そのリジェクトは困難である。
〜Qnmにはばらつきがあり、特に消去状態でのしきい
値電圧は正常な値で約1.5V前後であるが、これより
1〜2V高いものや低いものもある。しきい値が高いメ
モリセルは、浅く書込まれた状態と同じで、選択されて
も殆どドレイン電流IM が流れないので、消去不良とし
てリジェクト可能であるが、同じビットラインにしきい
値が異常に低いメモリセルがある場合には、しきい値が
高いメモリセルであっても、しきい値が異常に低いメモ
リセルのセンス電流Isense を越えるドレイン電流IM
が流れるため、そのリジェクトは困難である。
【0009】次に、メモリセルQ11を読み出す動作に
ついて説明する。メモリセルQ11は正常で消去状態
“1”とし、メモリセルQ21は異常でしきい値電圧が
約−1.5Vであるとする。同一ビットライン上の他の
メモリセルQ31〜Qn1は正常なメモリであって、消
去状態“1”または書込み状態“0”とする。
ついて説明する。メモリセルQ11は正常で消去状態
“1”とし、メモリセルQ21は異常でしきい値電圧が
約−1.5Vであるとする。同一ビットライン上の他の
メモリセルQ31〜Qn1は正常なメモリであって、消
去状態“1”または書込み状態“0”とする。
【0010】正常なメモリセルQ11は、図7に示すA
の特性であり、選択されているためゲート電圧には5V
が印加され、ドレイン電流IM はセンス電流Isense を
越え、センスアンプ20によって“1”と判定される。
このとき、メモリセルQ21は図7に示すCの特性であ
るとすると、ゲート電圧が非選択ワードライン電圧0V
でも、メモリセルQ21にはセンス電流Isense を越え
るドレイン電流が流れる。このドレイン電流はメモリセ
ルQ11を読み出すドレイン電流IM に加わるが、これ
はメモリセルQ11を“1”と読み出すことには影響し
ない。なぜならば、センスアンプ20はセンス電流Ise
nse 以上流れれば“1”と判定するからである。同様に
して、メモリセルQ31〜Qn1にセンス電流Isense
以上のドレイン電流IM が流れても影響しない。
の特性であり、選択されているためゲート電圧には5V
が印加され、ドレイン電流IM はセンス電流Isense を
越え、センスアンプ20によって“1”と判定される。
このとき、メモリセルQ21は図7に示すCの特性であ
るとすると、ゲート電圧が非選択ワードライン電圧0V
でも、メモリセルQ21にはセンス電流Isense を越え
るドレイン電流が流れる。このドレイン電流はメモリセ
ルQ11を読み出すドレイン電流IM に加わるが、これ
はメモリセルQ11を“1”と読み出すことには影響し
ない。なぜならば、センスアンプ20はセンス電流Ise
nse 以上流れれば“1”と判定するからである。同様に
して、メモリセルQ31〜Qn1にセンス電流Isense
以上のドレイン電流IM が流れても影響しない。
【0011】逆に、メモリセルQ11は正常で書込み状
態“0”とし、メモリセルQ21のしきい値が約−1.
5Vであるとすると、メモリセルQ11は、図7に示す
Bの特性であり、選択されていることによりゲート電圧
に5Vが印加されても、ドレイン電流IM は流れない。
しかし、前述の説明と同様にして、メモリセルQ21は
Cの特性であり、ゲート電圧が0Vであっても、ドレイ
ン電流IM はセンス電流Isense を越えて流れる。する
と、センスアンプ20はメモリセルQ21のドレイン電
流をメモリセルQ11のドレイン電流としてとらえ、セ
ンスアンプ20が“1”を判定してしまって、正しく読
み出すことができない。
態“0”とし、メモリセルQ21のしきい値が約−1.
5Vであるとすると、メモリセルQ11は、図7に示す
Bの特性であり、選択されていることによりゲート電圧
に5Vが印加されても、ドレイン電流IM は流れない。
しかし、前述の説明と同様にして、メモリセルQ21は
Cの特性であり、ゲート電圧が0Vであっても、ドレイ
ン電流IM はセンス電流Isense を越えて流れる。する
と、センスアンプ20はメモリセルQ21のドレイン電
流をメモリセルQ11のドレイン電流としてとらえ、セ
ンスアンプ20が“1”を判定してしまって、正しく読
み出すことができない。
【0012】但し、このようなデプレッションタイプの
メモリセルであっても書き込むことは可能であるので、
メモリセルQ21が書き込まれている状態では、そのし
きい値電圧は6V以上であり、同一ビットライン上の他
のメモリセルに影響を与えることもなく、メモリセルQ
21も正しく読み出せる。メモリセルQ21が消去状態
であっても、メモリセルQ21自体を読み出すことには
特に問題はない。なぜならば、メモリセルQ21のドレ
イン電流が正常な消去状態のメモリセルよりも多く流れ
るだけであるからである。
メモリセルであっても書き込むことは可能であるので、
メモリセルQ21が書き込まれている状態では、そのし
きい値電圧は6V以上であり、同一ビットライン上の他
のメモリセルに影響を与えることもなく、メモリセルQ
21も正しく読み出せる。メモリセルQ21が消去状態
であっても、メモリセルQ21自体を読み出すことには
特に問題はない。なぜならば、メモリセルQ21のドレ
イン電流が正常な消去状態のメモリセルよりも多く流れ
るだけであるからである。
【0013】さて、この種類の異常なメモリセルをテス
トでリジェクトするには、従来次のように行っていた。
まず、全メモリセルQ11〜Qnmを消去状態にし、各
ビットラインBL1〜BLm上のメモリセル内の1個だ
けに書込みを行い、その書き込んだ各ビットラインのメ
モリセルを読み出すことで、書き込んだメモリセル以外
のメモリセルのチェックができる。次に、消去した後に
書き込んだメモリセルを除いて、各ビットライン上のメ
モリセルのうち1個に書込みを行い、その書き込んだメ
モリセルを読み出すことで、先に書込み、消去したメモ
リセルのチェックを行う。このようにして全メモリセル
をチェックすることができる。
トでリジェクトするには、従来次のように行っていた。
まず、全メモリセルQ11〜Qnmを消去状態にし、各
ビットラインBL1〜BLm上のメモリセル内の1個だ
けに書込みを行い、その書き込んだ各ビットラインのメ
モリセルを読み出すことで、書き込んだメモリセル以外
のメモリセルのチェックができる。次に、消去した後に
書き込んだメモリセルを除いて、各ビットライン上のメ
モリセルのうち1個に書込みを行い、その書き込んだメ
モリセルを読み出すことで、先に書込み、消去したメモ
リセルのチェックを行う。このようにして全メモリセル
をチェックすることができる。
【0014】
【発明が解決しようとする課題】従来の不良メモリトラ
ンジスタの検出方法および検出装置は以上のように構成
されているので、書込み、消去を2回繰り返すことによ
って一応テストすることは可能であるが、書込み、消去
の時間を考慮すると、量産性に欠けるなどの問題点があ
った。
ンジスタの検出方法および検出装置は以上のように構成
されているので、書込み、消去を2回繰り返すことによ
って一応テストすることは可能であるが、書込み、消去
の時間を考慮すると、量産性に欠けるなどの問題点があ
った。
【0015】この発明は上記のような問題点を解消する
ためになされたもので、この種の不良メモリセルに書込
み、消去を繰り返すことなく、消去状態で簡単に短時間
にテストし得る不良メモリトランジスタの検出方法及び
その検出装置を得ることを目的とする。
ためになされたもので、この種の不良メモリセルに書込
み、消去を繰り返すことなく、消去状態で簡単に短時間
にテストし得る不良メモリトランジスタの検出方法及び
その検出装置を得ることを目的とする。
【0016】
【課題を解決するための手段】請求項1の発明に係る不
良メモリトランジスタの検出方法は、通常の読出モード
時には、アドレス信号で指定されたメモリトランジスタ
を行デコーダと列デコーダとにより選択し、その情報を
センスアンプを介して読出し、テスト動作時には、前記
通常の読出モード時における非選択行の電圧と等しい電
圧か、又は、それよりも高くかつ浮遊ゲートから電子を
放出したメモリトランジスタの正常な閾値電圧より低い
電圧をもって全行を選択し、前記選択された列に通常の
読出モード時より高い電圧を印加して読出しを行なうも
のである。
良メモリトランジスタの検出方法は、通常の読出モード
時には、アドレス信号で指定されたメモリトランジスタ
を行デコーダと列デコーダとにより選択し、その情報を
センスアンプを介して読出し、テスト動作時には、前記
通常の読出モード時における非選択行の電圧と等しい電
圧か、又は、それよりも高くかつ浮遊ゲートから電子を
放出したメモリトランジスタの正常な閾値電圧より低い
電圧をもって全行を選択し、前記選択された列に通常の
読出モード時より高い電圧を印加して読出しを行なうも
のである。
【0017】請求項2の発明に係る不良メモリトランジ
スタの検出装置は、通常の読出モード時のセンス動作と
テスト読出し時のセンス動作との切替えを行なうテスト
イネーブル信号を出力する切替回路と、前記テストイネ
ーブル信号がテスト読出し時を示すときは通常の読出モ
ード時より高い電圧を前記列に印加するセンスアンプと
を備えたものである。
スタの検出装置は、通常の読出モード時のセンス動作と
テスト読出し時のセンス動作との切替えを行なうテスト
イネーブル信号を出力する切替回路と、前記テストイネ
ーブル信号がテスト読出し時を示すときは通常の読出モ
ード時より高い電圧を前記列に印加するセンスアンプと
を備えたものである。
【0018】
【作用】請求項1の発明における不良メモリトランジス
タの検出方法では、テスト動作時に、通常の読出モード
時における非選択行の電圧と等しい電圧か、又は、それ
よりも高くかつ浮遊ゲートから電子を放出したメモリト
ランジスタの正常な閾値電圧より低い電圧をもって全行
を選択し、前記選択された列に通常の読出モード時より
高い電圧を印加するので、選択された列に接続された消
去状態のメモリトランジスタが異常に低い閾値を有する
場合には、選択された列に通常電圧が印加される読出動
作時よりも多くの電流が流れ、センスアンプによる前記
不良メモリトランジスタの検出精度を向上させることが
できる。また、通常動作時には、行の選択を可能とし、
選択された列に通常電圧を印加するので、センスアンプ
による読出し動作が可能となる。
タの検出方法では、テスト動作時に、通常の読出モード
時における非選択行の電圧と等しい電圧か、又は、それ
よりも高くかつ浮遊ゲートから電子を放出したメモリト
ランジスタの正常な閾値電圧より低い電圧をもって全行
を選択し、前記選択された列に通常の読出モード時より
高い電圧を印加するので、選択された列に接続された消
去状態のメモリトランジスタが異常に低い閾値を有する
場合には、選択された列に通常電圧が印加される読出動
作時よりも多くの電流が流れ、センスアンプによる前記
不良メモリトランジスタの検出精度を向上させることが
できる。また、通常動作時には、行の選択を可能とし、
選択された列に通常電圧を印加するので、センスアンプ
による読出し動作が可能となる。
【0019】請求項2の発明における不良メモリトラン
ジスタの検出装置では、通常の読出モード時のセンス動
作とテスト読出し時のセンス動作との切替えを行なうテ
ストイネーブル信号を出力する切替回路と、前記テスト
イネーブル信号がテスト読出し時を示すときは通常の読
出モード時より高い電圧を列に印加するセンスアンプと
を設けたので、通常の読出モード(通常読出動作)とテ
スト読出し(テスト読出し動作)との切替えは例えばテ
ストイネーブル信号を“1”、“0”とすればよく、容
易に通常読出動作とテスト読出し動作との切替えを行う
ことができる。
ジスタの検出装置では、通常の読出モード時のセンス動
作とテスト読出し時のセンス動作との切替えを行なうテ
ストイネーブル信号を出力する切替回路と、前記テスト
イネーブル信号がテスト読出し時を示すときは通常の読
出モード時より高い電圧を列に印加するセンスアンプと
を設けたので、通常の読出モード(通常読出動作)とテ
スト読出し(テスト読出し動作)との切替えは例えばテ
ストイネーブル信号を“1”、“0”とすればよく、容
易に通常読出動作とテスト読出し動作との切替えを行う
ことができる。
【0020】
【実施例】この発明の一実施例について説明する前に、
まず不良メモリセル(不良メモリトランジスタ)につい
て述べる。不良メモリセル、すなわち紫外線等により正
常に消去されたメモリセルに比べ閾値(しきい値)電圧
が低い又は閾値が負であるメモリセルは、フローティン
グゲートの電位が何らかの原因により正常範囲を越えて
高くなったことにより、コントロールゲート電位が0V
(接地)電位であっても、ソース・ドレイン間にチャネ
ルが形成されて導通状態となるメモリトランジスタであ
る。
まず不良メモリセル(不良メモリトランジスタ)につい
て述べる。不良メモリセル、すなわち紫外線等により正
常に消去されたメモリセルに比べ閾値(しきい値)電圧
が低い又は閾値が負であるメモリセルは、フローティン
グゲートの電位が何らかの原因により正常範囲を越えて
高くなったことにより、コントロールゲート電位が0V
(接地)電位であっても、ソース・ドレイン間にチャネ
ルが形成されて導通状態となるメモリトランジスタであ
る。
【0021】図2はメモリセルを示す概略断面図であ
る。図で、101はワードラインと接続されるコントロ
ールゲート、102はチャネルとコントロールゲート1
01との間に設けられ、電気的に浮遊しているフローテ
ィングゲート、103はビットラインに接続されるドレ
イン、104は電気的に接地されるソースであり、これ
らは基板105上に形成される。上記チャネルはドレイ
ン103とソース104との間に形成される。ここで閾
値とは、ソース104と基板105とに0V、ドレイン
103に1Vを印加したときメモリセルが導通するコン
トロールゲート101の電圧である。
る。図で、101はワードラインと接続されるコントロ
ールゲート、102はチャネルとコントロールゲート1
01との間に設けられ、電気的に浮遊しているフローテ
ィングゲート、103はビットラインに接続されるドレ
イン、104は電気的に接地されるソースであり、これ
らは基板105上に形成される。上記チャネルはドレイ
ン103とソース104との間に形成される。ここで閾
値とは、ソース104と基板105とに0V、ドレイン
103に1Vを印加したときメモリセルが導通するコン
トロールゲート101の電圧である。
【0022】図2で、メモリセルの閾値(上述したよう
にコントロールゲートからみた閾値)を1V、各部の容
量比をCCF、CFB、CFD、CFS=5:3:1:1とする
と、フローティングゲート102の電位VFは、 Q=CCF(VF−VG)+CFB・VF+CFD(VF−V
D)+CFS・VF となる。ここで、VGはコントロールゲート電位、VD
はドレイン電位、Qはフローティングゲート蓄積電荷量
である。この式から、 VF=0.6V+(Q/10) となり、紫外線等によりメモリの消去が完全になされて
いれば、Q=0であるため、VF=0.6Vとなる。つ
まり、読出し時にフローティングゲート102の電位が
0.6Vになると、メモリセルは導通するようになって
いる。
にコントロールゲートからみた閾値)を1V、各部の容
量比をCCF、CFB、CFD、CFS=5:3:1:1とする
と、フローティングゲート102の電位VFは、 Q=CCF(VF−VG)+CFB・VF+CFD(VF−V
D)+CFS・VF となる。ここで、VGはコントロールゲート電位、VD
はドレイン電位、Qはフローティングゲート蓄積電荷量
である。この式から、 VF=0.6V+(Q/10) となり、紫外線等によりメモリの消去が完全になされて
いれば、Q=0であるため、VF=0.6Vとなる。つ
まり、読出し時にフローティングゲート102の電位が
0.6Vになると、メモリセルは導通するようになって
いる。
【0023】書込みはメモリセルの閾値を高めることで
あり、消去は閾値を低くすることであるが、EPRO
M、フラッシュメモリにおける書込みは、チャネルホッ
トエレクトロン(CHE)をフローティングゲートに注
入、すなわちフローティングゲート電位VFを負にして
閾値を高めることにより行う。また、消去は、EPRO
Mでは紫外線を照射して蓄積電子を励起することによ
り、フラッシュメモリではトンネル電流としてのFN電
流により蓄積電子を引き抜くことにより行なう。
あり、消去は閾値を低くすることであるが、EPRO
M、フラッシュメモリにおける書込みは、チャネルホッ
トエレクトロン(CHE)をフローティングゲートに注
入、すなわちフローティングゲート電位VFを負にして
閾値を高めることにより行う。また、消去は、EPRO
Mでは紫外線を照射して蓄積電子を励起することによ
り、フラッシュメモリではトンネル電流としてのFN電
流により蓄積電子を引き抜くことにより行なう。
【0024】次に、正常なメモリセルと不良メモリセル
との動作について図2を用いて説明する。図2で、メモ
リセルの読出し時には、ドレイン103にビットライン
を介して1V程度の電圧が印加され、行(ワードライ
ン)方向の選択がなされない非選択メモリセルのコント
ロールゲートは0V(接地電位)となる。
との動作について図2を用いて説明する。図2で、メモ
リセルの読出し時には、ドレイン103にビットライン
を介して1V程度の電圧が印加され、行(ワードライ
ン)方向の選択がなされない非選択メモリセルのコント
ロールゲートは0V(接地電位)となる。
【0025】このようなバイアス状態において、正常メ
モリセルのフローティングゲート102の電位は、フロ
ーティングゲート102とドレイン103との間の容量
CFDを介する容量結合により、0.1Vとなるが、この
値は、ドレイン103とソース104との間を導通させ
るためのフローティングゲート102の最低電位0.6
Vよりも低く、非選択状態では正常メモリセルは導通し
ない。
モリセルのフローティングゲート102の電位は、フロ
ーティングゲート102とドレイン103との間の容量
CFDを介する容量結合により、0.1Vとなるが、この
値は、ドレイン103とソース104との間を導通させ
るためのフローティングゲート102の最低電位0.6
Vよりも低く、非選択状態では正常メモリセルは導通し
ない。
【0026】これに対して不良メモリセルでは、消去時
に過剰にフローティングゲート102の電子が消失した
ため、フローティングゲート102自体の電位がたとえ
ば0.5Vとなり、これに上記容量CFDを介する容量結
合により0.1Vが加わり、結局フローティングゲート
102の電位は0.6Vとなり、非選択状態であっても
不良メモリセルは導通してしまうことになる。この発明
はこのような不良メモリセルを検出するものである。
に過剰にフローティングゲート102の電子が消失した
ため、フローティングゲート102自体の電位がたとえ
ば0.5Vとなり、これに上記容量CFDを介する容量結
合により0.1Vが加わり、結局フローティングゲート
102の電位は0.6Vとなり、非選択状態であっても
不良メモリセルは導通してしまうことになる。この発明
はこのような不良メモリセルを検出するものである。
【0027】実施例1.以下、この発明の一実施例を図
について説明する。図1はこの発明による不良メモリト
ランジスタの検出方法および検出装置を説明するための
回路図であり、図において、図5と同一部分又は相当部
分には同一符号が付してあり、30はドレイン電流IM
により“1”、“0”を判定するセンスアンプ回路(セ
ンスアンプ)、31は通常の読出し時(通常の読出モー
ド時)とテスト読出し時の切替えを行うテストイネーブ
ル信号TEを出力する切替回路である。
について説明する。図1はこの発明による不良メモリト
ランジスタの検出方法および検出装置を説明するための
回路図であり、図において、図5と同一部分又は相当部
分には同一符号が付してあり、30はドレイン電流IM
により“1”、“0”を判定するセンスアンプ回路(セ
ンスアンプ)、31は通常の読出し時(通常の読出モー
ド時)とテスト読出し時の切替えを行うテストイネーブ
ル信号TEを出力する切替回路である。
【0028】図1で、ビットライン(列)BL1、BL
2〜BLmを選択するためのコラムセレクトゲート1〜
mのドレインは共通に接続され、その共通線はセンスア
ンプ回路30に接続されている。このセンスアンプ回路
30には、通常の読出し時のセンス動作とテスト読出し
時のセンス動作との切替えを行なうテストイネーブル信
号TEが切替回路31から入力されるように構成されて
いる。
2〜BLmを選択するためのコラムセレクトゲート1〜
mのドレインは共通に接続され、その共通線はセンスア
ンプ回路30に接続されている。このセンスアンプ回路
30には、通常の読出し時のセンス動作とテスト読出し
時のセンス動作との切替えを行なうテストイネーブル信
号TEが切替回路31から入力されるように構成されて
いる。
【0029】次に、図1の回路の動作について説明す
る。通常の読出し時には、テストイネーブル信号TEは
0V(“L”レベル)となり、通常の読出し動作を行な
う。これは例えば図3および図4に示すような回路で行
なう。
る。通常の読出し時には、テストイネーブル信号TEは
0V(“L”レベル)となり、通常の読出し動作を行な
う。これは例えば図3および図4に示すような回路で行
なう。
【0030】図3はワードライン選択用アドレス入力回
路の一例を示している。ワードライン選択用アドレス入
力回路はワードラインを選択するための回路の一部であ
り、図3には1アドレス分(アドレス信号A0に対応し
た分)のみが示されている。この回路は通常時には、a
0およびその反転信号を作成するが、テスト時には、両
信号をともに“L”レベルに固定してワードラインの選
択を不可能にする。図4はセンスアンプ回路30の一例
を示す回路図である。図3のワードライン選択用アドレ
ス入力回路は2つのNOR回路41、42から成り、回
路構成から分かるように、“L”レベルの信号TEはア
ドレス信号A0には何ら影響を及ぼさないので、通常の
アドレス信号によるワードライン(行)選択が行なわれ
る。
路の一例を示している。ワードライン選択用アドレス入
力回路はワードラインを選択するための回路の一部であ
り、図3には1アドレス分(アドレス信号A0に対応し
た分)のみが示されている。この回路は通常時には、a
0およびその反転信号を作成するが、テスト時には、両
信号をともに“L”レベルに固定してワードラインの選
択を不可能にする。図4はセンスアンプ回路30の一例
を示す回路図である。図3のワードライン選択用アドレ
ス入力回路は2つのNOR回路41、42から成り、回
路構成から分かるように、“L”レベルの信号TEはア
ドレス信号A0には何ら影響を及ぼさないので、通常の
アドレス信号によるワードライン(行)選択が行なわれ
る。
【0031】図4のセンスアンプ回路は、正電源端子T
1、T2、T3に接続されたpチャネルトランジスタP
1、P2、P3と、ドレインがpチャネルトランジスタ
P1、P2のソース接続点Bに接続されたnチャネルト
ランジスタN1と、ドレインがpチャネルトランジスタ
P3のソースに接続されたnチャネルトランジスタN2
と、pチャネルトランジスタP1とP2との間に配置さ
れたインバータINV1と、入力側がpチャネルトラン
ジスタP3とnチャネルトランジスタN2との接続点C
に接続されたインバータINV2とから成り、nチャネ
ルトランジスタN1のゲートとnチャネルトランジスタ
N2のソースとの接続点Aは、コラムセレクト信号CS
により制御されるコラムセレクトゲートNを介して、ワ
ードライン選択信号WSにより制御されるメモリトラン
ジスタ(メモリセル)Qに接続されている。
1、T2、T3に接続されたpチャネルトランジスタP
1、P2、P3と、ドレインがpチャネルトランジスタ
P1、P2のソース接続点Bに接続されたnチャネルト
ランジスタN1と、ドレインがpチャネルトランジスタ
P3のソースに接続されたnチャネルトランジスタN2
と、pチャネルトランジスタP1とP2との間に配置さ
れたインバータINV1と、入力側がpチャネルトラン
ジスタP3とnチャネルトランジスタN2との接続点C
に接続されたインバータINV2とから成り、nチャネ
ルトランジスタN1のゲートとnチャネルトランジスタ
N2のソースとの接続点Aは、コラムセレクト信号CS
により制御されるコラムセレクトゲートNを介して、ワ
ードライン選択信号WSにより制御されるメモリトラン
ジスタ(メモリセル)Qに接続されている。
【0032】このような構成のセンスアンプ回路のpチ
ャネルトランジスタP1に“L”レベルの信号TEが入
力されると、トランジスタP1が導通、トランジスタP
2が非導通となり、接続点BはトランジスタP1とN1
の導通抵抗値に応じた電位となる。この電位は、接続点
Aの電位をゲート入力とするトランジスタN1の動作に
より変化し、メモリトランジスタの情報が“1”の場合
には、ビットラインを流れる電流により接続点Aの電位
が下がるため上昇し、逆にメモリトランジスタの情報が
“0”の場合には、トランジスタN2により接続点Aの
電位が上昇するため下降する。このような帰還をかける
ことにより、通常の読出し動作時ビットラインの電位を
1V程度に保つようにあらかじめ設定されている。1V
程度としたのは、ビットラインBLの印加電圧が2V以
上の場合には、読出し回数が増加するに伴いメモリセル
の閾値が上昇するソフトライトと呼ばれる現象が生じる
ためである。
ャネルトランジスタP1に“L”レベルの信号TEが入
力されると、トランジスタP1が導通、トランジスタP
2が非導通となり、接続点BはトランジスタP1とN1
の導通抵抗値に応じた電位となる。この電位は、接続点
Aの電位をゲート入力とするトランジスタN1の動作に
より変化し、メモリトランジスタの情報が“1”の場合
には、ビットラインを流れる電流により接続点Aの電位
が下がるため上昇し、逆にメモリトランジスタの情報が
“0”の場合には、トランジスタN2により接続点Aの
電位が上昇するため下降する。このような帰還をかける
ことにより、通常の読出し動作時ビットラインの電位を
1V程度に保つようにあらかじめ設定されている。1V
程度としたのは、ビットラインBLの印加電圧が2V以
上の場合には、読出し回数が増加するに伴いメモリセル
の閾値が上昇するソフトライトと呼ばれる現象が生じる
ためである。
【0033】テスト読出し時には、テストイネーブル信
号TEは5V(“H”レベル)となり、通常の読出し動
作とは異なる動作を行なう。
号TEは5V(“H”レベル)となり、通常の読出し動
作とは異なる動作を行なう。
【0034】テスト読出し時には図3のワードライン選
択用アドレス入力回路のNOR回路41および42には
“H”レベルの信号TEが入力され、a0およびa0バ
ーは共に0Vとなる。この信号により全ワードライン選
択信号WS0、WS1〜WSnは非選択を示すレベルと
なり、ビットライン(列)BL1〜BLmのうち、コラ
ムセレクト信号CS1、CS2〜CSmに応じた列が選
択される。
択用アドレス入力回路のNOR回路41および42には
“H”レベルの信号TEが入力され、a0およびa0バ
ーは共に0Vとなる。この信号により全ワードライン選
択信号WS0、WS1〜WSnは非選択を示すレベルと
なり、ビットライン(列)BL1〜BLmのうち、コラ
ムセレクト信号CS1、CS2〜CSmに応じた列が選
択される。
【0035】また、テスト読出し時には図4のpチャネ
ルトランジスタP1には“H”レベルの信号TEが入力
されると、トランジスタP1が非導通、トランジスタP
2が導通となり、接続点BはトランジスタP2とN1の
導通抵抗値に応じた電位となる。この電位は前記と同様
の動作(帰還動作)により、ビットラインの電位を通常
より高い電圧たとえば2Vに保つように変化すべくあら
かじめ設定されている。このようにテスト読出し時には
ビットラインBLには通常読出し時の電圧1Vに比べ1
V高い電圧が印加される。
ルトランジスタP1には“H”レベルの信号TEが入力
されると、トランジスタP1が非導通、トランジスタP
2が導通となり、接続点BはトランジスタP2とN1の
導通抵抗値に応じた電位となる。この電位は前記と同様
の動作(帰還動作)により、ビットラインの電位を通常
より高い電圧たとえば2Vに保つように変化すべくあら
かじめ設定されている。このようにテスト読出し時には
ビットラインBLには通常読出し時の電圧1Vに比べ1
V高い電圧が印加される。
【0036】次に、本実施例における正常メモリセルお
よび不良メモリセルのテスト読出し時の動作について図
1および図2を用いて説明する。
よび不良メモリセルのテスト読出し時の動作について図
1および図2を用いて説明する。
【0037】メモリセルQ11〜Qnmがすべて正常な
消去状態であり、コラムセレクト信号CSによりビット
ラインBL1が選択されるとする。このとき、フローテ
ィングゲート102の電位VFはビットラインBLの印
加電圧が0Vのときは0Vであり、図4の回路によりビ
ットラインBL1に通常より高い電圧(2V)が印加さ
れると、フローティングゲート102の電位VFはフロ
ーティングゲート102とドレイン103との容量結合
に基づく電位0.2Vとなる。この電位はメモリセルを
導通させる電位(0.6V)よりも遥かに低く、メモリ
セルのドレイン電流IM はセンス電流Isense 以下であ
り、センスアンプ回路30は“0”すなわち正常である
と判定する。
消去状態であり、コラムセレクト信号CSによりビット
ラインBL1が選択されるとする。このとき、フローテ
ィングゲート102の電位VFはビットラインBLの印
加電圧が0Vのときは0Vであり、図4の回路によりビ
ットラインBL1に通常より高い電圧(2V)が印加さ
れると、フローティングゲート102の電位VFはフロ
ーティングゲート102とドレイン103との容量結合
に基づく電位0.2Vとなる。この電位はメモリセルを
導通させる電位(0.6V)よりも遥かに低く、メモリ
セルのドレイン電流IM はセンス電流Isense 以下であ
り、センスアンプ回路30は“0”すなわち正常である
と判定する。
【0038】次に、メモリセルQ11が不良メモリセル
で、他のメモリセルQ21〜Qn1が正常な消去状態で
ある場合の動作について説明する。不良メモリセルのフ
ローティングゲート102の電位VFはビットラインB
L1の印加電圧が0Vの状態で例えば0.5Vとなる。
このようなメモリセルQ11のドレイン103にビット
ラインBL1を介して2Vが印加されると、フローティ
ングゲート102の電位VFは0.2V上昇して0.7
Vとなる。フローティングゲート102の電位VFが
0.7Vとなると、メモリセルQ11は導通状態とな
り、ドレイン電流IM はセンス電流Isense を越え、セ
ンスアンプ回路30は“1”すなわち異常であると判定
する。
で、他のメモリセルQ21〜Qn1が正常な消去状態で
ある場合の動作について説明する。不良メモリセルのフ
ローティングゲート102の電位VFはビットラインB
L1の印加電圧が0Vの状態で例えば0.5Vとなる。
このようなメモリセルQ11のドレイン103にビット
ラインBL1を介して2Vが印加されると、フローティ
ングゲート102の電位VFは0.2V上昇して0.7
Vとなる。フローティングゲート102の電位VFが
0.7Vとなると、メモリセルQ11は導通状態とな
り、ドレイン電流IM はセンス電流Isense を越え、セ
ンスアンプ回路30は“1”すなわち異常であると判定
する。
【0039】このように通常の読出し時よりも高いビッ
トライン電圧を印加することにより、高感度で不良メモ
リセルの検出が可能となる。テスト読出し時に印加され
るビットライン電圧は高ければ高いほど、その検出感度
は増加し、より厳しい検出が可能となる。なお、上述し
たソフトライトに関しては、テスト時のワードラインは
非選択でかつ一度の読出しで検出動作が完了するため、
その影響は考慮する必要はない。
トライン電圧を印加することにより、高感度で不良メモ
リセルの検出が可能となる。テスト読出し時に印加され
るビットライン電圧は高ければ高いほど、その検出感度
は増加し、より厳しい検出が可能となる。なお、上述し
たソフトライトに関しては、テスト時のワードラインは
非選択でかつ一度の読出しで検出動作が完了するため、
その影響は考慮する必要はない。
【0040】
【発明の効果】以上のように、請求項1の発明によれ
ば、テスト動作時には、通常の読出モード時における非
選択行の電圧と等しい電圧か、又は、それよりも高くか
つ浮遊ゲートから電子を放出したメモリトランジスタの
正常な閾値電圧より低い電圧をもって全行を選択し、選
択された列に通常の読出モード時より高い電圧を印加し
て読出を行なうように構成したので、従来は書込み、消
去を繰り返すために時間を要していた低閾値電圧メモリ
セルの検出を消去状態で迅速かつ簡単に行うことができ
る効果がある。
ば、テスト動作時には、通常の読出モード時における非
選択行の電圧と等しい電圧か、又は、それよりも高くか
つ浮遊ゲートから電子を放出したメモリトランジスタの
正常な閾値電圧より低い電圧をもって全行を選択し、選
択された列に通常の読出モード時より高い電圧を印加し
て読出を行なうように構成したので、従来は書込み、消
去を繰り返すために時間を要していた低閾値電圧メモリ
セルの検出を消去状態で迅速かつ簡単に行うことができ
る効果がある。
【0041】また、請求項2の発明によれば、通常の読
出モード時のセンス動作とテスト読出し時のセンス動作
との切替えを行なうテストイネーブル信号を出力する切
替回路と、前記テストイネーブル信号がテスト読出し時
を示すときは通常の読出モード時より高い電圧を前記列
に印加するセンスアンプとを設けるように構成したの
で、通常の読出モードとテスト読出しとの切替えはテス
トイネーブル信号による指令だけでよく、上記切替えを
容易かつ迅速に行うことができる効果がある。
出モード時のセンス動作とテスト読出し時のセンス動作
との切替えを行なうテストイネーブル信号を出力する切
替回路と、前記テストイネーブル信号がテスト読出し時
を示すときは通常の読出モード時より高い電圧を前記列
に印加するセンスアンプとを設けるように構成したの
で、通常の読出モードとテスト読出しとの切替えはテス
トイネーブル信号による指令だけでよく、上記切替えを
容易かつ迅速に行うことができる効果がある。
【図1】 この発明の一実施例による不良メモリセルの
検出方法および検出装置を説明するための回路図であ
る。
検出方法および検出装置を説明するための回路図であ
る。
【図2】 一般的なメモリセルの構成を示す概略断面図
である。
である。
【図3】 ワードライン選択用アドレス入力回路の一例
を示す回路図である。
を示す回路図である。
【図4】 センスアンプ回路の一例を示す回路図であ
る。
る。
【図5】 従来の不良メモリセルの検出方法および検出
装置を説明するための回路図である。
装置を説明するための回路図である。
【図6】 メモリセルの消去状態、書込み状態を示す特
性図である。
性図である。
【図7】 正常なメモリセルの消去状態の特性と不良メ
モリセルの消去状態の特性とを示す特性図である。
モリセルの消去状態の特性とを示す特性図である。
Q11〜Qnm メモリセル(メモリトランジスタ)、
30 センスアンプ回路(センスアンプ)、31 切替
回路。
30 センスアンプ回路(センスアンプ)、31 切替
回路。
Claims (2)
- 【請求項1】 浮遊ゲートに電子を注入し、電気的ある
いは紫外線照射により電子を放出する複数の可変しきい
値型不揮発性半導体メモリトランジスタのゲートを行方
向に接続し、そのドレインを列方向に接続してマトリク
ス状に配列した半導体メモリ装置における不良メモリト
ランジスタの検出方法において、通常の読出モード時に
は、アドレス信号で指定されたメモリトランジスタを行
デコーダと列デコーダとにより選択し、その情報をセン
スアンプを介して読み出し、テスト動作時には、前記通
常の読出モード時における非選択行の電圧と等しい電圧
か、又は、それよりも高くかつ浮遊ゲートから電子を放
出したメモリトランジスタの正常な閾値電圧より低い電
圧をもって全行を選択し、前記選択された列に通常の読
出モード時より高い電圧を印加して読出を行なうことを
特徴とする不良メモリトランジスタの検出方法。 - 【請求項2】 浮遊ゲートに電子を注入し、電気的ある
いは紫外線照射により電子を放出する複数の可変しきい
値型不揮発性半導体メモリトランジスタのゲートを行方
向に接続し、そのドレインを列方向に接続してマトリク
ス状に配列した半導体メモリ装置における不良メモリト
ランジスタの検出装置において、通常の読出モード時の
センス動作とテスト読出し時のセンス動作との切替えを
行なうテストイネーブル信号を出力する切替回路と、前
記テストイネーブル信号がテスト読出し時を示すときは
通常の読出モード時より高い電圧を前記列に印加するセ
ンスアンプとを備えたことを特徴とする不良メモリトラ
ンジスタの検出装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6164277A JPH0831200A (ja) | 1994-07-15 | 1994-07-15 | 不良メモリトランジスタの検出方法及びその検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6164277A JPH0831200A (ja) | 1994-07-15 | 1994-07-15 | 不良メモリトランジスタの検出方法及びその検出装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0831200A true JPH0831200A (ja) | 1996-02-02 |
Family
ID=15790039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6164277A Pending JPH0831200A (ja) | 1994-07-15 | 1994-07-15 | 不良メモリトランジスタの検出方法及びその検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0831200A (ja) |
-
1994
- 1994-07-15 JP JP6164277A patent/JPH0831200A/ja active Pending
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