JP3813256B2

JP3813256B2 - 関数演算回路用の波形整形回路

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Publication number: JP3813256B2
Application number: JP23647496A
Authority: JP
Inventors: 敏夫室田; 利彦濱▲崎▼
Original assignee: 日本バーブラウン株式会社
Priority date: 1996-09-06
Filing date: 1996-09-06
Publication date: 2006-08-23
Anticipated expiration: 2016-09-06
Also published as: JPH1084233A; US5977895A

Description

【０００１】
【発明の属する技術分野】
本発明は、クリップ又はリミット等を行う波形整形回路の分野に関し、特に関数演算回路に使用するのに適した波形整形回路に関するものである。
【０００２】
【従来の技術】
電気回路における波形整形回路として、信号波形の上部又は下部の一方を制限するクリップ回路、あるいはそれらの双方を制限する１対のクリップ回路から成るリミッタ回路等がある。後者のリミッタ回路としては、ある回路の出力端子間即ち負荷に並列に、ダイオードとリミットレベルを定める電源との直列接続から各々成る１対の回路を、互いに並列にしかもそれらのダイオードの極性が反対になるように接続したものが知られている。
【０００３】
半導体集積回路においては、そのようなリミッタ回路を実現する場合、上記各ダイオードとして、ＭＯＳトランジスタをダイオード接続したもの（以下、ＭＯＳダイオードと呼ぶ）を使用することができる。また、リミッタ回路を配置する位置は、例えば演算増幅器を使用した関数演算回路においては、その演算増幅器の出力端子と接地との間即ち負荷に並列に設けたり、あるいはその演算増幅器の出力端子から非反転入力端子への帰還回路に並列に設けたりすることができる。この後者の回路は、図１６に示しており、Ｚinは入力回路インピーダンス、Ｚfは帰還回路インピーダンスであり、上記のようにリミッタ回路を成す１対のＮ型ＭＯＳダイオードＭＤ１_P及びＭＤ２_Pはこの帰還回路に並列になっている。この図に示したリミッタの場合、リミットレベルは、Ｎ型ＭＯＳダイオード自身のしきい値電圧により定まり、これにより演算増幅器の出力電圧は、基準電圧（演算増幅器の非反転入力端子の電位であり、例えば接地電位）の±しきい値電圧の範囲にリミットされる。
【０００４】
【発明が解決しようとする課題】
上記のような演算増幅器に関連して使用するリミッタにおいては、リミット動作のオン−オフ・スイッチング速度は、リミッタ回路に並列の回路のインピーダンス、即ち、負荷インピーダンスもしくは図１６の例では帰還回路インピーダンスＺfにより影響を受け易い構成となっている。そのため、それら並列インピーダンスによっては、リミッタのスイッチング速度が低下するという問題がある。また、リミッタ動作のオン−オフ遷移状態、即ちリミッタのＭＯＳダイオードのしきい値近傍においては、ＭＯＳダイオードの等価インピーダンスが、並列インピーダンス、即ち負荷インピーダンスもしくは帰還インピーダンスに作用を及ぼすため、それらインピーダンスの定数を変化させることになる。これにより、演算増幅器を使用した関数演算回路においては、その関数演算結果が不正確になるという問題がある。
【０００５】
更に、上記リミッタにおいては、演算増幅器の出力電圧を直接リミットする構造であるため、負荷駆動力の高い出力電圧、即ち比較的大きい出力電流を扱う必要があり、従って大電流に耐えられるようＭＯＳダイオードのゲート幅を大きくしなければならない。このことは、半導体集積回路で実現する場合には、より大きなチップ面積を必要とする、という問題がある。
【０００６】
リミッタに関する上記問題は、クリップ回路においても同様にある。
【０００７】
従って、本発明の目的は、演算増幅器を使用して実現した関数演算回路の帰還回路及びその負荷に対する影響もしくはそれらから受ける影響が最小限となる状態で、波形整形を行うことができる関数演算回路用の波形整形回路を提供することである。
【０００８】
本発明の別の目的は、波形整形を行うためにより小さな電流しか扱わないで済む、関数演算回路用の波形整形回路を提供することである。
【０００９】
【課題を解決するための手段】
上記の目的を実現するため、本発明によれば、非反転入力端子及び反転入力端子と出力端子とを有する演算増幅器を備えた関数演算回路に使用する波形整形回路は、前記出力端子と、前記非反転入力端子及び前記反転入力端子の内の一方である関係する入力端子と、に接続した波形整形回路手段を含み、該波形整形回路手段は、イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、を備える。
【００１０】
また、本発明によれば、非反転入力端子及び反転入力端子と非反転出力端子及び反転出力端子とを有する演算増幅器を備えた関数演算回路に使用する波形整形回路は、Ａ．前記非反転出力端子と前記反転入力端子とに接続した第１の波形整形回路手段と、Ｂ．前記反転出力端子と前記非反転入力端子とに接続した第２の波形整形回路手段と、を含み、前記第１及び第２の波形整形回路手段の各々は、関係する前記出力端子及び前記入力端子に関して、イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、を備える。
【００１１】
本発明によれば、前記波形整形手段は、１つのクリップ回路を構成したり、あるいは１対のクリップ回路から成るリミッタ回路を構成することができる。また、後者の場合、前記リミッタ回路の前記１対のクリップ回路は、前記所定のしきい値として、互いに異なった第１と第２の所定のしきい値を有するようにできる。
【００１２】
また、本発明によれば、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記クリップ回路は、１つのＭＯＳトランジスタを含み、該ＭＯＳトランジスタは、ゲート電極を、前記演算増幅器の前記出力端子に接続し、ドレイン電極−ソース電極路を、前記第１及び第２電源電圧端子の内の所定の一方と前記演算増幅器の前記入力端子との間に接続し、これにより前記ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、残りの第２部分が前記電圧−電流変換手段を構成するようにできる。また、前記クリップ回路は、更に少なくとも１つのダイオード接続した追加のＭＯＳトランジスタを含み、該追加ＭＯＳトランジスタは、ドレイン電極−ソース電極路を、前記演算増幅器の前記入力端子と前記ＭＯＳトランジスタの前記ドレイン電極−ソース電極路との間に、該電極路と直列に接続するように構成できる。
【００１３】
また、本発明によれば、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記クリップ回路は、１対の第１と第２のＭＯＳトランジスタを有する電流スイッチを含み、該電流スイッチは、前記第１及び第２電源電圧端子と前記演算増幅器の前記入力端子との間に接続し、かつ前記第１及び第２電源電圧端子の内の一方とその他方との間に第１の電流路を有し、そして前記一方の電源電圧端子と前記演算増幅器の前記入力端子との間に第２の電流路を有し、前記第１電流路は、前記第１ＭＯＳトランジスタのドレイン電極−ソース電極路を含み、該第１ＭＯＳトランジスタのゲート電極は前記演算増幅器の前記出力端子に接続し、前記第２電流路は、前記第２ＭＯＳトランジスタのドレイン電極−ソース電極路を含み、該第２ＭＯＳトランジスタのゲート電極は前記所定しきい値を受けるように接続し、前記電流スイッチは、前記出力端子電圧と前記所定しきい値との間の大小関係に依存した前記第１電流路及び前記第２電流路の内の一方のみを開くように動作し、これによって、前記電流スイッチに含まれる前記第１ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、前記電流スイッチの残りの第２部分が前記電圧−電流変換手段を構成するようにできる。
【００１４】
本発明によれば、前記関数演算は、反転、加算、微分、積分の内の１つとすることができる。
【００１５】
【発明の実施の形態】
次に、本発明の実施形態の幾つかについて、以下に図面を参照して詳細に説明する。
【００１６】
図１は、本発明による波形整形回路を備えた関数演算回路の第１の実施形態を示す回路図であり、これにおいて、波形整形回路は、その基本概念を示すためブロック図で示してある。詳しくは、この関数演算回路Ａは、任意の関数演算を行う一般的な形式のものであって、入力電圧Ｖ_inを受ける入力端子１と、入力回路２と、差動入力／単一出力の演算増幅器（以下、オペアンプとも記す）３と、出力電圧Ｖ_outを発生する出力端子４と、帰還回路５と、を備えている。入力回路２は、入力端子１とオペアンプ３の反転入力端子（−）との間に接続していて、インピーダンスＺinを有している。オペアンプ３の非反転入力端子（＋）は、基準電圧Ｖ_REF（例えば、接地電位）に接続しており、そしてその出力端子は、関数演算回路Ａの出力端子４に接続している。帰還回路５は、オペアンプ３の出力端子と反転入力端子との間に接続していて、インピーダンスＺfを有している。インピーダンスＺinとＺfとは、周知のように、所望の関数演算に応じて定めることができる。
【００１７】
更に、関数演算回路Ａは、本発明による波形整形回路６を備えており、これは、関数演算出力であるＶ_outに対し所望の波形整形を行うため、オペアンプ３の出力端子と反転入力端子との間に接続している。この波形整形回路６は、電圧伝達部６０と、電圧−電流変換部６２とから成っている。電圧伝達部６０は、入力端がオペアンプの出力端子に接続しまた出力端が電圧−電流変換部６２に接続していて、関数演算出力電圧Ｖ_outを、変換部６２に“絶縁伝達”する、即ちその出力端子とは電気的に絶縁状態を保ちながら伝達する。その電気的絶縁状態とは、直流的並びに交流的の双方においてである。この絶縁伝達される電圧を受ける変換部６２は、出力端がオペアンプの反転入力端子に接続していて、絶縁伝達された電圧の大きさとこの大きさに対する所定のしきい値Ｖ_THとの間の大小関係に依存した大きさの電流を、オペアンプの反転入力端子に供給する。しきい値Ｖ_THは、所望の波形整形処理に応じて、その数並びに値を定めることができる。このしきい値Ｖ_THの値の基準は、非反転入力端子の基準電圧Ｖ_REFである。波形整形処理の種類の例としては、上側又は下側のクリップ、またその他にリミット等がある。
【００１８】
本発明による波形整形回路６においては、電圧の絶縁伝達を行う伝達部６０が、変換部６２の入力端を、出力端子４に接続される負荷（図示せず）並びに帰還回路５から絶縁することにより、負荷インピーダンス並びに帰還インピーダンスＺfとの相互干渉を低減する。これによって、負荷及び帰還回路のインピーダンスによる波形整形動作への影響を最小限にすることができる。また、伝達部６０を設けることにより、電圧−電流変換部６２は、出力電圧Ｖ_out又はその他の関数演算回路内の電圧／電流とは独立の電源を、波形整形処理に使用することができる。これは、波形整形の動作速度を高めるのに有利である。更に、変換部６２は、オペアンプ３の出力端子側ではなく入力端子側に出力端が接続する構成であるため、波形整形動作の直接の対象となる信号を、オペアンプによる増幅前の信号とすることができる。これは、増幅後の信号を対象とするのに比べ、波形整形動作速度を更に高めるのに有利となり、また変換部６２に必要な回路の能力（容量、サイズを含む）を低いものとするのに有利である。
【００１９】
次に、図２を参照して、図１の関数演算回路Ａのより具体化した第２の実施形態の関数演算回路Ｂについて説明する。尚、図２では、図１の回路の要素と同じ要素には、同じ参照符号を付してある。この点については、図２以降の図についてもそれより先の図に対し同様である。
【００２０】
図２の関数演算回路Ｂは、より具体化した波形整形回路６Ｂを備えている外は、図１の回路と同じであるため、波形整形回路６Ｂについてのみ詳細に説明する。この波形整形回路６Ｂは、１対のリミット（又はクリップ）回路６４及び６６から成るリミッタ回路を構成している。上側リミット（又は上側クリップ）を行うリミット回路６４は、１つのＮ型ＭＯＳトランジスタＭＴ１を備えていて、そのドレイン電極は正電源電圧端子Ｖ_CCPに、ソース電極は反転入力端子に、そしてゲート電極は出力端子４に接続している。一方、下側リミット（又は下側クリップ）を行うリミット回路６６は、１つのＰ型ＭＯＳトランジスタＭＴ２を備えていて、そのソース電極は反転入力端子に、ドレイン電極は負電源電圧端子Ｖ_CCNに、そしてゲート電極は出力端子４に接続している。ＭＯＳトランジスタＭＴ１とＭＴ２とは、それぞれオン−オフ・スイッチングのしきい値電圧Ｖ_TH1とＶ_TH2とを有している。従って、リミット回路６Ｂの上側リミットレベルＶ_LM1は（Ｖ_REF＋Ｖ_TH1）であり、下側リミットレベルＶ_LM2は（Ｖ_REF−Ｖ_TH2）である。尚、ＭＯＳトランジスタのしきい値電圧は、調節可能であり、それは例えばソース−基板電圧を可変させることにより行える。１例として、しきい値電圧は、０.６〜１.５ボルトの範囲である。尚、ＭＯＳトランジスタ自体のしきい値電圧を使用するこの実施形態では、しきい値の設定に追加の素子を必要とせず、従って回路の小型化に適している。
【００２１】
ここで、リミット回路６Ｂの図１の波形整形回路６に対する対応関係について説明すると、ＭＯＳトランジスタＭＴ１及びＭＴ２の各々のゲート電極とその下の酸化物とが電圧伝達部６０に対応していて、この伝達部６０からの電圧は、ＭＴ１及びＭＴ２の各々の酸化膜直下のソース−基板接合部に伝達される。ＭＴ１及びＭＴ２の各々の残りの部分は、変換部６２に対応している。また、変換部６２内のしきい値は、ＭＴ１の酸化膜直下のソース−基板接合部によって与えられる。従って、リミッタ回路６Ｂは、波形整形回路６の１実施形態を構成している。
【００２２】
次に、関数演算回路Ｂの等価回路を示す図３〜図５を参照して、リミッタ回路６Ｂ部分の動作について説明する。尚、上側リミット回路６４と下側リミット回路６６とは類似の動作をするため、図３〜図５においては、上側リミット回路部分のみの等価回路を示しており、そしてそれらが示す等価回路は、図３がリミット回路のＯＦＦ状態、図４がＯＦＦ−ＯＮ遷移状態、図５がＯＮ状態を示している。また、図中、ｇ_mは、ＭＯＳトランジスタのトランスコンダクタンス、Ｃ_gは、ＭＯＳゲート容量（ドレイン、ソース、基板全てに対する容量を含む）、Ｓ_chは、ＭＯＳトランジスタのチャンネル抵抗で実現されるスイッチ、ｒ_sはソース抵抗、Ｃ_jsは、ソース−基板接合間の容量である。
【００２３】
まず初めに、図３のＯＦＦ状態等価回路を参照すると、上側リミット回路は、電源電圧端子Ｖ_CCPと反転入力端子との間に直列に接続されたチャンネルスイッチＳ_ch及びソース抵抗ｒ_sと、そして、出力端子４に一端が接続しそして他端がチャンネルスイッチＳ_chに関連するが絶縁状態を表すよう概念的に示したゲート容量Ｃ_gと、そして更に、反転入力端子と基板との間に接続したソース−基板接合容量Ｃ_jsと、から成っているとみなせる。このとき、即ち、Ｖ_out＜Ｖ_LM1のとき、チャンネルスイッチＳ_chが開いているため（即ち、チャンネル抵抗が無限大であるため）、リミット動作は生じない。
【００２４】
次に、図４のＯＦＦ−ＯＮ遷移状態の等価回路においては、チャンネルスイッチＳ_chが電流源ｇ_mＶ_outに変化している点、またＣ_gが電流源ｇ_mＶ_outに関連している点を除けば、図３のＯＦＦ状態等価回路と同じである。この遷移状態においては、チャンネルは導通状態となって、電流源がｒ_s及びＣ_jsを介して反転入力端子に接続している。
【００２５】
図５のＯＮ状態等価回路においては、ｒ_s及びＣ_jsは流れる電流に対して無視し得る程度となって、電流源ｇ_mＶ_outが反転入力端子に直接接続することになる。従って、電流源は、Ｖ_outに比例した大きさの補償電流Ｉ_compを反転入力端子に供給することにより、入力電流Ｉ_inの過剰の増加分を相殺するように作用する。
【００２６】
ここで、図２の本発明による関数演算回路Ｂのリミッタ回路６Ｂの特徴をより明確に理解できるようにするため、図１６の従来回路の等価回路を示す図１７〜１９を参照する。これらの図１７〜１９においても、比較し易くするため、図１６の１つのＭＯＳダイオードＭＤ１_Pから成る上側リミット回路のみの等価回路を、そのＯＦＦ状態（図１７）、ＯＦＦ−ＯＮ遷移状態（図１８）、ＯＮ状態（図１９）で示している。尚、これらの等価回路において、ｒ_dはドレイン抵抗、Ｃ_jdはドレイン−基板接合間の容量であり、ｒ_chはチャンネル抵抗であり、ｒ_onはＭＯＳダイオードのＯＮ抵抗であってｒ_sとｒ_dとｒ_chとの和に等しい。また、ＭＯＳダイオードであるため、本発明のような電流源ｇ_mＶ_outは存在しない。
【００２７】
まず初めに、ＯＦＦ状態等価回路を示す図３と図１７とを比較すると、双方ともＳ_chが開いているため、図１７では出力端子４と反転入力端子との間にｒ_dとＣ_jdとが加わっていても、それら双方の等価回路は同等である。次に、ＯＦＦ−ＯＮ遷移状態等価回路を示す図４と図１８とを比較すると、図１８ではチャンネルスイッチＳ_chからチャンネル抵抗ｒ_chに変化している。このｒ_chは、ｒ_s，ｒ_dを含む抵抗の中で最も大きいものである。また、Ｃ_jdは、Ｃ_gの２倍以上の容量をもっている。従って、ｒ_chとＣ_jdとが、従来回路のターンオン・セトリング時間に影響を与える。これに対し、図４の本発明の回路では、Ｃ_jdもｒ_chもないため、ターンオン・セトリング時間はより短くなる。最後に、ＯＮ状態等価回路を示す図５と図１９とを比較すると、図１９の従来回路では、補償電流Ｉ_comp’を、ｒ_onとＺfとの並列接続を介してしかもそれをオペアンプが供給しているのに対し、図５の本発明回路では、オペアンプとは独立の電流源が補償電流Ｉ_compをしかも反転入力端子に直接供給している。従って、従来回路では、補償電流Ｉ_comp’の大きさがオペアンプの電流供給能力に依存するが、本発明ではそのような制限はない。また、本発明回路では、補償電流Ｉ_compの経路が、Ｚfを含まずしかもＯＮ抵抗ｒ_onが介在しないため、動作速度がより速くなる。以上の説明から判るように、図２の回路は、図１６の回路と比べ、種々の利点を備えている。
【００２８】
次に、図６は、図１の関数演算回路Ａをより具体化した第３の実施形態の関数演算回路Ｃを示している。この回路Ｃにおいては、リミット回路６Ｃが図２のリミット回路６Ｂの変更例を成している点を除けば、図２の回路と同じである。従って、図２の回路との相違部分について特に説明すると、リミット回路６Ｃの目的は、上側リミットレベルＶ_LM1をより高く、そして下側リミットレベルＶ_LM2をより低く設定することであり、そのために上側と下側のリミット回路６４Ｃ及び６６Ｃに、各々１つのＭＯＳダイオードＭＤ１，ＭＤ２を追加している。即ち、ＭＯＳトランジスタＭＴ１のソース電極とオペアンプ３の反転入力端子との間に、Ｎ型ＭＯＳダイオードを接続し、また反転入力端子とＭＯＳトランジスタＭＴ２のソース電極との間に、Ｐ型ＭＯＳダイオードを接続している。ＭＯＳダイオードＭＤ１とＭＤ２のＯＮ電圧をそれぞれＶ_ON1，Ｖ_ON2とすると、リミット回路６Ｃの上側リミットレベルＶ_LM1は（Ｖ_REF＋Ｖ_TH1＋Ｖ_ON1）となり、下側リミットレベルＶ_LM2は（Ｖ_REF−Ｖ_TH2−Ｖ_ON2）となる。
【００２９】
尚、リミット回路６Ｃの図１の波形整形回路６に対する対応関係については、ＭＯＳトランジスタＭＴ１及びＭＴ２の各々のゲート電極とその下の酸化物とが電圧伝達部６０に対応し、そしてこのＭＴ１及びＭＴ２の残りの部分とＭＯＳダイオードＭＤ１及びＭＤ２が変換部６２に対応している。従って、リミッタ回路６Ｃは、波形整形回路６の別の１つの実施形態を構成している。
【００３０】
この図６の実施形態においては、各リミット回路に追加するＭＯＳダイオードは１つとしたが、必要に応じてそれより多いＭＯＳダイオードを追加してもよく、また更に必要に応じて上側と下側のリミット回路に追加するＭＯＳダイオードのそれぞれの数を異ならせてもよい。
【００３１】
次に、図７は、図１の関数演算回路Ａをより具体化した別の第４の実施形態の関数演算回路Ｄを示している。この回路Ｄにおいても、リミット回路６Ｄが図２のリミット回路６Ｂの変更例を成している点を除けば、図２の回路と同じである。従って、図２の回路との相違部分について特に説明すると、リミット回路６Ｄの目的は、上側及び下側のリミットレベルをより自由にまたより簡単に設定できるようにすることであり、そのために上側と下側のリミット回路６４Ｄ及び６６Ｄの各々に、電流スイッチを使用している。詳しくは、上側リミット回路６４Ｄは、電流源Ｉ₁と、１対のＰ型ＭＯＳトランジスタＭＴ３及びＭＴ４とを備えていて、電流源Ｉ₁は、正電源電圧端子Ｖ_CCPとＭＴ３及びＭＴ４の各ソース電極との間に接続し、またＭＴ３のドレイン電極は負電源電圧端子Ｖ_CCNに接続しゲート電極は出力端子４に接続している。一方、ＭＴ４のドレイン電極は、オペアンプ３の反転入力端子に接続し、そしてそのゲート電極は、上側リミットレベル（Ｖ_LM1）端子に接続している。この電流スイッチは、Ｖ_out≦Ｖ_LM1のときには電流源Ｉ₁からの電流をＶ_CCN電源端子に導く第１電流経路を開き、そしてＶ_out＞Ｖ_LM1のときには、電流源Ｉ₁からの電流を反転入力端子に導く第２電流経路を開く。同様に、下側リミット回路６６Ｄは、１対のＮ型ＭＯＳトランジスタＭＴ５及びＭＴ６と、電流源Ｉ₂とを備えている。ＭＴ５のドレイン電極は、正電源電圧端子Ｖ_CCPに接続し、ゲート電極は出力端子４に接続している。一方、ＭＴ６のドレイン電極は、反転入力端子に接続し、そしてそのゲート電極は、下側リミットレベル（Ｖ_LM2）端子に接続している。電流源Ｉ₂は、ＭＴ５及びＭＴ６の各ソース電極と負電源電圧端子Ｖ_CCNとの間に接続している。この電流スイッチは、Ｖ_out≧Ｖ_LM2のときには電流源Ｉ₂の電流をＶ_CCP電源端子から引き出させる第１電流経路を開き、そしてＶ_out＜Ｖ_LM2のときには、電流源Ｉ₂の電流を反転入力端子から引き出させる第２電流経路を開く。
【００３２】
また、図７のリミッタ回路６Ｄと図１の波形整形回路６との対応関係については、１対の電流スイッチの内のＭＯＳトランジスタＭＴ３及びＭＴ５の各々のゲート電極とその下の酸化物とが電圧伝達部６０に対応し、そして電流スイッチの残りの部分全てが変換部６２に対応している。従って、リミッタ回路６Ｄも、波形整形回路６の更に別の１つの実施形態を構成している。
【００３３】
次に、図８〜１０を参照して、図２、図６、図７の関数演算回路Ｂ,Ｃ,Ｄをそれぞれより具体化した積分回路Ｂ',Ｃ',Ｄ'について説明する。これら積分回路Ｂ',Ｃ',Ｄ'は、スイッチトキャパシタ型の積分回路を構成しており、対応の関数演算回路Ｂ,Ｃ,Ｄと異なっている点は、各々、入力回路ＺinとしてスイッチトキャパシタＳＣを使用し、そして帰還回路ＺfとしてキャパシタＣfを使用している点である。スイッチトキャパシタＳＣは、公知の構成のものであって、図示の通り、入力端子１と基準電圧Ｖ_REFとの間に直列接続したアナログスイッチＳ₁及びＳ₂と、これらスイッチの接合点と基準電圧Ｖ_REFとの間に直列接続した入力キャパシタＣin及びアナログスイッチＳ₃と、ＣinとＳ₃との接合点とオペアンプの反転入力端子との間に接続したアナログスイッチＳ₄と、から成る構成である。図示からも判るように、アナログスイッチＳ₁及びＳ₃は、クロックφ１で駆動し、そしてアナログスイッチＳ₂及びＳ₄は、クロックφ１とは相補的なクロックφ２で駆動する。
【００３４】
次に、図１１〜図１３を参照して、積分回路Ｂ',Ｃ',Ｄ'のリミッタのターンオン特性について説明する。尚、ターンオフ時の特性もこれと同様であるため、省略する。詳しくは、図１１は積分回路Ｂ'、図１２は積分回路Ｃ'、図１３は積分回路Ｄ'の特性をそれぞれ示しており、また各図には、比較のため、図２０の従来回路の特性も示している。この従来回路は、図１６の従来回路構成でスイッチトキャパシタ型積分回路を実現したものである。また、これら特性図をシミュレーションにより得る際に使用した各値は、以下の通りである。尚、Ｗ／Ｌは、ＭＯＳトランジスタのゲート幅／ゲート長である。
【００３５】
【表１】
Ｖ_CCP：２.９ボルト
Ｖ_CCN：−２.１ボルト
Ｖ_REF：グランド
Ｃin，Ｃin'：１ｐＦ
Ｃf，Ｃf'：１ｐＦ
ＭＴ１：Ｗ／Ｌ＝２００μｍ／０.６μｍ
ＭＴ２：Ｗ／Ｌ＝４００μｍ／０.６μｍ
ＭＤ１：Ｗ／Ｌ＝２００μｍ／０.６μｍ
ＭＤ２：Ｗ／Ｌ＝４００μｍ／０.６μｍ
ＭＴ３，ＭＴ４：Ｗ／Ｌ＝４００μｍ／０.６μｍ
ＭＴ５，ＭＴ６：Ｗ／Ｌ＝２００μｍ／０.６μｍ
Ｉ₁，Ｉ₂：１００μＡ
また、シミュレーションにおける条件は、各特性図において、１μｓ時より前にＣinに充電が完了しており、そして１μｓ時にφ２によりスイッチＳ₂及びＳ₄がＯＮになる、という条件である。特性図中、点線が本発明回路の特性であり、実線が従来回路の特性である。
【００３６】
図１１から判るように、本発明回路では、従来回路と比べ、積分回路Ｂ'のスリューレートが大きくなるとともに、そのスイッチング後からリミッタ回路がセトリングするまでの時間が、約１.０２５μｓと短くなっている。従来回路では、１.０５μｓにおいても下降中でセトリングが完了していない。但し、本発明回路のリミットレベルは約０.８５ボルトであるのに対し、従来回路では約１.０ボルトである。スリューレート向上の理由としては、本発明のリミッタ回路から積分回路の帰還回路又は負荷に与える影響が小さくなったことである。また、セトリングまでの時間短縮の理由としては、逆に、積分回路の帰還回路又は負荷から本発明のリミッタ回路への影響が減少したこと、更に、オペアンプ出力とは独立の電流源がリミット動作に作用する、ということである。
【００３７】
図１２においても、上記と同様、スリューレート及びセトリングまでの時間の改善が得られており、特にセトリングまでの時間が、約１.０３μｓと短くなっているが、従来回路では１.１μｓでもまだセトリングが完了していない。但し、本発明回路のリミットレベルは約１.９ボルトである。
【００３８】
また、図１３においても、上記と同様、スリューレート及びセトリングまでの時間の改善が得られている。即ち、従来回路では、１.０６μｓ（図１２では１.１μｓ）でもセトリングが完了していないのに対し、本発明回路では、ほぼ１.０５μｓでセトリングしている。
【００３９】
以上、本発明による関数演算回路の幾つかの実施形態について図示し説明したが、これら実施形態においては、以下のような種々の変更が可能である。第１に、上記各実施形態においては、波形整形回路としてリミッタ回路について例示したが、上側リミット回路又は下側リミット回路のどちらか一方を取り除くだけで、クリップ回路とすることができる。第２に、上記実施形態では、関数演算の１例として、積分について示したが、その他に、反転、積分以外のその他の関数演算、例えば、加減乗除、微分、対数、逆対数のような演算を行うように、入力回路インピーダンスＺin及び帰還回路インピーダンスＺfの組合せを選択することができる。１例として、図１４に、図２の関数演算回路Ｂを具体化した１例である反転増幅器Ｂ”を示す。この場合、Ｚin＝抵抗Ｒ、Ｚf＝抵抗Ｒである。
【００４０】
第３に、上記実施形態では、差動入力／単一出力型の関数演算回路について示したが、差動入力／差動出力型の関数演算回路に変更することもできる。１例として、図１５に、図８の回路Ｂ'を差動入力／差動出力型にしたスイッチトキャパシタ型積分回路Ｂ'''を示す。この回路では、正入力端子１a及び負入力端子１b、正出力端子４a及び負出力端子４b、差動入力／差動出力型のオペアンプ３a、１対のスイッチトキャパシタＳＣa及びＳＣb、オペアンプの非反転出力端子と反転入力端子との間に接続したリミッタ回路６Ｂa及び帰還キャパシタＣfaと、オペアンプの反転出力端子と非反転入力端子との間に接続したリミッタ回路６Ｂb及び帰還キャパシタＣfbと、を備えている。第４に、差動入力／単一出力型構成の実施形態において、オペアンプの反転入力端子への入力及び帰還を非反転入力端子への入力及び帰還に変更することが可能である。
【００４１】
【発明の効果】
以上に説明した本発明による関数演算回路用の波形整形回路によれば、絶縁伝達を行う電圧伝達部を設けることにより、負荷並びに帰還回路Ｚfとの相互干渉が低減する。これによって、負荷及び帰還回路のインピーダンスによる波形整形動作への影響を最小限にすることができる。このことは、関数演算回路のスリューレートの向上、並びに波形整形動作のセトリング時間の短縮をもたらす。また、電圧−電流変換部を設けることにより、波形整形動作のセトリング時間を更に短縮することができる。このセトリング時間の短縮により、高速の関数演算回路においては、より誤差の少ない関数演算出力を生成することが可能となる。また更に、演算増幅器の入力側に電圧−電流変換部を接続する構成であるため、変換部に必要な回路の能力が小さくて済むようにできる。
【図面の簡単な説明】
【図１】本発明による波形整形回路を備えた第１の実施形態の関数演算回路Ａを示す回路図であり、波形整形回路は、その基本概念を示している。
【図２】図１の関数演算回路Ａのより具体化した第２の実施形態の関数演算回路Ｂを示す回路図。
【図３】図２の関数演算回路Ｂについて、リミッタ回路（上側のみ図示）がＯＦＦ状態のときの等価回路を示す図。
【図４】図２の関数演算回路Ｂについて、リミッタ回路（上側のみ図示）がＯＦＦ−ＯＮ遷移状態のときの等価回路を示す図。
【図５】図２の関数演算回路Ｂについて、リミット回路（上側のみ図示）がＯＮ状態のときの等価回路を示す図。
【図６】図１の関数演算回路Ａをより具体化した第３の実施形態の関数演算回路Ｃを示す回路図。
【図７】図１の関数演算回路Ａをより具体化した別の第４の実施形態の関数演算回路Ｄを示す回路図。
【図８】図２の関数演算回路Ｂをより具体化したスイッチトキャパシタ型積分回路Ｂ'を示す回路図。
【図９】図６の関数演算回路Ｃをより具体化したスイッチトキャパシタ型積分回路Ｃ'を示す回路図。
【図１０】図７の関数演算回路Ｄをより具体化したスイッチトキャパシタ型積分回路Ｄ'を示す回路図。
【図１１】図８の積分回路Ｂ'のリミッタのターンオン特性を示す特性図であり、比較のため、図２０の従来回路の特性を実線で示し、本発明回路の特性を点線で示している。
【図１２】図９の積分回路Ｃ'のリミッタのターンオン特性を示す特性図であり、比較のため、図２０の従来回路の特性を実線で示し、本発明回路の特性を点線で示している。
【図１３】図１０の積分回路Ｄ'のリミッタのターンオン特性を示す特性図であり、比較のため、図２０の従来回路の特性を実線で示し、本発明回路の特性を点線で示している。
【図１４】図２の関数演算回路Ｂを具体化した１例である反転増幅器Ｂ”を示す回路図。
【図１５】図８の積分回路Ｂ'を差動入力／差動出力型に変更したスイッチトキャパシタ型積分回路Ｂ'''を示す回路図。
【図１６】従来のリミッタ回路付き関数演算回路を示す回路図。
【図１７】図１６の従来回路について、リミット回路（上側のみ図示）のＯＦＦ状態における等価回路を示す図。
【図１８】図１６の従来回路について、リミット回路（上側のみ図示）のＯＦＦ−ＯＮ遷移状態における等価回路を示す図。
【図１９】図１６の従来回路について、リミット回路（上側のみ図示）のＯＮ状態における等価回路を示す図。
【図２０】図１６の従来回路構成のスイッチトキャパシタ型積分回路であって、本発明回路と比較するための回路を示す図。
【符号の説明】
１，１a，１b：入力端子
２：入力回路
３，３ａ：演算増幅器
４，４a，４b：入力端子
５：帰還回路
６：波形整形回路
６Ｂ，６Ｃ，６Ｄ，６Ｂａ，６Ｂｂ：リミッタ回路
６４，６４Ｃ，６４Ｄ：上側リミット回路
６６，６６Ｃ，６６Ｄ：下側リミット回路
Ｖ_in：入力電圧
Ｖ_out：出力電圧
Ｖ_CCP：正電源電圧
Ｖ_CCN：負電源電圧
Ｖ_REF：基準電圧
Ｖ_LM1：上側リミットレベル
Ｖ_LM2：下側リミットレベル
ＳＣ，ＳＣa，ＳＣb，ＳＣ'：スイッチトキャパシタ

Claims

関数演算回路に使用する波形整形回路であって、前記関数演算回路は、非反転入力端子及び反転入力端子と出力端子とを有する演算増幅器を有しており、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記波形整形回路が、前記出力端子と、前記非反転入力端子及び前記反転入力端子の内の一方である関係する入力端子と、に接続した波形整形回路手段を含み、該波形整形回路手段は、
イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、
を備え、
前記波形整形手段は、１つのクリップ回路を構成し、
該クリップ回路は、１つのＭＯＳトランジスタを含み、該ＭＯＳトランジスタは、ゲート電極を、前記演算増幅器の前記出力端子に接続し、ドレイン電極−ソース電極路を、前記第１及び第２電源電圧端子の内の所定の一方と前記演算増幅器の前記入力端子との間に接続し、これにより前記ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、残りの第２部分が前記電圧−電流変換手段を構成し、
前記クリップ回路は、更に少なくとも１つのダイオード接続した追加のＭＯＳトランジスタを含み、該追加ＭＯＳトランジスタは、ドレイン電極−ソース電極路を、前記演算増幅器の前記入力端子と前記ＭＯＳトランジスタの前記ドレイン電極−ソース電極路との間に、該電極路と直列に接続したこと、
を特徴とする波形整形回路。
関数演算回路に使用する波形整形回路であって、前記関数演算回路は、非反転入力端子及び反転入力端子と出力端子とを有する演算増幅器を有しており、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記波形整形回路が、前記出力端子と、前記非反転入力端子及び前記反転入力端子の内の一方である関係する入力端子と、に接続した波形整形回路手段を含み、該波形整形回路手段は、
イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、
を備え、
前記波形整形手段は、１対のクリップ回路から成るリミッタ回路を構成し、該リミット回路の前記１対のクリップ回路は、前記所定のしきい値として、互いに異なった第１と第２の所定のしきい値を有し、
前記クリップ回路は、１つのＭＯＳトランジスタを含み、該ＭＯＳトランジスタは、ゲート電極を、前記演算増幅器の前記出力端子に接続し、ドレイン電極−ソース電極路を、前記第１及び第２電源電圧端子の内の所定の一方と前記演算増幅器の前記入力端子との間に接続し、これにより前記ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、残りの第２部分が前記電圧−電流変換手段を構成し、
前記クリップ回路は、更に少なくとも１つのダイオード接続した追加のＭＯＳトランジスタを含み、該追加ＭＯＳトランジスタは、ドレイン電極−ソース電極路を、前記演算増幅器の前記入力端子と前記ＭＯＳトランジスタの前記ドレイン電極−ソース電極路との間に、該電極路と直列に接続したこと、
を特徴とする波形整形回路。
関数演算回路に使用する波形整形回路であって、前記関数演算回路は、非反転入力端子及び反転入力端子と出力端子とを有する演算増幅器を有しており、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記波形整形回路が、前記出力端子と、前記非反転入力端子及び前記反転入力端子の内の一方である関係する入力端子と、に接続した波形整形回路手段を含み、該波形整形回路手段は、
イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、
を備え、
前記波形整形手段は、１つのクリップ回路を構成し、
前記クリップ回路は、１対の第１と第２のＭＯＳトランジスタを有する電流スイッチを含み、
該電流スイッチは、前記第１及び第２電源電圧端子と前記演算増幅器の前記入力端子との間に接続しており、かつ前記第１及び第２電源電圧端子の内の一方とその他方との間に第１の電流路を有し、そして前記一方の電源電圧端子と前記演算増幅器の前記入力端子との間に第２の電流路を有し、
前記第１電流路は、前記第１ＭＯＳトランジスタのドレイン電極−ソース電極路を含んでおり、該第１ＭＯＳトランジスタのゲート電極は前記演算増幅器の前記出力端子に接続し、
前記第２電流路は、前記第２ＭＯＳトランジスタのドレイン電極−ソース電極路を含み、該第２ＭＯＳトランジスタのゲート電極は前記所定しきい値を受けるように接続し、
前記電流スイッチは、前記出力端子電圧と前記所定しきい値との間の大小関係に依存した前記第１電流路及び前記第２電流路の内の一方のみを開くように動作し、これによって、前記電流スイッチに含まれる前記第１ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、前記電流スイッチの残りの第２部分が前記電圧−電流変換手段を構成したこと、
を特徴とする波形整形回路。
関数演算回路に使用する波形整形回路であって、前記関数演算回路は、非反転入力端子及び反転入力端子と出力端子とを有する演算増幅器を有しており、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記波形整形回路が、前記出力端子と、前記非反転入力端子及び前記反転入力端子の内の一方である関係する入力端子と、に接続した波形整形回路手段を含み、該波形整形回路手段は、
イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、
を備え、
前記波形整形手段は、１対のクリップ回路から成るリミッタ回路を構成し、該リミット回路の前記１対のクリップ回路は、前記所定のしきい値として、互いに異なった第１と第２の所定のしきい値を有し、
前記クリップ回路は、１対の第１と第２のＭＯＳトランジスタを有する電流スイッチを含み、
該電流スイッチは、前記第１及び第２電源電圧端子と前記演算増幅器の前記入力端子との間に接続しており、かつ前記第１及び第２電源電圧端子の内の一方とその他方との間に第１の電流路を有し、そして前記一方の電源電圧端子と前記演算増幅器の前記入力端子との間に第２の電流路を有し、
前記第１電流路は、前記第１ＭＯＳトランジスタのドレイン電極−ソース電極路を含んでおり、該第１ＭＯＳトランジスタのゲート電極は前記演算増幅器の前記出力端子に接続し、
前記第２電流路は、前記第２ＭＯＳトランジスタのドレイン電極−ソース電極路を含み、該第２ＭＯＳトランジスタのゲート電極は前記所定しきい値を受けるように接続し、
前記電流スイッチは、前記出力端子電圧と前記所定しきい値との間の大小関係に依存した前記第１電流路及び前記第２電流路の内の一方のみを開くように動作し、これによって、前記電流スイッチに含まれる前記第１ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、前記電流スイッチの残りの第２部分が前記電圧−電流変換手段を構成したこと、
を特徴とする波形整形回路。
関数演算回路に使用する波形整形回路であって、前記関数演算回路は、非反転入力端子及び反転入力端子と非反転出力端子及び反転出力端子とを有する演算増幅器を有しており、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記波形整形回路が、
Ａ．前記非反転出力端子と前記反転入力端子とに接続した第１の波形整形回路手段と、
Ｂ．前記反転出力端子と前記非反転入力端子とに接続した第２の波形整形回路手段と、
を含み、
前記第１及び第２の波形整形回路手段の各々は、関係する前記出力端子及び前記入力端子に関して、
イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、
を備え、
前記波形整形手段は、１つのクリップ回路を構成し、
前記クリップ回路は、１つのＭＯＳトランジスタを含み、該ＭＯＳトランジスタは、ゲート電極を、前記演算増幅器の前記出力端子に接続し、ドレイン電極−ソース電極路を、前記第１及び第２電源電圧端子の内の所定の一方と前記演算増幅器の前記入力端子との間に接続し、これにより前記ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、残りの第２部分が前記電圧−電流変換手段を構成し、
前記クリップ回路は、更に少なくとも１つのダイオード接続した追加のＭＯＳトランジスタを含み、該追加ＭＯＳトランジスタは、ドレイン電極−ソース電極路を、前記演算増幅器の前記入力端子と前記ＭＯＳトランジスタの前記ドレイン電極−ソース電極路との間に、該電極路と直列に接続したこと、
を特徴とする波形整形回路。
関数演算回路に使用する波形整形回路であって、前記関数演算回路は、非反転入力端子及び反転入力端子と非反転出力端子及び反転出力端子とを有する演算増幅器を有しており、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記波形整形回路が、
Ａ．前記非反転出力端子と前記反転入力端子とに接続した第１の波形整形回路手段と、
Ｂ．前記反転出力端子と前記非反転入力端子とに接続した第２の波形整形回路手段と、
を含み、
前記第１及び第２の波形整形回路手段の各々は、関係する前記出力端子及び前記入力端子に関して、
イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、
を備え、
前記波形整形手段は、１対のクリップ回路から成るリミッタ回路を構成し、該リミット回路の前記１対のクリップ回路は、前記所定のしきい値として、互いに異なった第１と第２の所定のしきい値を有し、
前記クリップ回路は、１つのＭＯＳトランジスタを含み、該ＭＯＳトランジスタは、ゲート電極を、前記演算増幅器の前記出力端子に接続し、ドレイン電極−ソース電極路を、前記第１及び第２電源電圧端子の内の所定の一方と前記演算増幅器の前記入力端子との間に接続し、これにより前記ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、残りの第２部分が前記電圧−電流変換手段を構成し、
前記クリップ回路は、更に少なくとも１つのダイオード接続した追加のＭＯＳトランジスタを含み、該追加ＭＯＳトランジスタは、ドレイン電極−ソース電極路を、前記演算増幅器の前記入力端子と前記ＭＯＳトランジスタの前記ドレイン電極−ソース電極路との間に、該電極路と直列に接続したこと、
を特徴とする波形整形回路。
関数演算回路に使用する波形整形回路であって、前記関数演算回路は、非反転入力端子及び反転入力端子と非反転出力端子及び反転出力端子とを有する演算増幅器を有しており、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記波形整形回路が、
Ａ．前記非反転出力端子と前記反転入力端子とに接続した第１の波形整形回路手段と、
Ｂ．前記反転出力端子と前記非反転入力端子とに接続した第２の波形整形回路手段と、
を含み、
前記第１及び第２の波形整形回路手段の各々は、関係する前記出力端子及び前記入力端子に関して、
イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、
を備え、
前記波形整形手段は、１つのクリップ回路を構成し、
前記クリップ回路は、１対の第１と第２のＭＯＳトランジスタを有する電流スイッチを含み、
該電流スイッチは、前記第１及び第２電源電圧端子と前記演算増幅器の前記入力端子との間に接続しており、かつ前記第１及び第２電源電圧端子の内の一方とその他方との間に第１の電流路を有し、そして前記一方の電源電圧端子と前記演算増幅器の前記入力端子との間に第２の電流路を有し、
前記第１電流路は、前記第１ＭＯＳトランジスタのドレイン電極−ソース電極路を含んでおり、該第１ＭＯＳトランジスタのゲート電極は前記演算増幅器の前記出力端子に接続し、
前記第２電流路は、前記第２ＭＯＳトランジスタのドレイン電極−ソース電極路を含み、該第２ＭＯＳトランジスタのゲート電極は前記所定しきい値を受けるように接続し、
前記電流スイッチは、前記出力端子電圧と前記所定しきい値との間の大小関係に依存した前記第１電流路及び前記第２電流路の内の一方のみを開くように動作し、これによって、前記電流スイッチに含まれる前記第１ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、前記電流スイッチの残りの第２部分が前記電圧−電流変換手段を構成したこと、
を特徴とする波形整形回路。
関数演算回路に使用する波形整形回路であって、前記関数演算回路は、非反転入力端子及び反転入力端子と非反転出力端子及び反転出力端子とを有する演算増幅器を有しており、前記関数演算回路は、第１及び第２の電源電圧端子を有し、前記波形整形回路が、
Ａ．前記非反転出力端子と前記反転入力端子とに接続した第１の波形整形回路手段と、
Ｂ．前記反転出力端子と前記非反転入力端子とに接続した第２の波形整形回路手段と、
を含み、
前記第１及び第２の波形整形回路手段の各々は、関係する前記出力端子及び前記入力端子に関して、
イ）前記出力端子に接続した入力端と、該入力端とは電気的に絶縁された出力端とを有し、前記出力端子の電圧の大きさを、前記入力端から前記出力端へ、電気的絶縁状態で伝達する電圧伝達手段と、
ロ）前記電圧伝達手段の前記出力端に入力端が接続しており、前記演算増幅器の前記入力端子に出力端が接続した電圧−電流変換手段であって、前記出力端子電圧の大きさに対する所定のしきい値を有しており、前記電圧伝達手段から受けた前記出力端子電圧の大きさと前記所定のしきい値との間の大小関係に依存した大きさの電流を前記入力端子に供給する、前記の電圧−電流変換手段と、
を備え、
前記波形整形手段は、１対のクリップ回路から成るリミッタ回路を構成し、該リミット回路の前記１対のクリップ回路は、前記所定のしきい値として、互いに異なった第１と第２の所定のしきい値を有し、
前記クリップ回路は、１対の第１と第２のＭＯＳトランジスタを有する電流スイッチを含み、
該電流スイッチは、前記第１及び第２電源電圧端子と前記演算増幅器の前記入力端子との間に接続しており、かつ前記第１及び第２電源電圧端子の内の一方とその他方との間に第１の電流路を有し、そして前記一方の電源電圧端子と前記演算増幅器の前記入力端子との間に第２の電流路を有し、
前記第１電流路は、前記第１ＭＯＳトランジスタのドレイン電極−ソース電極路を含んでおり、該第１ＭＯＳトランジスタのゲート電極は前記演算増幅器の前記出力端子に接続し、
前記第２電流路は、前記第２ＭＯＳトランジスタのドレイン電極−ソース電極路を含み、該第２ＭＯＳトランジスタのゲート電極は前記所定しきい値を受けるように接続し、
前記電流スイッチは、前記出力端子電圧と前記所定しきい値との間の大小関係に依存した前記第１電流路及び前記第２電流路の内の一方のみを開くように動作し、これによって、前記電流スイッチに含まれる前記第１ＭＯＳトランジスタの内の前記ゲート電極を含む第１部分が、前記電圧伝達手段を構成し、前記電流スイッチの残りの第２部分が前記電圧−電流変換手段を構成したこと、
を特徴とする波形整形回路。