JPH06163704A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 ビットごとにヒューズ切断状態を擬似的に作
り出すことができしかも電源投入時においても正常に機
能しうる冗長回路を実現する。これにより、冗長回路を
備えるダイナミック型ＲＡＭ等の冗長テストを効率化
し、その信頼性及び製品歩留まりを高める。 【構成】 Ｘ系冗長回路ＸＲ等の単位冗長アドレスメモ
リＵＲＭ０〜ＵＲＭｉ−２に設けられその一方がレベル
判定用インバータＮ１又はＮ３の入力端子に結合される
ヒューズＦ１及びＦ２の他方を、カットＭＯＳＦＥＴを
介することなく直接回路の電源電圧に結合するととも
に、レベル判定用インバータＮ１及びＮ３の後段に、試
験制御信号ＲＴＭに従ってこれらのインバータの実質的
な出力信号レベルを対応するヒューズＦ１又はＦ２が切
断された場合と同一の状態に選択的に固定するためのノ
アゲートＮＯ１及びＮＯ２をそれぞれ設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
例えば、冗長回路を備えるダイナミック型ＲＡＭ（ラン
ダム・アクセス・メモリ）ならびにその冗長機能を確認
するための冗長テストモードに利用して特に有効な技術
に関するものである。

【０００２】

【従来の技術】冗長ワード線及び冗長ビット線を含むメ
モリアレイを具備するダイナミック型ＲＡＭがある。こ
れらのダイナミック型ＲＡＭは、冗長ワード線又は冗長
ビット線に割り当てられる不良アドレスを保持する冗長
アドレスメモリと、外部から指定されるアドレスと冗長
アドレスメモリによって保持される不良アドレスとを比
較照合し両アドレスが一致したとき対応する冗長ワード
線又は冗長ビット線を選択的に選択状態とする冗長アド
レス比較回路とをそれぞれ含むＸ系冗長回路及びＹ系冗
長回路を具備する。これにより、障害が発生したワード
線及びビット線はダイナミック型ＲＡＭの内部において
自律的に冗長ワード線又は冗長ビット線に切り換えら
れ、いわゆる欠陥ビット救済が実現される。その結果、
ダイナミック型ＲＡＭの製品歩留りを高め、その低コス
ト化を図ることができる。

【０００３】ところで、冗長回路を備えるダナミック型
ＲＡＭでは、例えばウェハ段階において、メモリアレイ
等の障害を検出するためのビットマップテスト等が行わ
れ、その結果に基づいて、障害が検出されたワード線又
はビット線を冗長ワード線又は冗長ビット線に置き換え
るための割り付けが選択的に行われる。冗長回路は、図
１１のＸ系冗長回路ＸＲに代表して示されるように、例
えば対応する冗長ワード線ＷＲ０に不良アドレスの割り
付けが行われた後で選択的に切断されるヒューズＦ１を
含むＸ系冗長イネーブル回路ＸＲＥ０と、この冗長ワー
ド線ＷＲ０に割り付けられた不良アドレスの対応するビ
ットが論理“１”であるとき選択的に切断されるヒュー
ズＦ２を含む単位冗長アドレスメモリＵＲＭ０〜ＵＲＭ
ｉ−２とを含む。言うまでもなく、冗長ワード線及び冗
長ビット線に対する不良アドレスの割り付けは、これら
の冗長ワード線及び冗長ビット線が正常に機能しうるも
のであることを前提条件としているが、もし冗長ワード
線又は冗長ビット線に障害があった場合、欠陥救済は無
駄となる。

【０００４】これに対処するため、例えば図１１に示さ
れるように、回路の電源電圧とヒューズＦ１及びＦ２と
の間に、試験制御信号ＲＴＭがハイレベルとされるとき
選択的にオフ状態とされるＰチャンネル型のカットＭＯ
ＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。
この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界
効果トランジスタの総称とする）Ｑ７及びＱ８をそれぞ
れ設け、これらのヒューズが切断された状態を擬似的に
作り出すことによって、あるいはＸ系冗長回路及びＹ系
冗長回路の出力信号をそれぞれの冗長アドレス比較回路
の出力端子側において強制的に有効レベルとすることに
よって、冗長ワード線及び冗長ビット線の正常性を予め
確認する方法が採られる。

【０００５】カットＭＯＳＦＥＴによって冗長回路のヒ
ューズが切断された状態を擬似的に作り出すダイナミッ
ク型ＲＡＭについては、例えば、特開平２−２４６１４
７号公報に記載されている。また、冗長回路の出力信号
を冗長アドレス比較回路の出力端子側において強制的に
有効レベルとするダイナミック型ＲＡＭについては、特
開平２−１２３５９１号公報に記載されている。

【０００６】

【発明が解決しようとする課題】ところが、ダイナミッ
ク型ＲＡＭの高集積化・大容量化が進むにしたがって、
冗長ワード線及び冗長ビット線の正常性を予め確認する
ための上記二つの方法にも以下のような問題点があるこ
とが本願発明者等によって明らかとなった。すなわち、
Ｘ系冗長回路及びＹ系冗長回路の出力信号をそれぞれの
冗長アドレス比較回路の出力端子側において強制的に有
効レベルとする方法では、ダイナミック型ＲＡＭの高集
積化・大容量化にともなって大規模化されつつあるＸ系
冗長回路及びＹ系冗長回路そのものの正常性を確認する
ことができず、ダイナミック型ＲＡＭの信頼性を充分に
高めるまでには至らない。また、冗長回路のヒューズ切
断状態を擬似的に作り出す方法では、図９に点線で示さ
れるように、電源投入時、ＭＯＳＦＥＴＱ７及びＱ８が
高抵抗負荷として作用するために、レベル判定用のイン
バータＮ１とＭＯＳＦＥＴＱ３あるいはレベル判定用の
インバータＮ３とＭＯＳＦＥＴＱ６からなるラッチ回路
が誤ってラッチ状態となるおそれがあり、必ずしも正常
な欠陥救済が行われるとは限らない。

【０００７】この発明の目的は、ビットごとにヒューズ
切断状態を擬似的に作り出すことができしかも電源投入
時においても正常に機能しうる冗長回路を提供すること
にある。この発明の他の目的は、冗長回路を備えるダイ
ナミック型ＲＡＭ等の冗長テストを効率化し、その信頼
性と製品歩留まりを高めることにある。

【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、冗長回路の各単位冗長アドレ
スメモリに設けられその一方がレベル判定用インバータ
の入力端子に結合されるヒューズの他方を、カットＭＯ
ＳＦＥＴを介することなく直接回路の電源電圧に結合す
るとともに、レベル判定用インバータの後段に、所定の
試験制御信号に従ってレベル判定用インバータの実質的
な出力信号のレベルを対応するヒューズが切断された場
合と同一の状態に選択的に固定するための第２の論理ゲ
ートを設ける。

【００１０】

【作用】上記手段によれば、電源投入時におけるレベル
判定用インバータの判定動作を安定化し、レベル判定用
インバータを含むラッチ回路の誤動作を防止できるとと
もに、ビットごとに冗長回路のヒューズ切断状態を擬似
的に作り出し、冗長ワード線及び冗長ビット線ならびに
冗長回路そのものの正常性を予め確認することができ
る。この結果、冗長回路を備えるダイナミック型ＲＡＭ
等の冗長テストを効率化し、その信頼性と製品歩留まり
を高めることができる。

【００１１】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のダイナミック型ＲＡＭの
構成及び動作の概要について説明する。なお、図１の各
ブロックを構成する回路素子は、特に制限されないが、
公知の半導体集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上に形成される。

【００１２】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成とする。メモリアレ
イＭＡＲＹは、同図の垂直方向に平行して配置されるｍ
＋１本のワード線Ｗ０〜Ｗｍならびに４本の冗長ワード
線ＷＲ０〜ＷＲ３と、水平方向に平行して配置されるｎ
＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊（ここで、例えば
非反転ビット線Ｂ０及び反転ビット線Ｂ０Ｂをあわせて
相補ビット線Ｂ０＊のように＊を付して表す。また、そ
れが有効とされるとき選択的にロウレベルとされるいわ
ゆる反転信号等については、その名称の末尾にＢを付し
て表す。以下同様）ならびに４組の相補冗長ビット線Ｂ
Ｒ０＊〜ＢＲ３＊とを含む。これらのワード線及びビッ
ト線の交点には、（ｍ＋５）×（ｎ＋５）個のダイナミ
ック型メモリセルが格子状に配置される。なお、メモリ
アレイＭＡＲＹは、後述するように、実際には４個のサ
ブメモリアレイＳＭ０〜ＳＭ３に分割され、上位２ビッ
トのＸアドレス信号ＡＸｉ−１及びＡＸｉに従って択一
的に活性状態とされる。

【００１３】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍならびに冗長ワード線ＷＲ０〜ＷＲ３は、Ｘ
アドレスデコーダＸＤに結合され、択一的に選択状態と
される。ＸアドレスデコーダＸＤには、アドレススクラ
ンブラＡＳからｉ＋１ビットの内部アドレス信号ＳＸ０
〜ＳＸｉが供給されるとともに、Ｘ系冗長回路ＸＲから
その出力信号ＲＸ０〜ＲＸ３が供給され、タイミング発
生回路ＴＧから内部制御信号ＸＤＧが供給される。一
方、Ｘ系冗長回路ＸＲには、アドレススクランブラＡＳ
からｉ−１ビットの内部アドレス信号ＳＸ０〜ＳＸｉ−
２が供給されるとともに、タイミング発生部ＴＧから内
部制御信号ＲＳが供給され、テストパッドＰＲＴを介し
て試験制御信号ＲＴＭ（第１の試験制御信号）が供給さ
れる。アドレススクランブラＡＳには、Ｘアドレスバッ
ファＸＢからｉ＋１ビットの内部アドレス信号Ｘ０〜Ｘ
ｉが供給され、テストパッドＰＲＴを介して上記試験制
御信号ＲＴＭが供給される。さらに、Ｘアドレスバッフ
ァＸＢには、アドレス入力端子Ａ０〜Ａｉを介してＸア
ドレス信号ＡＸ０〜ＡＸｉが時分割的に供給され、タイ
ミング発生回路ＴＧから内部制御信号ＸＬが供給され
る。

【００１４】ここで、テストパッドＰＲＴは、抵抗Ｒ１
を介して回路の接地電位（第２の電源電圧）に結合され
る。このテストパッドＰＲＴは、ダイナミック型ＲＡＭ
が通常の動作モードとされるとき開放状態とされ、冗長
テストモードとされるとき回路の電源電圧（第１の電源
電圧）のようなハイレベルとされる。これにより、試験
制御信号ＲＴＭは、ダイナミック型ＲＡＭが通常の動作
モードとされるとき回路の接地電位のようなロウレベル
とされ、ダイナミック型ＲＡＭが冗長テストモードとさ
れるとき回路の電源電圧のようなハイレベルとされる。
なお、回路の電源電圧は、＋３．３Ｖのような正の電源
電圧とされる。

【００１５】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して時分割的に供給されるＸアドレ
ス信号ＡＸ０〜ＡＸｉを、内部制御信号ＸＬに従って取
り込み、保持するとともに、これらのＸアドレス信号を
もとに内部アドレス信号Ｘ０〜Ｘｉを形成して、アドレ
ススクランブラＡＳに供給する。アドレススクランブラ
ＡＳは、ダイナミック型ＲＡＭが通常の動作モードとさ
れ試験制御信号ＲＴＭがロウレベルとされるとき、Ｘア
ドレスバッファＸＢから供給される内部アドレス信号Ｘ
０〜Ｘｉをそのまま内部アドレス信号ＳＸ０〜ＳＸｉと
して、Ｘ系冗長回路ＸＲ及びＸアドレスデコーダＸＤに
伝達する。また、ダイナミック型ＲＡＭが冗長テストモ
ードとされ試験制御信号ＲＴＭがハイレベルとされると
き、内部アドレス信号Ｘ０〜Ｘｉの所定ビットを入れ換
えて内部アドレス信号ＳＸ０〜ＳＸｉとして、Ｘ系冗長
回路ＸＲ及びＸアドレスデコーダＸＤに伝達する。アド
レススクランブラＡＳについては、後で詳細に説明す
る。

【００１６】Ｘ系冗長回路ＸＲは、後述するように、メ
モリアレイＭＡＲＹの冗長ワード線ＷＲ０〜ＷＲ３に対
応して設けられる４個のＸ系冗長イネーブル回路ＸＲＥ
０〜ＸＲＥ３及びＸ系冗長アドレスメモリＸＲＭ０〜Ｘ
ＲＭ３ならびにＸ系冗長アドレス比較回路ＸＡＣ０〜Ｘ
ＡＣ３を含む。Ｘ系冗長回路ＸＲは、冗長ワード線ＷＲ
０〜ＷＲ３に割り付けられた不良アドレスを保持すると
ともに、これらの不良アドレスと外部から供給されるｉ
−１ビットのアドレスすなわち内部アドレス信号ＳＸ０
〜ＳＸｉ−２とをビットごとに比較照合し、二つのアド
レスが全ビット一致したとき対応する出力信号ＲＸ０〜
ＲＸ３を選択的にハイレベルとする。Ｘ系冗長回路ＸＲ
については、後で詳細に説明する。

【００１７】一方、ＸアドレスデコーダＸＤは、内部制
御信号ＸＤＧがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、Ｘアドレスデ
コーダＸＤは、Ｘ系冗長回路ＸＲの出力信号ＲＸ０〜Ｒ
Ｘ３がすべてロウレベルであることを条件に、内部アド
レス信号Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡ
ＲＹの対応するワード線Ｗ０〜Ｗｍを択一的にハイレベ
ルの選択状態とする。Ｘ系冗長回路ＸＲの出力信号ＲＸ
０〜ＲＸ３のいずれかがハイレベルとされるとき、Ｘア
ドレスデコーダＸＤは、内部アドレス信号Ｘ０〜Ｘｉの
デコードを停止し、メモリアレイＭＡＲＹの対応する冗
長ワード線ＷＲ０〜ＷＲ３を択一的にハイレベルの選択
状態とされる。

【００１８】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂｎ＊ならびに相補冗長ビット線Ｂ
Ｒ０＊〜ＢＲ３＊は、センスアンプＳＡの対応する単位
回路に結合され、さらに相補共通データ線ＣＤ＊に選択
的に接続される。センスアンプＳＡには、Ｙアドレスデ
コーダＹＤから相補ビット線Ｂ０＊〜Ｂｎ＊に対応する
図示されないビット線選択信号ＹＳ０〜ＹＳｎと相補冗
長ビット線ＢＲ０＊〜ＢＲ３＊に対応する図示されない
冗長ビット線選択信号ＹＳＲ０〜ＹＳＲ３とが供給さ
れ、タイミング発生部ＴＧから図示されない内部制御信
号ＰＡが供給される。一方、ＹアドレスデコーダＹＤに
は、ＹアドレスバッファＹＢからｉ＋１ビットの内部ア
ドレス信号Ｙ０〜Ｙｉが供給されるとともに、Ｙ系冗長
回路ＹＲからその出力信号ＲＹ０〜ＲＹ３が供給され、
タイミング発生部ＴＧから内部制御信号ＹＤＧが供給さ
れる。また、Ｙ系冗長回路ＹＲには、Ｙアドレスバッフ
ァＹＢから上記内部アドレス信号Ｙ０〜Ｙｉが供給され
るとともに、テストパッドＰＲＴを介して前記試験制御
信号ＲＴＭが供給され、タイミング発生部ＴＧから内部
制御信号ＲＳが供給される。さらに、Ｙアドレスバッフ
ァＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹア
ドレス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイ
ミング発生部ＴＧから内部制御信号ＹＬが供給される。

【００１９】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して時分割的に供給されるＹアドレ
ス信号ＡＹ０〜ＡＹｉを、内部制御信号ＹＬに従って取
り込み、保持するとともに、これらのＹアドレス信号を
もとに内部アドレス信号Ｙ０〜Ｙｉを形成し、Ｙ系冗長
回路ＹＲ及びＹアドレスデコーダＹＤに供給する。ま
た、Ｙ系冗長回路ＹＲは、メモリアレイＭＡＲＹの相補
冗長ビット線ＢＲ０＊〜ＢＲ３＊に対応して設けられる
４個のＹ系冗長イネーブル回路ＹＲＥ０〜ＹＲＥ３なら
びにＹ系冗長アドレスメモリＹＲＭ０〜ＹＲＭ３を含
み、相補冗長ビット線ＢＲ０＊〜ＢＲ３＊に割り付けら
れた不良アドレスを保持するとともに、これらの不良ア
ドレスと外部から供給されるアドレスすなわちＹアドレ
ス信号ＡＹ０〜ＡＹｉとをビットごとに比較し、二つの
アドレスが全ビット一致したとき対応する出力信号ＲＹ
０〜ＲＹ３を選択的にハイレベルとする。

【００２０】一方、ＹアドレスデコーダＹＤは、内部制
御信号ＹＤＧがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、Ｙアドレスデ
コーダＹＤは、Ｙ系冗長回路ＹＲの出力信号ＲＹ０〜Ｒ
Ｙ３がすべてロウレベルであることを条件に、内部アド
レス信号Ｙ０〜Ｙｉをデコードして、対応するビット線
選択信号ＹＳ０〜ＹＳｎを択一的にハイレベルとする。
Ｙ系冗長回路ＹＲの出力信号ＲＹ０〜ＲＹ３のいずれか
がハイレベルとされるとき、ＹアドレスデコーダＹＤ
は、内部アドレス信号Ｙ０〜Ｙｉのデコードを停止し、
対応する冗長ビット線選択信号ＹＳＲ０〜ＹＳＲｎを択
一的にハイレベルとする。

【００２１】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの相補ビット線Ｂ０＊〜Ｂｎ＊ならびに相補冗長ビッ
ト線ＢＲ０＊〜ＢＲ３＊に対応して設けられるｎ＋５個
の単位回路を備える。これらの単位回路は、一対のＣＭ
ＯＳインバータが交差結合されてなる単位増幅回路と、
対応する相補ビット線Ｂ０＊〜Ｂｎ＊あるいは相補冗長
ビット線ＢＲ０＊〜ＢＲ３＊と相補共通データ線ＣＤ＊
との間に設けられるスイッチＭＯＳＦＥＴ対とをそれぞ
れ含む。このうち、各単位増幅回路は、図示されない内
部制御信号ＰＡがハイレベルとされることで選択的にか
つ一斉に動作状態とされ、メモリアレイＭＡＲＹの選択
されたワード線に結合されるｎ＋５個のメモリセルから
対応する相補ビット線Ｂ０＊〜Ｂｎ＊ならびに相補冗長
ビット線ＢＲ０＊〜ＢＲ３＊を介して出力される微小読
み出し信号を増幅して、ハイレベル又はロウレベルの２
値読み出し信号とする。一方、各単位回路のスイッチＭ
ＯＳＦＥＴ対は、ＹアドレスデコーダＹＤから供給され
るビット線選択信号ＹＳ０〜ＹＳｎあるいは冗長ビット
線選択信号ＹＳＲ０〜ＹＳＲｎが択一的にハイレベルと
されることで選択的にオン状態となり、メモリアレイＭ
ＡＲＹの対応する相補ビット線Ｂ０＊〜Ｂｎ＊あるいは
相補冗長ビット線ＢＲ０＊〜ＢＲ３＊と共通データ線Ｃ
Ｄ＊とを択一的に接続状態とする。

【００２２】相補共通データ線ＣＤ＊は、データ入出力
回路ＩＯに結合される。データ入出力回路ＩＯは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、ライトアン
プの入力端子は、データ入力バッファの出力端子に結合
され、その出力端子は、相補共通データ線ＣＤ＊に結合
される。また、メインアンプの入力端子は、相補共通デ
ータ線ＣＤ＊に結合され、その出力端子は、データ出力
バッファの入力端子に結合される。データ入力バッファ
の入力端子は、データ入力端子Ｄｉｎに結合され、デー
タ出力バッファの出力端子は、データ出力端子Ｄｏｕｔ
に結合される。

【００２３】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭがライトモードで選択状態
とされるとき、データ入力端子Ｄｉｎを介して供給され
る書き込みデータを取り込み、ライトアンプに伝達す
る。この書き込みデータは、ライトアンプによって所定
の相補書き込み信号とされ、相補共通データ線ＣＤ＊を
介してメモリアレイＭＡＲＹの選択された１個のメモリ
セルに書き込まれる。一方、データ入出力回路ＩＯのメ
インアンプは、ダイナミック型ＲＡＭがリードモードで
選択状態とされるとき、メモリアレイＭＡＲＹの選択さ
れた１個のメモリセルから相補共通データ線ＣＤ＊を介
して出力される読み出し信号をさらに増幅し、データ出
力バッファに伝達する。この読み出し信号は、データ出
力バッファからデータ出力端子Ｄｏｕｔを介して外部に
送出される。

【００２４】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢな
らびにライトイネーブル信号ＷＥＢをもとに、上記各種
の内部制御信号を選択的に形成して、ダイナミック型Ｒ
ＡＭの各部に供給する。

【００２５】図２には、図１のダイナミック型ＲＡＭに
含まれるＸ系冗長回路ＸＲの一実施例のブロック図が示
されている。また、図３には、図２のＸ系冗長回路ＸＲ
の一実施例の部分的な回路図が示され、図４には、その
一実施例の信号波形図が示されている。これらの図をも
とに、この実施例のダイナミック型ＲＡＭのＸ系冗長回
路ＸＲの具体的な構成及び動作ならびにその特徴につい
て説明する。なお、以下の回路図において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であって、矢印の付されないＮチャン
ネルＭＯＳＦＥＴと区別して示される。また、Ｘ系冗長
回路ＸＲに関する以下の説明は、Ｘ系冗長イネーブル回
路ＸＲＥ０及びＸ系冗長アドレスメモリＸＲＭ０ならび
にＸ系冗長アドレス比較回路ＸＡＣ０を例に進めるが、
その他のＸ系冗長イネーブル回路ＸＲＥ１〜ＸＲＥ３及
びＸ系冗長アドレスメモリＸＲＭ１〜ＸＲＭ３ならびに
Ｘ系冗長アドレス比較回路ＸＡＣ１〜ＸＡＣ３について
は類推されたい。Ｘ系冗長回路ＸＲに関する以下の説明
が、Ｙ系冗長回路ＹＲの具体的な構成及び動作ならびに
特徴を類推するに充分であることは言うまでもない。

【００２６】図２において、Ｘ系冗長回路ＸＲは、４個
のＸ系冗長イネーブル回路ＸＲＥ０〜ＸＲＥ３及びＸ系
冗長アドレスメモリＸＲＭ０〜ＸＲＭ３ならびにＸ系冗
長アドレス比較回路ＸＡＣ０〜ＸＡＣ３を備える。この
うち、Ｘ系冗長イネーブル回路ＸＲＥ０〜ＸＲＥ３及び
Ｘ系冗長アドレスメモリＸＲＭ０〜ＸＲＭ３には、前記
試験制御信号ＲＴＭ及び内部制御信号ＲＳが共通に供給
される。また、Ｘ系冗長アドレス比較回路ＸＡＣ０〜Ｘ
ＡＣ３には、対応するＸ系冗長イネーブル回路ＸＲＥ０
〜ＸＲＥ３の出力信号ＲＥＸ０〜ＲＥＸ３と対応するＸ
系冗長アドレスメモリＸＲＭ０〜ＸＲＭ３の出力信号す
なわち不良アドレスＲＡ００〜ＲＡ０ｉ−２ないしＲＡ
３０〜ＲＡ３ｉ−２が供給されるとともに、アドレスス
クランブラＡＳから内部アドレス信号ＳＸ０〜ＳＸｉ−
２が共通に供給される。Ｘ系冗長アドレス比較回路ＸＡ
Ｃ０〜ＸＡＣ３の出力信号は、Ｘ系冗長回路ＸＲの出力
信号ＲＸ０〜ＲＸ３としてＸアドレスデコーダＸＤに供
給される。

【００２７】ここで、Ｘ系冗長イネーブル回路ＸＲＥ０
〜ＸＲＥ３は、いわゆるヒューズ回路を基本構成とし、
図３のＸ系冗長イネーブル回路ＸＲＥ０に代表して示さ
れるように、回路の電源電圧とレベル判定用インバータ
Ｎ１（第１の論理ゲート）の入力端子との間に設けられ
るヒューズＦ１（ヒューズ手段）を含む。この実施例に
おいて、ヒューズＦ１に代表される以下のヒューズ手段
は、特に制限されないが、ポリシリコンによって形成さ
れ、所定のレーザビームが照射されることによって選択
的に切断される。

【００２８】インバータＮ１の入力端子と回路の接地電
位との間には、ＮチャンネルＭＯＳＦＥＴＱ３（第１の
ＭＯＳＦＥＴ）が設けられ、さらにこのＭＯＳＦＥＴＱ
３と並列形態に、ＮチャンネルＭＯＳＦＥＴＱ１及びＱ
２（第２のＭＯＳＦＥＴ）からなる直列回路が設けられ
る。このうち、ＭＯＳＦＥＴＱ３は比較的小さなコンダ
クタンスを持つべく設計され、そのゲートにはインバー
タＮ１の出力信号が供給される。一方、ＭＯＳＦＥＴＱ
１及びＱ２は、ＭＯＳＦＥＴＱ３に比較して大きなコン
ダクタンスを持つべく設計される。ＭＯＳＦＥＴＱ１の
ゲートは回路の電源電圧に結合され、ＭＯＳＦＥＴＱ２
のゲートには内部制御信号ＲＳが供給される。なお、内
部制御信号ＲＳは、図４に示されるように、ロウアドレ
スストローブ信号ＲＡＳＢのロウレベル変化を受けてダ
イナミック型ＲＡＭが選択状態とされる当初において、
一時的にハイレベルとされる。

【００２９】これらのことから、ＭＯＳＦＥＴＱ３は、
インバータＮ１とともにラッチ回路を構成し、ＭＯＳＦ
ＥＴＱ１及びＱ２は、ダイナミック型ＲＡＭが選択状態
とされる当初においてヒューズＦ１の切断・非切断状態
を判定するためのプルダウン回路を構成する。すなわ
ち、ヒューズＦ１が切断状態にあるとき、レベル判定用
インバータＮ１の入力ノードは、ダイナミック型ＲＡＭ
が選択状態とされる当初にＭＯＳＦＥＴＱ２が一時的に
オン状態とされることでほぼ回路の接地電位のようなロ
ウレベルとされる。このため、インバータＮ１の出力信
号がハイレベルとなり、このハイレベルを受けてＭＯＳ
ＦＥＴＱ３がオン状態とされる。これにより、インバー
タＮ１及びＭＯＳＦＥＴＱ３からなるラッチ回路は、イ
ンバータＮ１の出力信号をハイレベルとする形でラッチ
形態とされる。

【００３０】一方、ヒューズＦ１が切断されず非切断状
態にあるとき、レベル判定用インバータＮ１の入力ノー
ドは、ダイナミック型ＲＡＭが選択状態とされる当初に
ＭＯＳＦＥＴＱ２が一時的にオン状態とされるにもかか
わらず、インバータＮ１の論理スレッシホルドレベルを
超える比較的高いレベルとされる。このため、インバー
タＮ１の出力信号はロウレベルのままとされ、このロウ
レベルを受けてＭＯＳＦＥＴＱ３はオフ状態のままとさ
れる。

【００３１】ところで、ヒューズＦ１が非切断状態にあ
ってＭＯＳＦＥＴＱ２がオン状態とされるとき、回路の
電源電圧及び接地電位間には、ＭＯＳＦＥＴＱ１及びＱ
２を介して比較的大きな電流が流される。しかし、この
実施例では、前述のように、内部制御信号ＲＳが、ダイ
ナミック型ＲＡＭが選択状態とされる当初において一時
的にハイレベルとされる。このため、上記電流経路が形
成される期間は従来のダイナミック型ＲＡＭに比較して
充分に短くされ、これによってダイナミック型ＲＡＭの
低消費電力化を推進することができるものとなる。

【００３２】インバータＮ１の出力信号は、上記ＭＯＳ
ＦＥＴＱ３のゲートに供給されるとともに、ノア（ＮＯ
Ｒ）ゲートＮＯ１（第２の論理ゲート）の一方の入力端
子に供給される。このノアゲートＮＯ１の他方の入力端
子には、前記試験制御信号ＲＴＭが供給され、その出力
信号は、インバータＮ２によって反転された後、Ｘ系冗
長イネーブル回路ＸＲＥ０の出力信号ＲＥＸ０となる。

【００３３】ダイナミック型ＲＡＭが通常の動作モード
とされ試験制御信号ＲＴＭがロウレベルとされるとき、
インバータＮ１の出力信号は、そのままノアゲートＮＯ
１及びインバータＮ２を介してＸ系冗長イネーブル回路
ＸＲＥ０の出力信号ＲＥＸ０となる。これにより、Ｘ系
冗長イネーブル回路ＸＲＥ０の出力信号ＲＥＸ０は、ヒ
ューズＦ１が切断状態にあるときハイレベルとされ、ヒ
ューズＦ１が非切断状態にあるときロウレベルとされ
る。

【００３４】一方、ダイナミック型ＲＡＭが所定の冗長
テストモードとされ試験制御信号ＲＴＭがハイレベルと
されると、ノアゲートＮＯ１の出力信号は、インバータ
Ｎ１の出力信号レベルに関係なくロウレベルに固定され
る。このため、Ｘ系冗長イネーブル回路ＸＲＥ０の出力
信号ＲＥＸ０は、ヒューズＦ１が非切断状態にある場合
でもハイレベルに固定され、これによってヒューズＦ１
が切断された場合と同一の状態を擬似的に作り出すこと
ができる。

【００３５】次に、Ｘ系冗長アドレスメモリＸＲＭ０を
構成する単位冗長アドレスメモリＵＲＭ０〜ＵＲＭｉ−
２は、それぞれいわゆるヒューズ回路を基本構成とし、
図３の単位冗長アドレスメモリＵＲＭ０に代表して示さ
れるように、回路の電源電圧とレベル判定用インバータ
Ｎ３（第１の論理ゲート）の入力端子との間に設けられ
るヒューズＦ２（ヒューズ手段）を含む。インバータＮ
３の入力端子と回路の接地電位との間には、そのゲート
にインバータＮ３の出力信号を受けることでこのインバ
ータＮ３とラッチ回路を構成するＮチャンネルＭＯＳＦ
ＥＴＱ６（第１のＭＯＳＦＥＴ）が設けられ、さらにこ
のＭＯＳＦＥＴＱ６と並列形態に、ＮチャンネルＭＯＳ
ＦＥＴＱ４及びＱ５（第２のＭＯＳＦＥＴ）からなる直
列回路が設けられる。これらのヒューズＦ２及びインバ
ータＮ３ならびにＭＯＳＦＥＴＱ４〜Ｑ６は、上記Ｘ系
冗長イネーブル回路ＸＲＥ０のヒューズＦ１及びインバ
ータＮ１ならびにＭＯＳＦＥＴＱ１〜Ｑ３にそれぞれ対
応する作用をなす。この結果、インバータＮ３の出力信
号は、対応するヒューズＦ２が切断状態にあることを条
件に選択的にハイレベルとされる。

【００３６】インバータＮ３の出力信号は、ＭＯＳＦＥ
ＴＱ６のゲートに供給されるとともに、ノアゲートＮＯ
２（第２の論理ゲート）の一方の入力端子に供給され
る。このノアゲートＮＯ２の他方の入力端子には、対応
する接続切り換え部Ｃ１を介して試験制御信号ＲＴＭが
共通に供給され、その出力信号は、対応するインバータ
Ｎ４によって反転された後、単位冗長アドレスメモリＵ
ＲＭ０〜ＵＲＭｉ−２の出力信号すなわち不良アドレス
ＲＡ００〜ＲＡ０ｉ−２となる。なお、接続切り換え部
Ｃ１は、所定の金属配線層が選択的に形成されることで
選択的に接続状態とされるが、この実施例の場合、Ｘ系
冗長アドレスメモリＸＲＭ１の単位冗長アドレスメモリ
ＵＲＭ０，Ｘ系冗長アドレスメモリＸＲＭ２の単位冗長
アドレスメモリＵＲＭ１ならびにＸ系冗長アドレスメモ
リＸＲＭ３の単位冗長アドレスメモリＵＲＭ０及びＵＲ
Ｍ１においてのみ、接続状態とされる。ノアゲートＮＯ
２の他方の入力端子と回路の接地電位との間には、対応
する接続切り換え部Ｃ１が接続状態にないときノアゲー
トＮＯ２の他方の入力端子をロウレベルに固定するため
のプルダウン抵抗Ｒ２がそれぞれ設けられる。

【００３７】ダイナミック型ＲＡＭが通常の動作モード
とされ試験制御信号ＲＴＭがロウレベルとされるとき、
インバータＮ３の出力信号はそのまま対応するノアゲー
トＮＯ２及びインバータＮ４を介して伝達され、単位冗
長アドレスメモリＵＲＭ０〜ＵＲＭｉ−２の出力信号す
なわち不良アドレス信号ＲＡ００〜ＲＡ０ｉ−２とな
る。これにより、不良アドレス信号ＲＡ００〜ＲＡ０ｉ
−２は、対応するヒューズＦ２が切断状態にあるときハ
イレベルとされ、対応するヒューズＦ２が非切断状態に
あるときロウレベルとされる。

【００３８】一方、ダイナミック型ＲＡＭが冗長テスト
モードとされ試験制御信号ＲＴＭがハイレベルとされる
と、ノアゲートＮＯ２の出力信号は、インバータＮ３の
出力信号レベルに関係なくロウレベルに固定される。こ
のため、不良アドレス信号ＲＡ００〜ＲＡ０ｉ−２は、
対応するヒューズＦ２が非切断状態にある場合でもハイ
レベルに固定され、これによってヒューズＦ２が切断さ
れた場合と同一の状態を擬似的に作り出すことができ
る。

【００３９】ところで、各単位冗長アドレスメモリに設
けられる接続切り換え部Ｃ１は、前述のように、Ｘ系冗
長アドレスメモリＸＲＭ１の単位冗長アドレスメモリＵ
ＲＭ０とＸ系冗長アドレスメモリＸＲＭ２の単位冗長ア
ドレスメモリＵＲＭ１ならびにＸ系冗長アドレスメモリ
ＸＲＭ３の単位冗長アドレスメモリＵＲＭ０及びＵＲＭ
１においてのみ、接続状態とされる。したがって、欠陥
救済が行われない当初においてダイナミック型ＲＡＭの
冗長テストモードが実施された場合、Ｘ系冗長アドレス
メモリＸＲＭ０から出力されるｉ−１ビットの不良アド
レスＲＡ００〜ＲＡ０ｉ−２は、全ビット論理“０”す
なわちワード線Ｗ０を指定する組み合わせとなり、Ｘ系
冗長アドレスメモリＸＲＭ１から出力される不良アドレ
スＲＡ１０〜ＲＡ１ｉ−２は、第１ビットのみ論理
“１”で他は全ビット論理“０”すなわちワード線Ｗ１
を指定する組み合わせとなる。また、Ｘ系冗長アドレス
メモリＸＲＭ２から出力される不良アドレスＲＡ２０〜
ＲＡ２ｉ−２は、第２ビットのみ論理“１”で他は全ビ
ット論理“０”すなわちワード線Ｗ２を指定する組み合
わせとなり、Ｘ系冗長アドレスメモリＸＲＭ３から出力
される不良アドレスＲＡ３０〜ＲＡ３ｉ−２は、第１及
び第２ビットのみ論理“１”で他は全ビット論理“０”
すなわちワード線Ｗ３を指定する組み合わせとなる。

【００４０】図２の説明に戻ろう。Ｘ系冗長イネーブル
回路ＸＲＥ０〜ＸＲＥ３の出力信号ＲＥＸ０〜ＲＥＸ３
は、対応するＸ系冗長アドレス比較回路ＸＡＣ０〜ＸＡ
Ｃ３の制御端子に供給され、Ｘ系冗長アドレスメモリＸ
ＲＭ０〜ＸＲＭ３の出力信号つまり不良アドレスＲＡ０
０〜ＲＡ０ｉ−２ないしＲＡ３０〜ＲＡ３ｉ−２は、対
応するＸ系冗長アドレス比較回路ＸＡＣ０〜ＸＡＣ３の
一方のアドレス入力端子に供給される。これらのＸ系冗
長アドレス比較回路の他方のアドレス入力端子には、内
部アドレス信号ＳＸ０〜ＳＸｉ−２が共通に供給され
る。

【００４１】Ｘ系冗長アドレス比較回路ＸＡＣ０〜ＸＡ
Ｃ３は、対応するＸ系冗長イネーブル回路ＸＲＥ０〜Ｘ
ＲＥ３においてヒューズＦ１が切断状態とされその出力
信号ＲＥＸ０〜ＲＥＸ３がハイレベルとされるとき、選
択的に動作状態とされる。この動作状態において、Ｘ系
冗長アドレス比較回路ＸＡＣ０〜ＸＡＣ３は、対応する
不良アドレスＲＡ００〜ＲＡ０ｉ−２ないしＲＡ３０〜
ＲＡ３ｉ−２と内部アドレス信号ＳＸ０〜ＳＸｉ−２す
なわち外部から供給されるアドレス信号とをビットごと
に比較照合し、両アドレスが全ビット一致したとき、そ
の出力信号ＲＸ０〜ＲＸ３を選択的にハイレベルとす
る。

【００４２】Ｘ系冗長回路ＸＲの出力信号ＲＸ０〜ＲＸ
３は、前述のように、ＸアドレスデコーダＸＤに供給さ
れる。ＸアドレスデコーダＸＤは、内部制御信号ＸＤＧ
がハイレベルとされることで選択的に動作状態とされる
が、このとき、Ｘ系冗長回路ＸＲの出力信号ＲＸ０〜Ｒ
Ｘ３のうち例えばＲＸ０がハイレベルであると、図４に
例示されるように、メモリアレイＭＡＲＹの対応する例
えば冗長ワード線ＷＲ０をハイレベルの選択状態とし、
これらの出力信号ＲＸ０〜ＲＸ３がすべてロウレベルで
ある場合、内部アドレス信号ＳＸ０〜ＳＸｉ−２によっ
て指定される例えばワード線Ｗ０を択一的にハイレベル
の選択状態とする。

【００４３】これらの結果、冗長ワード線ＷＲ０〜ＷＲ
３は、ダイナミック型ＲＡＭが通常モードにある場合、
対応するＸ系冗長イネーブル回路ＸＲＥ０〜ＸＲＥ３の
ヒューズＦ１が切断されることでその出力信号ＲＥＸ０
〜ＲＥＸ３がハイレベルとされ、かつ対応するＸ系冗長
アドレスメモリＸＲＭ０〜ＸＲＭ３によって保持される
不良アドレスＲＡ００〜ＲＡ０ｉ−２ないしＲＡ３０〜
ＲＡ３ｉ−２と外部から供給されるアドレスすなわち内
部アドレス信号ＳＸ０〜ＳＸｉ−２とが全ビット一致す
ることを条件に、選択的に選択状態とされる。また、ダ
イナミック型ＲＡＭが冗長テストモードとされる場合、
冗長ワード線ＷＲ０は、内部アドレス信号ＳＸ０〜ＳＸ
ｉ−２によってワード線Ｗ０が指定されるとき選択的に
選択状態とされ、冗長ワード線ＷＲ１〜ＷＲ３は、内部
アドレス信号ＳＸ０〜ＳＸｉ−２によってワード線Ｗ１
〜Ｗ３が指定されるとき、それぞれ選択的に選択状態と
される。なお、この実施例において、メモリアレイＭＡ
ＲＹは、前述のように、実際には４個のサブメモリアレ
イＳＭ０〜ＳＭ３に分割されるため、上位２ビットの内
部アドレス信号Ｓｉ−１及びＳｉは、これらのサブメモ
リアレイを択一的に活性化するために供される。

【００４４】図５には、図１のダイナミック型ＲＡＭに
含まれるアドレススクランブラＡＳの一実施例の回路図
が示されている。また、図６には、図５のアドレススク
ランブラＡＳによるメモリアレイＭＡＲＹの通常モード
におけるアドレス割り付け図が示され、図７には、その
冗長テストモードにおけるアドレス割り付け図が示され
ている。これらの図をもとに、この実施例のアドレスス
クランブラＡＳの具体的構成とアドレス割り付けの概要
ならびにその特徴について説明する。

【００４５】前述のように、アドレススクランブラＡＳ
には、ＸアドレスバッファＸＢからｉ＋１ビットの内部
アドレス信号Ｘ０〜Ｘｉが供給されるとともに、テスト
パッドＰＲＴを介して試験制御信号ＲＴＭが供給され
る。このうち、下位２ビットの内部アドレス信号Ｘ０及
びＸ１と中間のｉ−５ビットの内部アドレス信号Ｘ４〜
Ｘｉ−２は、図５に示されるように、それぞれ内部アド
レス信号ＳＸ０及びＳＸ１ならびにＳＸ４〜ＳＸｉ−２
としてそのままＸアドレスデコーダＸＤ及びＸ系冗長回
路ＸＲに伝達される。

【００４６】一方、内部アドレス信号Ｘ２は、相補ゲー
トＧ１を経た後、内部アドレス信号ＳＸ２とされるとと
もに、相補ゲートＧ７を経た後、内部アドレス信号ＳＸ
ｉ−１とされる。また、内部アドレス信号Ｘ３は、相補
ゲートＧ２を経た後、内部アドレス信号ＳＸ３とされる
とともに、相補ゲートＧ８を経た後、最上位ビットの内
部アドレス信号ＳＸｉとされる。同様に、内部アドレス
信号Ｘｉ−１は、相補ゲートＧ３を経た後、内部アドレ
ス信号ＳＸｉ−１とされるとともに、相補ゲートＧ５を
経た後、内部アドレス信号ＳＸ２とされる。また、内部
アドレス信号Ｘｉは、相補ゲートＧ４を経た後、内部ア
ドレス信号ＳＸｉとされるとともに、相補ゲートＧ６を
経た後、内部アドレス信号ＳＸ３とされる。

【００４７】相補ゲートＧ１〜Ｇ４を構成するＰチャン
ネルＭＯＳＦＥＴのゲートには、試験制御信号ＲＴＭが
共通に供給され、これらの相補ゲートを構成するＮチャ
ンネルＭＯＳＦＥＴのゲートには、試験制御信号ＲＴＭ
のインバータＮ５による反転信号が共通に供給される。
また、相補ゲートＧ５〜Ｇ８を構成するＰチャンネルＭ
ＯＳＦＥＴのゲートには、試験制御信号ＲＴＭのインバ
ータＮ６による反転信号が共通に供給され、これらの相
補ゲートを構成するＮチャンネルＭＯＳＦＥＴのゲート
には、試験制御信号ＲＴＭが共通に供給される。

【００４８】これらのことから、ダイナミック型ＲＡＭ
が通常モードされ試験制御信号ＲＴＭがロウレベルとさ
れるとき、アドレススクランブラＡＳでは、相補ゲート
Ｇ１〜Ｇ４が一斉にオン状態とされ、相補ゲートＧ５〜
Ｇ８はすべてオフ状態とされる。このため、内部アドレ
ス信号Ｘ０〜Ｘｉは、そのビット位置が入れ換えられる
ことなく伝達され、内部アドレス信号ＳＸ０〜ＳＸｉと
なる。このとき、メモリアレイＭＡＲＹでは、図６に示
されるように、上位２ビットの内部アドレス信号ＳＸｉ
−１及びＳＸｉつまりは内部アドレス信号Ｘｉ−１及び
Ｘｉに従って４個のサブメモリアレイＳＭ０〜ＳＭ３が
択一的に活性化され、さらにｉ−１ビットの内部アドレ
ス信号ＳＸ０〜ＳＸｉ−２つまりは内部アドレス信号Ｘ
０〜Ｘｉ−２に従って活性化されたサブメモリアレイ内
のワード線Ｗ０〜Ｗｍが、またｉ＋１ビットの内部アド
レス信号Ｙ０〜Ｙｉに従って活性化されたサブメモリア
レイ内の相補ビット線Ｂ０＊〜Ｂｎ＊が択一的に選択状
態とされる。

【００４９】一方、ダイナミック型ＲＡＭが冗長テスト
モードとされ試験制御信号ＲＴＭがハイレベルとされる
と、アドレススクランブラＡＳでは、相補ゲートＧ１〜
Ｇ４がすべてオフ状態とされ、代わって相補ゲートＧ５
〜Ｇ８が一斉にオン状態とされる。このため、下位２ビ
ットの内部アドレス信号Ｘ０及びＸ１と中間のｉ−５ビ
ットの内部アドレス信号Ｘ４〜Ｘｉ−２ビットは、その
まま内部アドレス信号ＳＸ４〜ＳＸｉ−２として伝達さ
れるが、第２及び第３ビットの内部アドレス信号Ｘ２及
びＸ３と上位２ビットの内部アドレス信号Ｘｉ−１及び
Ｘｉは、互いにそのビット位置が入れ換えられて伝達さ
れ、それぞれ内部アドレス信号ＳＸｉ−１及びＳＸｉな
らびにＳ２及びＳ３とされる。このとき、メモリアレイ
ＭＡＲＹでは、図７に示されるように、内部アドレス信
号ＳＸｉ−１及びＳＸｉつまりは内部アドレス信号Ｘ２
及びＸ３によって４個のサブメモリアレイＳＭ０〜ＳＭ
３が択一的に活性化され、さらに下位２ビットの内部ア
ドレス信号ＳＸ０及びＳＸ１つまりは内部アドレス信号
Ｘ０及びＸ１に従って活性化されたサブメモリアレイ内
の冗長ワード線ＷＲ０〜ＷＲ３が、またｉ＋１ビットの
内部アドレス信号Ｙ０〜Ｙｉに従って活性化されたサブ
メモリアレイ内の相補ビット線Ｂ０＊〜Ｂｎ＊が択一的
に選択状態とされる。

【００５０】つまり、この実施例のダイナミック型ＲＡ
Ｍの冗長テストモードにおいて、サブメモリアレイＳＭ
０〜ＳＭ３は、アドレススクランブラＡＳの後段では上
位２ビットの内部アドレス信号ＳＸｉ−１及びＳＸｉに
従って択一的に活性化されるものであるが、アドレスス
クランブラＡＳの前段から見た場合第３及び第４ビット
の内部アドレス信号Ｘ２及びＸ３に従って択一的に活性
化されるものとなる。この結果、下位４ビットの内部ア
ドレス信号Ｘ０〜Ｘ３つまりはＸアドレス信号ＡＸ０〜
ＡＸ３を順次インクリメントするだけで４個のサブメモ
リアレイＳＭ０〜ＳＭ３に設けられる４本の冗長ワード
線ＷＲ０〜ＷＲ３をすべてスキャンすることが可能とな
り、これによってダイナミック型ＲＡＭの冗長テストモ
ードを効率化することができるものである。

【００５１】図８には、図２のＸ系冗長回路ＸＲの第２
の実施例の部分的な回路図が示されている。また、図９
には、図８のＸ系冗長回路ＸＲを構成するＸ系冗長イネ
ーブル回路ＸＲＥ０〜ＸＲＥ３ならびに単位冗長アドレ
スメモリＵＲＭ０〜ＵＲＭｉ−２の一実施例の立ち上が
り特性図が示されている。これらの図をもとに、この実
施例のＸ系冗長回路ＸＲの具体的構成とＸ系冗長アドレ
スメモリの電源投入時における立ち上がり特性ならびに
その特徴について説明する。なお、この実施例のＸ系冗
長回路ＸＲは、前記図３の実施例を基本的に踏襲するも
のであるため、これと異なる部分についてのみ説明を追
加する。

【００５２】図８において、Ｘ系冗長回路ＸＲを構成す
るＸ系冗長イネーブル回路ＸＲＥ０ならびに単位冗長ア
ドレスメモリＵＲＭ０〜ＵＲＭｉ−２は、レベル判定用
インバータＮ１及びＮ３の入力端子とＭＯＳＦＥＴＱ３
又はＱ６との間に直列形態に設けられる抵抗ＲＦ１及び
ＲＦ２（抵抗手段）を含む。

【００５３】この実施例において、抵抗ＲＦ１及びＲＦ
２は、ヒューズＦ１及びＦ２と同一の材料つまりはポリ
シリコンによって形成され、これらのヒューズと同一の
プロセスバラツキを呈する。このため、電源投入時にお
けるレベル判定用インバータＮ１及びＮ３の入力ノード
の電位は、図９に細い実線で示されるように、プロセス
バラツキの影響を受けることなく安定した立ち上がりを
呈し、これによってインバータＮ１及びＭＯＳＦＥＴＱ
３ならびにインバータＮ３及びＭＯＳＦＥＴＱ６からな
るラッチ回路の誤動作を防止することができる。この結
果、各冗長アドレスメモリの立ち上がり特性が安定化さ
れ、ダイナミック型ＲＡＭの信頼性を高めることができ
る。なお、説明は前後するが、前記図３の実施例の場
合、回路の電源電圧とヒューズＦ１又はＦ２との間に設
けられ電源投入時において高抵抗負荷として作用してい
たカットＭＯＳＦＥＴが削除されたことで、電源投入時
におけるレベル判定用インバータＮ１及びＮ３の入力ノ
ードの電位は、図９に太い実線で示されるように、やは
り安定した立ち上がりを呈し、図８の実施例と同様な効
果を得ることができる。

【００５４】図１０には、図２のＸ系冗長回路ＸＲの第
３の実施例の部分的な回路図が示されている。同図によ
り、この実施例のＸ系冗長回路ＸＲの具体的な構成及び
動作ならびにその特徴について説明する。なお、この実
施例のＸ系冗長回路ＸＲは、前記図３の実施例を基本的
に踏襲するものであるため、これと異なる部分について
のみ説明を追加する。

【００５５】図１０において、Ｘ系冗長回路ＸＲを構成
するＸ系冗長イネーブル回路ＸＲＥ０ならびに単位冗長
アドレスメモリＵＲＭ０〜ＵＲＭｉ−２は、その一方の
入力端子に対応するノアゲートＮＯ１又はＮＯ２の出力
信号を受けるもう一つのノアゲートＮＯ３及びＮＯ４
（第３の論理ゲート）をそれぞれ含む。ノアゲートＮＯ
３及びＮＯ４の他方の入力端子には、試験制御信号ＲＴ
ＭＡ（第２の試験制御信号）が共通に供給される。ここ
で、試験制御信号ＲＴＭＡは、前記試験制御信号ＲＴＭ
とは別個のテストパッドを介して供給され、例えば不良
解析等のために冗長ワード線ＷＲ０〜ＷＲ３ならびに相
補冗長ビット線ＢＲ０＊〜ＢＲ３＊による欠陥救済を意
図的に停止したいとき、選択的にハイレベルとされる。

【００５６】ダイナミック型ＲＡＭが通常モードとされ
試験制御信号ＲＴＭＡがロウレベルとされるとき、Ｘ系
冗長イネーブル回路ＸＲＥ０ならびに単位冗長アドレス
メモリＵＲＭ０〜ＵＲＭｉ−２では、ノアゲートＮＯ３
及びＮＯ４がともに伝達状態とされ、対応するノアゲー
トＮＯ１又はＮＯ２の出力信号をそのまま反転して伝達
する。このため、Ｘ系冗長イネーブル回路ＸＲＥ０の出
力信号ＲＥＸ０ならびに単位冗長アドレスメモリＵＲＭ
０〜ＵＲＭｉ−２の出力信号すなわち不良アドレスＲＡ
００〜ＲＡ０ｉ−２は、前記図３の実施例の場合と同様
な論理条件のもとに形成され、所定の欠陥救済が実現さ
れる。

【００５７】一方、ダイナミック型ＲＡＭが不良解析等
のためのテストモードとされ試験制御信号ＲＴＭＡがハ
イレベルとされると、Ｘ系冗長イネーブル回路ＸＲＥ０
ならびに単位冗長アドレスメモリＵＲＭ０〜ＵＲＭｉ−
２では、ノアゲートＮＯ３及びＮＯ４がともに非伝達状
態とされ、その出力信号つまりはＸ系冗長イネーブル回
路ＸＲＥ０の出力信号ＲＥＸ０ならびに単位冗長アドレ
スメモリＵＲＭ０〜ＵＲＭｉ−２の出力信号ＲＡ００〜
ＲＡ０ｉ−２は、対応するヒューズＦ１及びＦ２の切断
状態に関係なくロウレベルに固定される。このため、Ｘ
系冗長回路ＸＲによる欠陥救済は全面的に呈しされ、内
部アドレス信号ＳＸ０〜ＳＸｉつまりは外部から供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉによるワード線の選
択動作が行われる。これにより、通常経路によるワード
線選択動作を行い、ダイナミック型ＲＡＭの不良解析等
を容易に行いうるものとなる。

【００５８】以上の本実施例に示されるように、この発
明を冗長回路を備えるダイナミック型ＲＡＭ等の半導体
装置ならびにその冗長テストモードに適用することで、
次のような作用効果が得られる。すなわち、 （１）冗長回路の各単位冗長アドレスメモリに設けられ
その一方がレベル判定用インバータの入力端子に結合さ
れるヒューズの他方を、カットＭＯＳＦＥＴを介するこ
となく直接回路の電源電圧に結合するとともに、レベル
判定用インバータの後段に、第１の試験制御信号に従っ
てレベル判定用インバータの実質的な出力信号のレベル
を対応するヒューズが切断された場合と同一の状態に選
択的に固定するための第２の論理ゲートを設けること
で、電源投入時におけるレベル判定用インバータの判定
動作を安定化し、レベル判定用インバータを含むラッチ
回路の誤動作を防止することができるという効果が得ら
れる。 （２）上記（１）項により、ビットごとに冗長回路のヒ
ューズ切断状態を擬似的に作り出し、冗長ワード線及び
冗長ビット線ならびに冗長回路そのものの正常性を予め
確認することができるという効果が得られる。

【００５９】（３）上記（１）項及び（２）項におい
て、そのゲートにレベル判定用インバータの出力信号を
受けこのインバータとラッチ回路を構成する第１のＭＯ
ＳＦＥＴと直列形態に、上記ヒューズと同一材料からな
る抵抗手段を設けることで、冗長回路の各単位冗長アド
レスメモリの電源投入時における立ち上がり特性を安定
化することができるという効果が得られる。 （４）上記（１）項〜（３）項において、上記第２の論
理ゲートの後段に、第２の試験制御信号に従って上記第
２の論理ゲートの実質的な出力信号のレベルを対応する
ヒューズが選択されない場合と同一の状態に固定するた
めの第３の論理ゲートを設けることで、冗長回路による
欠陥救済を意図的に停止し、ダイナミック型ＲＡＭ等の
不良解析等を効率的に実施できるという効果が得られ
る。 （５）上記（１）項〜（４）項において、上記第１のＭ
ＯＳＦＥＴと並列形態に設けられる第２のＭＯＳＦＥＴ
を、ダイナミック型ＲＡＭが選択状態とされる当初にお
いて一時的にオン状態とすることで、第２のＭＯＳＦＥ
Ｔを介して流される電流の総量を削減できるという効果
が得られる。 （６）上記（１）項〜（５）項により、その低消費電力
化を推進しつつ、冗長回路を備えるダイナミック型ＲＡ
Ｍ等の冗長テストを効率化し、その信頼性と製品歩留ま
りを高めることができるという効果が得られる。

【００６０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹは、冗長ワー
ド線又は冗長ビット線のいずれか一方のみを備えるもの
であってよいし、冗長ワード線及び冗長ビット線の数
も、任意に設定することができる。メモリアレイＭＡＲ
Ｙは、サブメモリアレイとして分割されることを条件と
はしないし、その分割数も任意である。ダイナミック型
ＲＡＭは、シェアドセンス方式を採ることができるし、
アドレスマルチプレクス方式を採ることを必須条件とも
しない。さらに、ダイナミック型ＲＡＭは、複数ビット
の記憶データを同時に入力又は出力するいわゆる多ビッ
ト構成を採ることができるし、そのブロック構成は、こ
の実施例による制約を受けない。

【００６１】図３及び図９ならびに図１０において、Ｘ
系冗長イネーブル回路ＸＲＥ０及び単位冗長アドレスメ
モリＵＲＭ０〜ＵＲＭｉ−２は、同一の論理条件を採る
限りにおいて任意の回路構成を採ることができる。ま
た、ヒューズＦ１及びＦ２は、ポリシリコン以外の材料
を用いることができるし、電源電圧の極性や絶対値なら
びにＭＯＳＦＥＴの導電型等は、この実施例による制約
を受けない。図５に示されるアドレス信号の組み合わせ
や入れ換え方法ならびに図６及び図７に示されるアドレ
ス割り付け方法は、種々の実施形態を採りうる。

【００６２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、種々の組み合
わせをもってスタティック型ＲＡＭ等の各種メモリ集積
回路やメモリ集積回路を内蔵するディジタル集積回路装
置等にも適用できる。この発明は、少なくともヒューズ
回路あるいはヒューズ回路を含む冗長回路を備える半導
体装置に広く適用できる。

【００６３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、冗長回路の各単位冗長アド
レスメモリに設けられその一方がレベル判定用インバー
タの入力端子に結合されるヒューズの他方を、カットＭ
ＯＳＦＥＴを介することなく直接回路の電源電圧に結合
するとともに、レベル判定用インバータの後段に、所定
の試験制御信号に従ってレベル判定用インバータの実質
的な出力信号のレベルを対応するヒューズが切断された
場合と同一の状態に選択的に固定するための第２の論理
ゲートを設けることで、電源投入時におけるレベル判定
用インバータの判定動作を安定化し、レベル判定用イン
バータを含むラッチ回路の誤動作を防止できるととも
に、ビットごとに冗長回路のヒューズ切断状態を擬似的
に作り出し、冗長ワード線及び冗長ビット線ならびに冗
長回路そのものの正常性を予め確認することができる。
この結果、冗長回路を備えるダイナミック型ＲＡＭ等の
冗長テストを効率化し、その信頼性と製品歩留まりを高
めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるＸ系冗
長回路の一実施例を示すブロック図である。

【図３】図２のＸ系冗長回路の第１の実施例を示す部分
的な回路図である。

【図４】図３のＸ系冗長回路の一実施例を示す信号波形
図である。

【図５】図１のダイナミック型ＲＡＭに含まれるアドレ
ススクランブラの一実施例を示す回路図である。

【図６】図５のアドレススクランブラによるメモリアレ
イの通常モードにおけるアドレス割り付け図である。

【図７】図５のアドレススクランブラによるメモリアレ
イの冗長テストモードにおけるアドレス割り付け図であ
る。

【図８】図２のＸ系冗長回路の第２の実施例を示す部分
的な回路図である。

【図９】図８のＸ系冗長回路に含まれる冗長アドレスメ
モリの一実施例を示す立ち上がり特性図である。

【図１０】図２のＸ系冗長回路の第３の実施例を示す部
分的な回路図である。

【図１１】従来のダイナミック型ＲＡＭに含まれるＸ系
冗長回路の一例を示す部分的な回路図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＳＡ・・・センスアン
プ、ＸＤ・・・Ｘアドレスデコーダ、ＸＲ・・・Ｘ系冗
長回路、ＸＢ・・・Ｘアドレスバッファ、ＡＳ・・・ア
ドレススクランブラ、ＹＤ・・・Ｙアドレスデコーダ、
ＹＲ・・・Ｙ系冗長回路、ＹＢ・・・Ｙアドレスバッフ
ァ、ＩＯ・・・データ入出力回路、ＴＧ・・・タイミン
グ発生回路。ＸＲＥ０〜ＸＲＥ３・・・Ｘ系冗長イネー
ブル回路、ＸＲＭ０〜ＸＲＭ３・・・Ｘ系冗長アドレス
メモリ、ＸＡＣ０〜ＸＡＣ３・・・Ｘ系冗長アドレス比
較回路。ＵＲＭ０〜ＵＲＭｉ−２・・・単位冗長アドレ
スメモリ。ＳＭ０〜ＳＭ３・・・サブメモリアレイ。Ｆ
１〜Ｆ２・・・ヒューズ、Ｃ１・・・接続切り換え部、
Ｒ１〜Ｒ２，ＲＦ１〜ＲＦ２・・・抵抗、Ｑ１〜Ｑ６・
・・ＮチャンネルＭＯＳＦＥＴ、Ｑ７〜Ｑ８・・・Ｐチ
ャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ８・・・インバータ、
ＮＯ１〜ＮＯ４・・・ノア（ＮＯＲ）ゲート、Ｇ１〜Ｇ
８・・・相補ゲート。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｍ 8427−4Ｍ Ｔ 8427−4Ｍ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧と第１の論理ゲートの入
   力端子との間に設けられるヒューズ手段と、上記第１の
   論理ゲートの入力端子と第２の電源電圧との間に設けら
   れそのゲートに上記第１の論理ゲートの出力信号を受け
   る第１のＭＯＳＦＥＴと、上記第１の論理ゲートの後段
   に設けられ第１の試験制御信号に従って上記第１の論理
   ゲートの実質的な出力信号のレベルを上記ヒューズ手段
   が切断された場合と同一の状態に選択的に固定する第２
   の論理ゲートとを含むヒューズ回路を具備することを特
   徴とする半導体装置。
2. 【請求項２】 第１の電源電圧と第１の論理ゲートの入
   力端子との間に設けられるヒューズ手段と、上記第１の
   論理ゲートの入力端子と第２の電源電圧との間に直列形
   態に設けられ上記ヒューズ手段と同一の材料からなる抵
   抗手段ならびにそのゲートに上記第１の論理ゲートの出
   力信号を受ける第１のＭＯＳＦＥＴとを含むヒューズ回
   路を具備することを特徴とする半導体装置。
3. 【請求項３】 第１の電源電圧と第１の論理ゲートの入
   力端子との間に設けられるヒューズ手段と、上記第１の
   論理ゲートの入力端子と第２の電源電圧との間に設けら
   れそのゲートに上記第１の論理ゲートの出力信号を受け
   る第１のＭＯＳＦＥＴと、上記第１の論理ゲートの後段
   に設けられ第２の試験制御信号に従って上記第１の論理
   ゲートの実質的な出力信号のレベルを上記ヒューズ手段
   が切断されない場合と同一の状態に選択的に固定する第
   ３の論理ゲートとを含むヒューズ回路を具備することを
   特徴とする半導体装置。
4. 【請求項４】 上記第１の論理ゲートの入力端子と第２
   の電源電圧との間には、さらに所定の内部制御信号に従
   って選択的にオン状態とされる第２のＭＯＳＦＥＴが設
   けられるものであって、上記内部制御信号は、上記半導
   体装置が選択状態とされる当初において一時的に有効と
   されるものであることを特徴とする請求項１，請求項２
   又は請求項３の半導体装置。
5. 【請求項５】 上記半導体装置は、冗長ワード線及び／
   又は冗長ビット線を含むメモリアレイと、アドレスの各
   ビットに対応して設けられる複数の単位冗長アドレスメ
   モリを含み上記冗長ワード線又は冗長ビット線に割り当
   てられる不良アドレスを保持する冗長アドレスメモリ
   と、外部から指定されるアドレスと上記冗長アドレスメ
   モリにより保持される不良アドレスとを比較照合し両ア
   ドレスが一致したとき対応する上記冗長ワード線又は冗
   長ビット線を選択的に選択状態とする冗長アドレス比較
   回路とを具備するものであって、上記ヒューズ回路は、
   上記単位冗長アドレスメモリのそれぞれに含まれるもの
   であることを特徴とする請求項１，請求項２，請求項３
   又は請求項４の半導体装置。
6. 【請求項６】 上記単位冗長アドレスメモリのそれぞれ
   は、上記第１の試験制御信号を上記第２の論理ゲートに
   選択的に伝達するための接続切り換え部を含むものであ
   ることを特徴とする請求項５の半導体装置。
7. 【請求項７】 冗長ワード線及び／又は冗長ビット線を
   それぞれ含みアドレスの所定ビットに従って選択的に指
   定される複数のメモリアレイと、上記冗長ワード線又は
   冗長ビット線に割り当てられる不良アドレスを保持する
   冗長アドレスメモリと、外部から供給されるアドレスと
   上記冗長アドレスメモリにより保持される不良アドレス
   とを比較照合し両アドレスが一致したとき対応する上記
   冗長ワード線又は冗長ビット線を選択的に選択状態とす
   る冗長アドレス比較回路と、通常の動作モードにおいて
   上記外部から供給されるアドレスをそのまま上記冗長ア
   ドレス比較回路に伝達し所定の試験モードにおいて上記
   外部から供給されるアドレスの上記所定ビットと他の所
   定ビットとを選択的に入れ換えて伝達するアドレススク
   ランブラとを具備することを特徴とする半導体装置。