JPS6053349B2 - 画像処理プロセツサ - Google Patents

画像処理プロセツサ

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JPS6053349B2
JPS6053349B2 JP56094048A JP9404881A JPS6053349B2 JP S6053349 B2 JPS6053349 B2 JP S6053349B2 JP 56094048 A JP56094048 A JP 56094048A JP 9404881 A JP9404881 A JP 9404881A JP S6053349 B2 JPS6053349 B2 JP S6053349B2
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JP
Japan
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image data
local
processor
image processing
image
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芳樹 小林
忠 福島
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Hitachi Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T5/00—Image enhancement or restoration
    • G06T5/20—Image enhancement or restoration using local operators

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Image Processing (AREA)

Description

【発明の詳細な説明】 本発明は、画像処理プロセッサに係り、特にＬＳＩ化
に適したアーキテクチヤを持つ画像処理プロセッサに関
する。
画像処理プロセッサは、通産省大型プロジェクト「パ
ターン情報処理システム」（昭和５時１０月に研究開発
成果発表論文集が発行されている）として開発されてい
るように、画像データを並列処理し高速処理を図ろうと
しているものが多い。
しかし画像データは２次元以上であり全ての画像データ
を並列処理することは困難であるが、その処理内容が近
傍の画像データ間の処理が多いため画像のｍ行×ｎ列の
局所的なデータを並列処理しようとした例が多い。この
ような局所並列形画像処理プロセッサは未だＬＳＩ化さ
れたものはないが、従来のアーキテクチヤのプロセッサ
をそのまゝＵ］化するためには、１ 集積度２ ピン数 の点で非常な困難がある。
本発明の目的は、ＬＳＩ化に適した局所並列処理の画
像処理プロセッサを提供するにある。
本発明は、ｍ行×ｎ列の局所並列画像処理を、容量が
ｍ語の画像データメモリを持つプロセッサエレメントｎ
個を単位とし、ｍ個の列の画像データを時分割に順次Ｌ
ＳＩに取込み、対応する行の画像データをプロセッサエ
レメント間でシフトすると同時に、その行のｎ個の画像
データに対して並列処理を行なうようにし、ｍ回のサイ
クルでｍ行×ｎ列の局所並列処理を行なうようにしたも
ので、これによりプロセッサ数を１／ｍにして集積度を
減らすとともに、画像データ入力ピン数も１／ｍに減ら
すことができ、ＬＳＩ化に適したアーキテクチヤとする
ようにしたものである。
本発明になる画像処理プロセッサの一実施例を以下に
説明する。
第１図は典型的な画像処理システムの構成を示すもの
で、画像入力装置としてＩＴＶカメラ５、画像記憶装置
として画像メモリ３、及びこの内容を表示するＣＲＴモ
ニター４が設けられている。
画像メモリ３の画像情報が画像処理プロセッサ２により
処理され、この結果がまた画像メモリ３に格納されたり
、あるいはシステム全体を制御する管理プロセッサ１に
与えられる。代表的な画像処理機能として空間積和演算
、いわゆる空間フィルターがある。
これは第２図に示すように、例えば４×４画素の局所画
像データＤｌｌ〜Ｄ４４に対し、定められた荷重（重み
係数）Ｗｌｌ〜Ｗ４４を乗算し、その総和をとる演算で
あるが、この荷重Ｗｌ，を適切に定めることにより、ノ
イズ除去輪部強調 等の画像処理が行なえるものである。
第２図において、２０１は画像データメモｌ八２０２は
荷重メモリ、２０３は積和演算器である。
このような例えば４×４画素の局所画像データを処理す
る画像処理プロセッサ２として、第３図に示すような４
個のプロセッサエレメント（ＰＥ）２０を格納するＩ−
ＳＩの構成としている。
各ＰＥ２Ｏは、局所画像データ及び積和荷重等の画像処
理パラメータを記憶するデータメモリ２１及び積和演算
等を行なうＰＥ内演算ユニット２２からなる。データメ
モリ２１には、ＬＳＩ外部からあるいは隣接ＰＥ２Ｏか
ら画像データ３１がシフト入力され、またＰＥ演算ユニ
ット２２に演算対象となる２つのデータ３２，３３（例
えば画像データと積和荷重パラメータ）が出力される。
また４個のＰＥ２Ｏの演算出力３５の総和等を行なう演
算ユニット２３が設けられ、この演算ユニット２３から
結果３６が出力される。第４図を用いて、上述のＬＳｌ
画像処理プロセッサ２への局所画像データの与え方及び
空間積和演算の実行手順を説明する。
まず第４図ａに示すように４×４の局所画像データを一
の水平方向に走査して処理する場合には、垂直方向に４
画素単位一に１，２，３，４，６，７，・・の順に１画
素ごとに画像処理プロセッサ２に与えられる。（ａ）の
ごとくＰＥ＃１に画像データ１３，１４，１５，１６，
ＰＥ＃２に９，１０，１１，１２，・・・ＰＥ＃４に１
，２，３，４が格納され、既に［蛛内の４Ｘ４の局所画
像データ１，２，〜，１６に対する積和演算が完了し、
次に（ｂ）；二］の局所画像データ５，６，〜，２０に
対する空間積和演算に移る場合を説明する。まず（ｂ）
に示すように次の列の第１番目の画像データ１７が入力
されたとき、各ＰＥ２Ｏに格納されている対応する行の
画像データ１３，９，５，１がシフトされ、ＰＥ＃１に
画像データ１７，ＰＥ）＃２に１３、ＰＥ＃３に９、Ｐ
Ｅ＃４に５が入力され、これらの画像データ１７，１３
，９，５が各ＰＥ２Ｏにて対応する荷重Ｗｌ３，９，５
，ｌと積がとられる。
次にｃに示すように第２番目の画像データ１８・が入力
されたとき、各ＰＥ２Ｏに格納されている対応する行の
画像データ１４，１０，６，２がシフトされ、ＰＥ＃１
に１８、ＰＥ＃２に１４、ＰＥ＃３に１０、ＰＥ＃４に
６が入力され、これらの画像データ１８，１４，１０，
６が各ＰＥ２Ｏにノて対応する荷重Ｗｌ４，ｌＯ，６，
２と積がとられ、これと（ｂ）の結果との和がとられる
。
同様に第３及び第４番目の画像データ１９，２０が入力
され、各ＰＥにて画像データ１９，１５，１１，７及び
２０，１６，１２，８と荷重Ｗとの積和がとられる。
このようにしてＰＥ＃１には画像データ１７，１８，１
９，２０と荷重Ｗｌ３，ｌ４，ｌ５，ｌ６との部分積和
が演算され、ＰＥ＃２，＃３，＃４にも各部分積和が演
算されており、これらＰＥ＃１〜＃４の結果の総和が演
算ユニット２３でとられ、４×４の局所画像データ５，
６，〜，２０の空間積和演算の結果３６が出力される。
第５図にＰＥ２Ｏのデータメモリ２１の一実施例を示す
。データメモリ２１は、画像データ及び積和荷重等の画
像パラメータを記憶するに十分な容量を持つ２ボートＲ
ＡＭ４Ｏから構成されている。タイムチャートに示すよ
うに、シフトされるべき画像データ３２が第１のボート
から読出され隣接ＰＥ２Ｏに出力され、一方入力される
処理すべき画像データ３１が同一アドレスに格納され、
同時にＰＥ内演算ユニット２２への演算データ３３とし
て与えられる。一方この画像データ３１に対する積和荷
重が第２のボートから読出され、ＰＥ内演算ユニット２
２へのもう一つの演算デー夕３４として与えられる。こ
の２ボートＲＡＭ４Ｏの変形として、画像データ記憶部
と積和荷重等のパラメータとを分離した２つのＲＡＭと
することもできる。
そしてこのとき画像データの記憶部をシフトレジスタ群
で構成することも可能てある。第６図にデータメモリ２
１の他の実施例を示す。
ここではシフトレジスタ５０と１ボートの通常のＲＡＭ
５ｌから構成される。タイムチャートに示すように、ま
ずシフトされるべき画像データ５２が読出されシフトレ
ジスタ５０にセットされ、隣接ＰＥ２Ｏに与えられる。
一方入力される処理すべき画像データ３１が確定したと
きシフトレジスタ５０にシフト入力され、演算データ３
３の一つとして出力されると同時にＲＡＭ５ｌに書込ま
れる。次に積和荷重が読出され演算データ３４の他の一
つとして出力される。この構成によれば、処理時間は長
くなるが２ボートＲＡＭを用いる必要がなく回路を簡略
化でき、またシフトレジスタ５０を左右にシフトできる
ようにすることに５より離れたＰＥ間でのデータ授受が
シフトレジスタ５０の介在だけで高速に行える利点があ
る。データメモリ２１のもう一つの変形例を第７図に示
す。入力される画像データ３１は、一定の画素数だけ遅
延させるシフトレジスタ６０に入力さ，れ、同時に演算
データ３３として出力される。入力画像データ３１はシ
フトレジスタ６０により必要なだけ、例えば４×４の場
合には４段だけ遅延して次段への画像データ３２として
与えられる。一方積和荷重はＲＡＭ６ｌから読出され演
算データ３４として出力される。この実施例によれば、
画像データの入出力３１，３２がＲＡｒ！４を介するこ
とがなく高速に行なえるという利点がある。このシフト
レジスタ６０の変形としてＲＡＭで構成することもまた
ＦｉｒｓｔＩｎＦｉｒｓｔＯｌｌｔバッファで構成する
ことも可能である。またシフトレジスタ６０の遅延段数
は可変とすることが望ましい。
【図面の簡単な説明】
第１図は画像処理システムの構成を示す図、第２図は局
所並列処理の例を説明する図、第３図は本発明の画像処
理プロセッサの構成を示すブロック図、第４図は本発明
の画像処理プロセッサにおける局所並列処理の手順を説
明する図、第５図は画像処理プロセッサのデータメモリ
部の内部回路図、第６，７図はデータメモリ部の内部回
路の変形例を示す回路図である。 ２・・・画像処理プロセッサ、３・・・画像メモリ、２
０・・・プロセッサエレメント、２１・・・データメモ
リ、２２・・・演算ユニット、３１・・・入力画像デー
タ、３２・・・出力画像データ、４０・・・２ボートＲ
ＡＭｌ５Ｏ，６Ｏ・・・シフトレジスタ、５１，６１・
・・ＲＡｒ！４。

Claims (1)

    【特許請求の範囲】
  1. １ 画像データ供給源からの画像データを取込んで処理
    を行なう画像処理プロセッサにおいて、前記画像データ
    を所定量に分割した局所画像データを順次記憶する局所
    データメモリであつて、画像処理に必要なパラメータを
    前記局所画像データに対応して所定量記憶するものと、
    該局所データメモリに基づき局所画像処理を行なう局所
    プロセッサとから成るプロセッサエレメントを複数有し
    、隣接する前記プロセッサエレメントをカスケード接続
    して、各プロセッサエレメント毎に前記所定量に分割さ
    れた局所画像データを並列処理し、更に前記並列処理さ
    れた複数の信号を入力して画像データを処理する演算ユ
    ニットを有することを特徴とする画像処理プロセッサ。
JP56094048A 1981-06-19 1981-06-19 画像処理プロセツサ Expired JPS6053349B2 (ja)

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US06/389,498 US4550437A (en) 1981-06-19 1982-06-17 Apparatus for parallel processing of local image data
EP82105370A EP0068358B1 (en) 1981-06-19 1982-06-18 Apparatus for parallel processing of local image data
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