KR100207861B1 - 반도체 집적회로 장치 - Google Patents

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KR100207861B1
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Abstract

읽어낼때의 출력 플로팅 모드에 있어서 저 소비 전력화를 도모한다.
읽어내는 동작의 경우, 제어 신호 CN이 H, 반전 출력 이네이블 신호 OEN이 L이되고, 제어 회로(50)의 출력이 H이고, 센스 앰프(30)가 선택 상태가 된다. 워드선 WL이 H, 칼럼선 CL이 H이고, 메모리셀 (10)이 선택되면, 이 메모리 셀(10)의 기억 데이터가 비트선 BLa, BLb 쌍 및 데이터선 Da, Db 쌍을 통해서 센스 앰프(30)에서 증폭된다. OEN이 H가 되는 출력 플로팅 모드시에서는, 제어회로(50)의 출력이 L이고, 센스 앰프(30)가 비선택 상태가 되고, 동시에, 출력 래치회로(60)에 의하여 센스 앰프 회로(30)의 출력이 래치된다.

Description

반도체 집적회로 장치
제1도는 본 발명의 제1의 실시예를 나타내는 SRAM 의 주요부의 회로도.
제2도는 SRAM 의 주요부의 회로도.
제3도는 종래의 또 다른 SRAM 의 주요부의 회로도.
제4도는 본 발명의 제2의 실시예를 나타내는 SRAM 의 주요부의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리 셀 30 : 센스 앰프
40 : 라이트 앰프 50 : 제어 회로
60 : 출력래치 회로 70 : NOR 게이트
71 : 인버터 72 : NMOS
AL : 어드레스선 BLa, BLb : 제1, 제2의 비트선
CL : 판독용 칼럼선 CCa : 기입용 칼럼선
CN : 제어신호 Da, Dp : 데이터선
OE : 출력 이네이블 신호 OEN : 반전 출력 이네이블 신호
VCC : 전원전위 WD, WDa, WDb : 기입 데이터선
WL : 워드선 WLa : 판독용의 제1의 워드선
WLb : 기입용의 제2의 워드선
본 발명은, 플립플롭 구조의 메모리 셀을 갖는 스태틱랜덤억세스메모리(이하, SRAM 이라함) 등의 반도체 기억 장치라고 하는 반도체 집적회로 장치에 관한다.
종래, 예를들면 SRAM에서는, 매트릭스 상으로 메모리 셀을 배치하고, 어드레스 입력으로 결정되는 1 개의 워드선과 한쌍의 비트선을 선택하므로서, 오직 1 개의 메모리 셀을 선택하도록 되어 있다. 그 구성예를 제2도 및 제3도에 나타낸다.
제2도는 종래의 SRAM 의 주요부를 나타내는 회로도이다.
이 SRAM은, 플립플롭 구조의 복수의 메모리 셀(10)을 가지며, 그것이 상보적인 제1, 제2의 비트선 BLa, BLb 쌍에 각각 접속되고, 다시 워드선 WL에 접속되어 있다. 제1, 제2의 비트선 쌍 BLa, BLb 쌍의 일단은, 부하 저항용의 N 채널 MOS 트란지스터(이하 NMOS 라함)(20a, 20b)를 통해서 전원전위 VCC 에 접속되고, 타단이, NMOS로 이루는 트란스퍼게이트(21a, 21b)를 통해서 상보적인 데이터 선 Da, Db 쌍에 접속되어 있다. 트란스퍼 게이트(21a, 21b)는 칼럼선 CL로 부터의 신호에 의하여 온, 오프 제어된다.
데이터 선 Da, Db 쌍의 타단에는, 센스 앰프(30)의 비반전 입력단자(30a) 및 반전입력 단자(30b)가 접속되고, 다시 라이트 앰프(40)의 출력측이 접속되어 있다.
센스 앰프(30)는, 반전 라이트 이네이블 신호 WEN 및 반전 칩 셀렉트 신호 CSN 라고 하는 제어 신호 CN에 의해서 제어되고, 비반전 입력 단자(30a) 및 반전 입력 단자(30b)의 전위차를 증폭하여 출력 단자(30c)에서 출력하는 회로이다. 이 센스 앰프(30)는, 비반전 입력 단자(30a)의 신호에 의하여 게이트 제어되는 NMOS(31)와, 반전 입력 단자(30b)의 신호에 의하여 게이트 제어되는 NMOS(32)와, 이 NMOS(31, 32)와 전원 전위 VCC와의 사이에 접속된 P 차넬 MOS 트란지스터(이하, PMOS 라 함)(33, 34)로 이루는 카렌트 미러 회로와, 이 NMOS(31, 32)와 그랜드 GND 와의 사이에 접속되어 제어 신호 CN 에 의하여 온, 오프되는 전류원용의 NMOS(35)로 구성되어 있다.
라이트 앰프(40)는, 제어신호 CN을 인버터(36)로 반전한 반전제어 신호 CNN에 의하여 제어되고, 기입 데이터 선 WDa, WDb 쌍의 데이터를 구동하여 데이터 선 Da, Db 쌍으로 입력하는 회로이다. 이 라이트 앰프(40)는 기입 데이터 선 WDa와, 반전 제어 신호 CNN의 부정논리 적을 구하여 데이터 선 Da 로 출력하는 2 입력 NAND 게이트(41)와, 기입선 WDb 와 반전 제어 신호 CNN의 부정 논리적을 구하여 데이터 선 Db 로 출력하는 제2입력 NAND 게이트(42)로 구성되어 있다.
다음에 제2도를 읽어내는 동작 및 기입 동작에 관하여 설명한다.
읽어내는 동작의 경우, 제어신호 CN이 H 레벨이 되어 센스 앰프(30)가 선택된다. 제어 신호 CN은 인버터(36)에서 반전되고, 그 반전 제어 신호 CNN이 L 레벨이 되기 때문에, 라이트 앰프(40)가 비선택의 상태가 되고, 이 라이트 앰프(40)의 출력이 H 레벨이 된다. 그리고, 도시하지 않은 데코더에 의하여 워드선 WL이 H 레벨이 되고, 그 워드선 WL에 접속된 메모리 셀(10)이 선택되고, 이 메모리 셀(10)의 기억 데이터가 비트선 BLa, BLb 쌍으로 출력되고, 온 상태의 트란스퍼 게이트(21a, 21b) 및 데이터 선 Da, Db 쌍을 통해서 센스 앰프(30)에서 증폭되고, 출력단자(30c)에서 출력된다.
기입동작의 경우, 제어신호 CN이 L 레벨이 되고 센스 앰프(30)가 비선택 상태가 된다. 이 때, H 레벨의 반전 제어 신호 CNN에 의하여 라이트 앰프(40)가 선택된다. 그리고 도시하지 않은 데코더에 의하여 워드선 WL이 H 레벨, 및 칼럼선 CL 이 H 레벨이 되고, 그 워드선 WL에 접속된 메모리 셀(10)이 선택된다. 기입 데이터 선 WDa, WDb 쌍에서 공급된 기입 데이터가, 라이트 앰프(40)에서 구동되고, 데이터 선 Da, Db 쌍, 온 상태의 트란스퍼 게이트(21a, 21b) 및 비트선 BLa, BLb 쌍을 통해서 메모리 셀(10)로 기입된다.
제3도는, 종래의 또 다른 SRAM의 주요부를 나타내는 회로도이다.
이 SRAM은, 제2도와 동일하게, 복수의 메모리 셀(10)을 가지며, 이들은 워드선 WL에 의하여 선택하고, 이 메모리 셀(10)에서 읽어내진 데이터를 센스 앰프(30)에서 증폭하고, 출력 단자(30C)로부터 출력하도록 되어 있다. 각 메모리 셀(10)은 워드선 WL에 의하여 게이트 제어되고 비트선 BLa, BLb와의 사이에서 전하의 전송을 행하는 전송용의 NMOS(11, 12)와, 이 NMOS(11, 12) 사이에 접속되어 전원전위 VCC와 그랜드 GND 와의 사이에 비스듬하게 교차하게 접속된 NMOS(13, 14) 및 PMOS(15, 16)으로 이루는 플립 플롭으로 구성되어 있다.
다음에 제3도의 읽어내기 동작 및 기입 동작을 설명한다.
읽어내기 동작의 경우, 센스 앰프(30)이 선택되고, 도시하지 않은 데코더에 의하여 워드선 WL이 H 레벨이 되고, 메모리 셀(10) 내의 NMOS(11, 12)가 온하고, 이 메모리 셀(10)이 선택된다. 메모리 셀(10)이 선택되면, NMOS(13, 14) 및 PMOS(15, 16)에 의하여 유지된 데이터가, NMOS(11, 12)를 통해서 비트선 BLa, BLb 쌍으로 읽어내진다. 이때, 예를들면 메모리 셀(10)내의 NMOS(13)가 온 상태, NMOS(14)가 오프상태의 기억상태라고 하면, 이 NMOS(13)의 구동력에 의하여, 비트선 BLa가 L 레벨로, 비트선 BLb가 H 레벨이 된다. 그리고, 워드선 WL이 H 레벨이 되면 거의 동시에, 칼럼선 CL이 H 레벨이 되어 트란스퍼 게이트(21a, 21b)가 온 상태가 되고, 데이터 선 Da L 레벨, 데이터 선 Db가 H 레벨이 되고, 그 전위차가 센스 앰프(30)로 증폭되어 출력 단자(30C)에서 출력된다.
기입 동작의 경우, 센스 앰프(30)가 비선택 상태가 되고, 읽어 내기 동작과 동일하게 하여 메모리 셀(10)이 선택되고, 데이터선 Da, Db 쌍 및 비트선 BLa, BLb 쌍을 통해서 소정의 데이터가 메모리 셀(10)로 기입된다.
그러나, 상기 구성의 장치에서는, 다음과 같은 과제가 있었다.
(1) 제2도의 SRAM에서는, 통상, 센스 앰프(30)의 선택/비선택이 제어 신호 CN에서 제어되고, 읽어내는 때의 반전 출력 이네이블 신호 OEN에 의한 동작에는 의존하지 않는다. 이것은 출력 이네이블 엑세스 시간 Toe를 보장하기 위함이다. 그 때문에, 읽어 내기의 때의 반전 출력 이네이블 신호 OEN이 H 레벨이 되는 출력 플로팅 모드시에도, 센스 앰프(30)가 동작을 계속하고 있고, 저 소비 전력화의 방해가 되고 있다.
(2) 제3도의 SRAM에서는, 기입 직후의 읽어내기 동작에 있어서, 기입 데이터 선 Da, Db 쌍에 큰 전위차를 만든체로, 읽어내기 동작으로 이행하고, 또한 칼럼선 CL 혹은 워드선 WL이 천이한 경우(또 다른 번지의 메모리 셀이 선택된 경우), 이 데이터 선 Da, Db 쌍 및 비트선 BLa, BLb 쌍의 용량이 메모리 셀(10)에 비해서 충분히 크기 때문에, 오기입이 생길 우려가 있다. 그 때문에, 데이터 기입후, 일정한 시간을 두고 읽어내는 동작을 하지 않으면 안되기 때문에, 고속 동작의 방해가 된다고 하는 문제가 있다.
본 발명은, 상기 종래 기술이 갖고 있던 과제로서 읽어내는 때의 출력 플로팅 모드에 있어서, 센스 앰프가 작동을 계속하고 있기 때문에, 소비 전력이 커지는 점, 및 고속 동작시에 있어서의 기입 직후의 읽어내는 동작에 있어서 오기입이 생기는 점에 대해서 해결한 SRAM등의 반도체 집적회로 장치를 제공하는 것이다.
제1의 발명은, 상기 과제를 해결하기 위하여, 워드선과 상보적인 제1 및 제2의 비트선과의 교차 개소에 접속된 메모리 셀과, 제어 신호에 의하여 선택되어 상기 제1 및 제2의 비트선상의 전위차를 감지증폭하는 센스 앰프를 구비한 반도체 집적회로 장치에 있어서, H 레벨 또는 L 레벨의 어느 한쪽에서 출력 플로팅 모드로 하는 출력 이네이블 신호와 상기 제어신호의 논리를 취하여 상기 센스 앰프를 선택/비선택하는 구성으로 되어 있다.
제2의 발명에 있어서는 제1의 발명의 출력 이네이블 신호를 래치 신호로 하여 상기 센스 앰프의 출력을 래치하는 출력 래치 회로를, 설치하고 있다.
제3의 발명에서는 제1 및 제2의 워드선과 제1 및 제2의 비트선과의 교차 개소에 접속되고, 플립 플롭으로, 구성된 메모리와 상기 메모리 셀에의 데이터 기입시에는 상기 제1의 워드선만을 선택하여 상기 제1의 비트선으로 부터 데이터를 기입하고, 또한 상기 메모리로 부터의 데이터를 읽어낼때에는 상기 제1 및 제2의 워드선을 선택하여, 상기 제1 및 제2의 비트선으로 부터 데이터를 읽어내는 회로를, 구비하고 있다.
제1의 발명에 의하면, 이상과 같이 SRAM 등의 반도체 집적회로 장치를 구성했으므로, 센스 앰프의 선택/비선택에 출력 이네이블 신호의 이론이 가해지고, 출력 플로팅 모드에 있어서, 모든 센스 앰프가 비선택 상태가 되고, 저 소비 전력화가 도모된다.
제2의 발명에 의하면, 래치 회로는 출력 이네이블 신호에 의거하여 센스 앰프의 출력을 래치하므로, 출력 이네이블 엑세스 시간을 오래 끄는 적이 없고, 출력 플로팅 모드시에 있어서, 모든 센스 앰프를 비선택으로 하고, 저 소비 전력화가 도모된다.
제3의 발명에 의하면, 메모리 셀에의 데이터 기입시에, 한쪽의 제2의 워드선을 비선택 상태로 하여 한쪽만의 제1의 비트선에 의하여 데이터의 기입을 하는 것은, 데이터 기입 직후의 읽어내는 때의 오기입을 방지하는 역할이 있다. 따라서 상기 과제를 해결할 수 있는 것이다.
[실시예]
[실시예 1]
제1도는, 본 발명의 제1의 실시예를 나타내는 SRAM의 주요부의 회로도이고, 종래의 제2도중의 요소와 공통의 요소에는 공통의 부호가 붙혀져 있다. 이 SRAM에서는, 센스 앰프(30)내의 NMOS(35)의 게이트에 이 센스 앰프(30)를 제어하는 제어회로(50)가 접속되는 동시에, 이 센스 앰프(30)의 출력 단자(30c)에 출력 래치 회로(60)가 접속되어 있다.
기타의 회로 구성은, 종래의 제2도와 동일하다.
제어 회로(50)는, 제어신호 CN과 반전 출력 이네이블 신호 신호 OEN의 논리를 취해서 센스 앰프(30)내의 NMOS(35)를 게이트 제어하고, 이 센스 앰프(30)의 선택/비선택을 제어하는 회로이다. 이 제어 회로(50)는, 제어신호 CN과 전원전위 VCC의 부정이론 곱을 구하는 2 입적 NANA 게이트(51)와, 이 NANA 게이트(51)의 출력과 반전 출력 이네이블 신호 신호 OEN의 부정 논리 합을 구해서 센스 앰프(30)내의 NMOS(35)를 게이트 제어 하는 그 입력 NOR 게이트(52)로, 구성되어 있다.
출력 래치 회로(60)는, 반전 출력 이네이블 신호 OEN및 출력 이네이블 신호 OE를 래치 신호로서 센스 앰프(30)의 출력을 래치하는 회로이고, 비스듬히 걸어 접속된 NMOS(61, 62) 및 PMOS(63, 64)로 이루는 플립 플롭과, 이 플립플롭과 전원전위 VCC와의 사이에 접속되고 출력 이네이블 신호 OE에 의하여 게이트 제어되는 PMOS(65)와, 이 플립플롭과 GND 와의 사이에 접속되어 반전 출력 이네이블 신호 OEN에 의하여 게이트 제어되는 NMOS(66)로 구성되어 있다.
다음에, 읽어내는 때의 출력 및 출력 플로팅 동작 등에 대해서 설명한다.
메모리 셀(10)에서 데이터를 읽어내는 경우, 제어신호 CN 이 H 레벨, 및 반전 출력 이네이블 신호 OEN이 L 레벨이 되고, 제어회로(50)의 출력이 H 레벨이 되어 센스 앰프(30)내의 NMOS(35)가 온하고, 이 센스 앰프(30)가 선택된다. 반전 출력 이네이블 신호 OEN이 L 레벨 인때, 출력 이네이블 신호 OE가 H 레벨이기 때문에, 출력 래치 회로(60)내의 PMOS(65) 및 NMOS(66)가 오프 상태가 되고, 이 출력 래치 회로(60)가 출력을 래치하고 있지 않은 상태이다.
다음에, 도시하지 않은 데코더에 의하여 워드선 WL이 H 레벨, 및 칼럼선 CL이 H 레벨이 되면, 메모리 셀(10)이 선택되는 동시에, 트란스퍼 게이트(21a, 21b)가 온 상태가 된다. 메모리 셀(10)이 선택되면, 이 메모리 셀(10)의 기억 데이타가 비트선 BLa, BLb 쌍, 트란스퍼게이트(21a, 21b) 및 데이터 선 Da, Db 쌍을 통해서 센스 앰프(30)로 보내지고 이 센스 앰프(30)에서 증폭되어 출력 단자(30c)에서 출력된다.
이 상태에서, 반전 출력 이네이블 신호 OEN이 H 레벨이 되어 출력 플로팅 모드가 되면, 제어 회로(50)의 출력이 L 레벨이 되고, 센스 앰프(30) 내의 NMOS(35)가 오프 상태가 되어 이 센스 앰프(30)가 비선택 상태가 된다. 이때, 반전 출력 이네이블 신호 OEN이 H 레벨 및 출력 이네이블 신호 OE의 L 레벨에 의하여 출력 래치 회로(60)내의 PMOS(65) 및 NMOS(66)가 온 상태가 되고, 센스 앰프(30)의 출력 단자(30c) 상의 데이터가 이 출력 래치 회로(60)에서 래치되고, 래치된 데이터가 이 출력 단자(30c)에서 계속 출력한다.
또한, 데이타를 읽어낼때에 있어서는 제어신호 CN이 H 레벨이 되기 때문에, 이것이 인버터(36)에서 반전되어, 라이트 앰프(40)가 비선택 상태가 되고, 이 라이트 앰프(40)의 출력이 H 레벨이 된다. 메모리 셀(10)에의 데이터 기입시에는, 제어 신호 CN에 의하여 라이트 앰프(40)가 선택되고, 기입 데이터 선 WDa, WDb 쌍에서 공급된 기입 데이타가, 이 라이트 앰프(40)에서 구동되고, 데이터 선 Da, Db 쌍, 트란스퍼 게이트(21a, 21b) 및 비트선 BLa, BLb 쌍을 통해서 메모리 셀(10)로 기입된다.
본 실시예에서는, 센스 앰프(30)의 선택/비선택을 행할때에, 제어 신호 CN에 반전 출력 이네이블 신호 OEN의 이론을 가하여, 출력 플로팅 모드시에는 모든 센스 앰프(30)를 비선택 상태로 하도록 하였으므로, 저 소비 전력화가 가능해진다. 더욱이, 센스 앰프(30)의 선택시에, 반전 출력 이네이블 신호 OEN및 출력 이네이블 신호 OE에 의하여, 이 센스 앰프(30)의 출력을 출력 래치 회로(60)에서 래치하도록 했기 때문에, 출력 이네이블 엑세스 시간 Toe를 오래 끌게하지 않고, 출력 플로팅 모드시에 있어서의 저소비 전력화가 가능해진다.
[실시예 2]
제4도는, 본 발명의 제2의 실시예를 나타내는 SRAM의 주요부의 회로도이고, 종래의 제3도 중의 요소와 공통의 요소에는 공통의 부호가 사용되어 있다.
이 SRAM에서는, 종래의 제3도와 동일하게 복수의 메모리 셀(10)을 가지며, 그 메모리 셀(10)내의 전송용 NMOS(11)가, 제1의 비트선 BLa에, 전송용 NMOS(12)가 제2의 비트선 BLb 에 각각 접속되어 있다. 이 SRAM에서는 제3도와 상이하여, 읽어 내기 용의 제1의 워드선 WLa와 기입용의 제2의 워드선 WLb를 가지며, 그 제1의 워드선 WLa가 NMOS(11)의 게이트에, 제2의 워드선 WLb가 NMOS(12)의 게이트에 각각 접속되어 있다. 비트선 BLa, BLb 쌍의 일단은, 제3도와 동일하게 부하 저항용의 NMOS(20a, 20b)를 통해서 전원전위 VCC에 접속되고, 타단이 읽어내기 용 칼럼선 CL의 신호에 의하여 게이트 제어되는 트란스퍼 게이트(21a, 21b)를 통해서 데이터 선 Da, Db 쌍에 접속되어 있다.
또, 본 실시예의 SRAM에서는, 선택시에 L 레벨, 비선택시에 H 레벨이 되는 어드레스선 A와 2 입력 NOR 게이트(70)과 신호 반전용 인버터(71)와 기입용 칼럼선 CLa에 의하여 게이트 제어 되는 NMOS(72)가, 새로 설치되어 있다. 2 입력 NOR 게이트(70)는, 읽어낼때에, L 레벨, 기입시는 H 레벨이되는 라이트 이네이블 신호 WE와 어드레스 선 AL의 부정논리합을 구하고, 그 출력을 제1의 워드선 WLa로 출력하는 회로이다. 어드레스선 AL에는, 인버터(71)이 접속되고, 그 출력측이 제2의 워드선 WLb에 접속되어 있다. 기입용 칼럼선 CLa에 의하여 게이트 제어되는 NMOS(72)의 소스는, 제2의 비트선 BLb에 접속되고, 그 드레인이 기입 데이터선 WD에 접속되어 있다.
또한, 본 실시예의 SRAM에 있어서도, 종래의 제3도와 동일하게 센스 앰프(30)등이 설치되어 있다.
다음에, 기입직후의 읽어내기 동작등을 설명한다.
기입 동작의 경우, 라이트 이네이블 신호 WE가 H 레벨로, 선택 메모리 셀(10)의 어드레스선 AL이 L 레벨로 각각 천이 한다. 이 때문에, NOR 게이트(70)의 출력측에 접속된 워드선 WLa가 L 레벨로, 인버터(71)의 출력측으로 접속된 워드선 WLb가 H 레벨로 각각 천이 한다. 이에 따라, 메모리 셀(10)내의 NMOS(11)가 오프상태, NMOS(12)가 온 상태가 된다. 이때, 기입용 칼럼선 CLa를 H 레벨로 하는 동시에, 기입 데이터선 WD에 소정전위의 데이터를 입력하면, 온 상태의 NMOS(72) 및 비트선 BLb를 통해서 기입 데이터선 WD에서의 기입 데이터를 메모리 셀(10)으로 기입할 수 있다.
읽어내기 동작의 경우, 라이트 이네이블 신호 WE가 L 레벨로, 선택 메모리 셀(10)의 어드레스선 AL이 L 레벨로 천이한다. 이 때문에, NOR 게이트(70)의 출력측의 워드선 WLa가 H 레벨로, 인버터(71)의 출력측의 워드선 WLb가 H 레벨로 각각 천이하고, 메모리 셀(10)내의 NMOS(11, 12)가 온 상태가 된다. 이 때, 읽어내기 용의 칼럼선 CL을 H 레벨로 하면, 트란스퍼 게이트(21a, 21b)가 온 상태가 되고, 메모리 셀(10)의 기억 데이터가 비트선 BLa, BLb 쌍으로 출력되고, 이것이 이 트란스퍼 게이트(21a, 21b)를 통해서 데이터선 Da, Db 쌍으로 출력되고, 읽어 내기 동작이 종료한다.
본 실시예에서는, 메모리 셀(10)에의 데이터의 기입을, NMOS(72)를 통해서 한쪽의 비트선 BLb 에서 행하기 때문에, 종래와 같이 양쪽의 비트선 BLa, BLb 에서 기입하는 경우에 비해서 양 비트선 BLa, BLb 사이의 전위차가 작아진다. 그 때문에, 메모리 셀(10)의 기억 데이터가 잘못 기입될 우려가 없고, 기입 직후의 읽어내기 동작의 고속화가 가능하다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 여러가지 변형이 가능하다. 예를들면 메모리 셀(10) 및 센스 앰프(30)등을 또 다른 트란지스터 구성으로 한다거나, 제1도의 제어회로(50)를 또 다른 게이트 회로 등으로 구성한다거나, 출력 래치 회로(60)을 또 다른 트란지스터 구성으로 한다거나, 제4도의 NOR 게이트(70)를 또 다른 게이트 회로 등으로 구성 한다거나, 혹은 NMOS(72)를 또 다른 트란지스터로 구성해도 좋다. 또, 상기 실시예는, SRAM 이외의 또 다른 반도체 메모리 등의 반도체 집적회로 장치에도 적용 가능하다.
이상 상세히 설명한 바와 같이 제1의 발명에 의하면, 센스 앰프의 선택/비선택에 출력 이네이블 신호 이론을 가하도록 하였으므로, 출력 플로팅 모드시에 있어서 모든 센스 앰프를 비선택 상태에 놓고, 저 소비전력화를 도모할 수 있다.
제2의 발명에 의하면, 제1의 발명에 더하여, 출력 이네이블 신호에 의거하여, 래치 회로에 의하여 센스 앰프의 출력을 래치 하도록 하였으므로, 출력 이네이블 엑세스 시간을 오래끌게 하지 않고, 출력 플로팅 모드시에는 모든 센스 앰프를 비선택 상태로하고, 저 소비 전력화를 도모할 수 있다.
제3의 발명에 의하면, 한쪽의 워드선을 비선택 상태로 하고, 한쪽만 비트선에 의하여 데이터의 기입을 하도록 하였으므로, 종래와 같이 양쪽의 비트선에서 데이터를 기입하는 경우에 비해서 양 비트선 사이의 전위차가 작아지고, 기입 직후의 읽어내기 시에 있어서, 메모리 셀의 기억 데이터가 잘못 기입 된다고 하는 오기입이 방지될 수 있고, 기입 직후의 읽어내기 동작의 고속화가 가능해진다.

Claims (3)

  1. 워드선과 상보적인 제1 및 제2의 비트선과의 교차 개소에 접속된 메모리 셀과, 제어신호에 의하여 선택되어 상기 제1 및 제2의 비트 선상의 전위차를 검지증폭하는 센스 앰프를 구비한 반도체 집적회로 장치에 있어서, H 레벨 또는 L 레벨의 어느 한쪽에서 출력 플로팅 모드로 하는 아웃풋 이네이블 신호와 상기 제어 신호와의 논리를 취하여 상기 센스 앰프를 선택/비선택하는 구성으로 한 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제1항에 있어서, 상기 출력 이네이블 신호를 래치 신호로 하여 상기 센스 앰프의 출력을 래치하는 출력 래치 회로를 설치한 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제1 및 제2의 워드선과 제1 및 제2의 비트선과의 교차 개소에 접속되고, 플립플롭으로 구성된 메모리와, 상기 메모리 셀에의 데이터 기입시에는 상기 제1의 워드선만을 선택하여 상기 제1의 비트선으로 부터 데이터를 기입하고, 또한 상기 메모리로 부터의 데이터를 읽어낼때에는 상기 제1 및 제2의 워드선을 선택하여 상기 제1 및 제2의 비트선으로부터 데이터를 읽어내는 회로를 구비한 것을 특징으로 하는 반도체 집적회로 장치.
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