JPH073825B2 - 半導体集積回路およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路およびその製造方法に係り、特
にMOSトランジスタの不純物拡散層領域と導電体層との
接続構造、およびこの接続をMOSトランジスタのゲート
とセルフアライン構造で形成する方法に関する。

（従来の技術） 半導体集積回路におけるトランジスタの不純物拡散層領
域と導電体層との接続をトランジスタのゲートとセルフ
アライン構造で形成する技術として、例えば第35回応用
物理学関係連合講演会講演予稿集第２分冊、P611、講演
No.28p−Ｖ−14に示されている方法を、第３図（ａ）乃
至（ｄ）を参照して説明する。

即ち、半導体基板41上にゲート酸化膜42、第１の多結晶
シリコン膜43、第１の絶縁膜44を順次積層して二層構造
のゲート部を形成した後に、半導体基板41の表面で上記
ゲート部の下方のチャネル領域の両側にMOSトランジス
タのソース・ドレインとなる不純物拡散層領域451、452
を形成し、その後、上記ゲート部の側面に第２の絶縁膜
46を形成する。その後、半導体基板41上の全面に、下層
側から上層側へ熱酸化膜47/窒化膜48/第２の多結晶シリ
コン膜49/BPSG膜（ボロン・リン不純物を含むシリケー
トガラス膜）50を順次積層して多層膜を形成し、その
後、全面にレジスト51を設け、これを上記ゲート部上に
かかる大きさのコンタクトホールマスクによってパター
ニングし、このレジスト51をマスクとしてBPSG膜50の一
部を除去してコンタクトホールを形成する。この際、BP
SG膜50と第２の多結晶シリコン膜49とのエッチングレー
トの差から、第２の多結晶シリコン膜49は除去されない
で露出する。

次に、露出している第２の多結晶シリコン膜49を除去
し、その後、水蒸気雰囲気中で残りのBPSG膜50をリフロ
ーして平坦化すると共に、このBPSG膜50下の第２の多結
晶シリコン膜49を酸化して多結晶シリコン酸化膜49′と
する。最後に、露出している窒化膜48/熱酸化膜47を除
去し、このコンタクトホールを通して前記不純物拡散層
領域の一方451に接触するようにポリサイド配線52を形
成するものである。

しかし、上記方法では、ポリサイド配線51と不純物拡散
層領域451とのコンタクトをとった後にもBPSG膜50下に
窒化膜48が残り、この窒化膜48と酸化膜47、49′とは膨
脹率が違うので、後の熱工程でストレスが発生し、トラ
ンジスタ特性を劣化させてしまうという問題がある。

（発明が解決しようとする課題） 本発明は、上記した従来の半導体集積回路の製造方法に
よってトランジスタの不純物拡散層領域と導電体層との
接続をトランジスタのゲートとセルフアライン構造で形
成した場合、導電体層と不純物拡散層領域との接続をと
った後にも窒化膜が残り、この窒化膜と酸化膜との膨脹
率の違いにより、後の熱工程でストレスが発生し、トラ
ンジスタ特性を劣化させてしまうという問題があるのに
鑑みてなされたもので、トランジスタ特性を劣化させる
ことなく、ゲートとセルフアライン構造でMOSトランジ
スタの不純物拡散層領域と導電体との接続がとられる半
導体集積回路およびその製造方法を提供することを目的
とする。

［発明の構成］ （課題を解決するための手段） 請求項１の半導体集積回路は、第１導電型の半導体基板
上に形成されたゲート酸化膜と、このゲート酸化膜上に
形成されたMOSトランジスタのゲートとなる第１の導電
体と、この第１の導電体上に形成された第１の絶縁膜
と、前記半導体基板内に形成され、前記MOSトランジス
タのソース・ドレインとなる前記第１導電型とは逆の第
２導電型の不純物拡散層領域と、前記第１の導電体の側
面に形成された第２の絶縁膜と、前記半導体基板と第１
の絶縁膜と第２の絶縁膜との上に形成された第３の絶縁
膜と、この第３の絶縁膜中に形成された前記第１の絶縁
膜上にかかる大きさを有するコンタクトホールを通し
て、前記不純物拡散領域に接触するように形成された第
２の導電体とを具備する半導体集積回路において、前記
第３の絶縁膜は、耐酸化性を有する膜を含む複合膜から
なり、かつ、前記コンタクトホール部以外の前記不純物
拡散層領域の一部上には前記耐酸化性を有する膜が存在
しないように形成されていることを特徴とする。

請求項３の半導体集積回路の製造方法は、第１導電型の
半導体基板上にゲート酸化膜、MOSトランジスタのゲー
トとなる第１の導電体、第１の絶縁膜を順次積層して形
成する工程と、前記半導体基板内で前記MOSトランジス
タのソース・ドレインとなる前記第１導電型とは逆の第
２導電型の不純物拡散層領域を形成する工程と、前記第
１の導電体の側面に第２の絶縁膜を形成する工程と、前
記半導体基板上に第１の酸化膜を形成する工程と、前記
MOSトランジスタのソース・ドレインとなる不純物拡散
層領域のうちの片側の不純物拡散層領域上の前記第１の
酸化膜上に窒化シリコン膜を形成する工程と、前記半導
体基板上の全面に多結晶シリコン膜を形成する工程と、
この多結晶シリコン膜上に不純物を含むシリケートガラ
ス膜を形成する工程と、前記窒化シリコン膜上部の前記
シリケートガラス中に前記第１の絶縁膜上にかかる大き
さのコンタクトホールを形成する工程と、水蒸気雰囲気
中で前記シリケートガラス膜の残りをリフローして平坦
化すると共に、前記多結晶シリコン膜を全て酸化して多
結晶シリコン酸化膜とする工程と、前記シリケートガラ
ス膜の下部以外の露出している前記コンタクトホール内
の前記多結晶シリコン酸化膜とその下の前記窒化シリコ
ン膜と第１の酸化膜とを除去する工程と、前記シリケー
トガラス膜上および前記コンタクトホール内に第２の導
電体を形成する工程とを具備することを特徴とする。

請求項４の半導体集積回路の製造方法は、第１導電型の
半導体基板上にゲート酸化膜、MOSトランジスタのゲー
トとなる第１の導電体、第１の絶縁膜を順次積層して形
成する工程と、前記半導体基板内で前記MOSトランジス
タのソース・ドレインとなる前記第１導電型とは逆の第
２導電型の不純物拡散層領域を形成する工程と、前記第
１の導電体の側面に第２の絶縁膜を形成する工程と、前
記半導体基板上に第１の酸化膜を形成する工程と、前記
MOSトランジスタのソース・ドレインとなる不純物拡散
層領域のうちの片側の不純物拡散層領域上の前記第１の
酸化膜上に窒化シリコン膜を形成する工程と、前記半導
体基板上の全面に多結晶シリコン膜を形成する工程と、
この多結晶シリコン膜上に不純物を含むシリケートガラ
ス膜を形成する工程と、前記窒化シリコン膜上部の前記
シリケートガラス中に前記第１の絶縁膜上にかかる大き
さのコンタクトホールを形成する工程と、前記シリケー
トガラス膜の下部以外の露出している前記コンタクトホ
ール内の前記多結晶シリコン膜を除去する工程と、水蒸
気雰囲気中で前記シリケートガラス膜の残りをリフロー
して平坦化すると共に、前記多結晶シリコン膜を全て酸
化して多結晶シリコン酸化膜とする工程と、前記シリケ
ートガラス膜の下部以外の露出している前記コンタクト
ホール内の前記窒化シリコン膜とその下の前記第１の酸
化膜とを除去する工程と、前記シリケートガラス膜上お
よび前記コンタクトホール内に第２の導電体を形成する
工程とを具備することを特徴とする。

（作用） 請求項１に記載したような構成によれば、基板の酸化を
防止するための耐酸化性膜を、コンタクトホール部以外
の不純物拡散層領域上には存在しないように構成してい
るので、第２の導電体と不純物拡散層領域との接続をと
った後の熱工程でストレスが発生することがなく、トラ
ンジスタ特性の劣化を引き起こすおそれはなくなる。

請求項３及び請求項４に示した製造方法によれば、コン
タクトホール部以外の不純物拡散層領域上に耐酸化性膜
が残存されないので、第２の導電体と不純物拡散層領域
との接続をとった後の熱工程でストレスが発生すること
がなく、トランジスタ特性の劣化を引き起こすおそれは
なくなる。しかも、トランジスタの不純物拡散層領域と
第２の導電体との接続は、トランジスタのゲートとセル
フアライン構造で形成できる。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。

第１図（ａ）乃至（ｄ）は、本発明に至る前段階の半導
体集積回路の製造工程を示している。即ち、先ず、第１
図（ａ）に示すように、第１導電型の半導体基板１上
に、厚さ150〜200Å程度のゲート酸化膜３を形成した
後、厚さ2000〜4000Å程度の第１の多結晶シリコン膜４
を堆積し、この多結晶シリコン膜４上に厚さ2000〜4000
Å程度の第１の絶縁膜５、例えばCVD（化学的気相成
長）法によるSiO₂膜（CVD酸化膜）５を堆積し、この第
１の絶縁膜５および第１の多結晶シリコン膜４の二層を
パターニングしてMOS（絶縁ゲート型）トランジスタの
ゲート部を形成する。

次に、半導体基板１の表面で上記ゲート部の下方のチャ
ネル領域の両側に、上記MOSトランジスタのソース・ド
レインとなる第２導電型の不純物拡散層領域21および22
を形成する。次に、上記ゲート部の側面に、例えばSiN
膜（窒化シリコン膜）からなる第２の絶縁膜６を形成す
る。

次に、第１図（ｂ）に示すように、半導体基板１上に第
１の酸化膜7/第２の多結晶シリコン膜8/不純物を含むシ
リケートガラス膜（例えばBPSG膜９）を順次積層する。
即ち、先ず、半導体基板１上に、例えば厚さ200Å程度
の第１の酸化膜（例えば熱酸化膜）７を形成し、この上
に厚さ300〜500Å程度の第２の多結晶シリコン膜８を堆
積し、この多結晶シリコン膜８上に厚さ4000〜6000Å程
度のBPSG膜９を形成する。

次に、半導体基板１上にレジスト10を設け、第１図
（ｃ）に示すように、前記ゲート部上にかかる大きさの
コンタクトホールパターンを有するマスクによりレジス
ト10をパターニングし、このレジスト10をマスクとして
BPSG膜９の一部をエッチング除去してコンタクトホール
を形成する。

次に、レジスト10を剥離した後、水蒸気雰囲気中で例え
ば900℃の温度で20〜60分酸化することにより、第１図
（ｄ）に示すように、BPSG膜９の残りをリフローして平
坦化すると共に、第２の多結晶シリコン膜８を全て酸化
して多結晶シリコン酸化膜11とする。次に、RIE（反応
性イオンエッチング）法により、BPSG膜９の下部以外の
露出している前記コンタクトホール内の多結晶シリコン
酸化膜11とその下の熱酸化膜７とを除去し、半導体基板
１上の全面（コンタクトホール内を含む）に例えば厚さ
4000Å程度のポリサイドからなる導電体層12を形成して
前記不純物拡散層領域のうちの一方21に接触をとった
後、この導電体層12のパターニングを行って配線を形成
する。この後は、通常の半導体集積回路の製造プロセス
にしたがって所望の半導体集積回路を実現する。

なお、第２の絶縁膜６としては、前記SiN膜以外の例え
ばCVD酸化膜でもよい。また、導電体層12としては、前
記ポリサイド以外の例えば多結晶シリコンやシリサイド
でもよい。

上記のように製造された半導体集積回路によれば、半導
体基板１上に下層側から上層側へ熱酸化膜7/多結晶シリ
コン酸化膜11/BPSG膜９が順次積層されてなる三層構造
の多層膜が形成されており、このBPSG膜９の下側には窒
化膜を含まず、コンタクトホール部以外の不純物拡散層
領域22の一部上には耐酸化性を有する膜が存在しないよ
うに構成されているので、導電体層12と不純物拡散層領
域21との接続をとった後の熱工程でストレスが発生する
ことがなく、トランジスタ特性の劣化を引き起こすおそ
れはなくなる。しかも、トランジスタの不純物拡散層領
域21と導電体層12との接続は、トランジスタのゲート部
とセルフアライン構造で形成されている。

また、上記したような半導体集積回路の製造方法によれ
ば、MOSトランジスタのゲート部の側面に第２の絶縁膜
６を形成した後、窒化膜を含まない前記三層構造の多層
膜を形成し、上記ゲート部上にかかる大きさのコンタク
トホールマスクによってコンタクトホールを形成し、こ
のコンタクトホールを通して前記不純物拡散層領域21に
接触するように導電体層12を形成するので、上記したよ
うな特長を有する半導体集積回路を容易に形成すること
ができる。

また、上記したような半導体集積回路の製造方法におい
て、第２の絶縁膜６が耐酸化性を持つと、第２の多結晶
シリコンを酸化する際に、トランジスタのゲートの多結
晶シリコン膜４が酸化されず、トランジスタ特性が変化
されることがない。

次に、本発明の半導体集積回路の製造方法の実施例を第
２図（ａ）乃至（ｃ）を参照しながら説明する。即ち、
先ず、第２図（ａ）に示すように、半導体基板１上に、
厚さ150〜200Å程度のゲート酸化膜３を形成した後、厚
さ2000〜4000Å程度の第１の多結晶シリコン膜４を堆積
し、この多結晶シリコン膜４上に厚さ2000〜4000Å程度
のCVD酸化膜からなる第１の絶縁膜５を堆積し、この第
１の絶縁膜５および第１の多結晶シリコン膜４の二層を
パターニングしてMOSトランジスタのゲート部を形成す
る。

次に、半導体基板１の表面で上記ゲート部の下方のチャ
ネル領域の両側に、上記MOSトランジスタのソース・ド
レインとなる不純物拡散層領域21および22を形成する。
次に、上記ゲート部の側面に、例えばSiN膜からなる第
２の絶縁膜６を形成する。次に、半導体基板１上に、例
えば厚さ200Å程度の第１の酸化膜７を形成し、この上
に厚さ250Å程度のSiN膜13を形成する。次に、少なくと
もコンタクト部上にSiN膜13が残るように、半導体基板
１上にレジストパターン14を設け、このレジストパター
ン14をマスクとしてSiN膜13の一部を剥離する。

次に、レジストパターン14を剥離した後、第２図（ｂ）
に示すように、半導体基板１上の全面に、例えば厚さ30
0〜500Å程度の第２の多結晶シリコン膜８を堆積し、こ
の上に厚さ4000〜6000Å程度のBPSG膜９を形成する。次
に、半導体基板１上にレジスト10を設け、前記ゲート部
上にかかる大きさのコンタクトホールパターンを有する
マスクによりレジスト10をパターニングし、このレジス
ト10をマスクとしてBPSG膜９の一部をエッチング除去し
てコンタクトホールを形成する。

次に、レジスト10を剥離した後、水蒸気雰囲気中で例え
ば900℃の温度で20〜60分酸化することにより、第２図
（ｃ）に示すように、BPSG膜９の残りをリフローして平
坦化すると共に、第２の多結晶シリコン膜８を全て酸化
して多結晶シリコン酸化膜11とする。次に、RIE法によ
り、BPSG膜９の下部以外の露出している前記コンタクト
ホール内の多結晶シリコン酸化膜11とその下のSiN膜13
と酸化膜７とを除去し、半導体基板１上の全面（コンタ
クトホール内を含む）に、例えば厚さ4000Å程度のポリ
サイドからなる導電体層12を形成し前記不純物拡散層領
域のうちの一方21に接触をとった後、この導電体層12の
パターニングを行って配線を形成する。この後は、通常
の半導体集積回路の製造プロセスにしたがって所望の半
導体集積回路を実現する。

なお、第２の絶縁膜６としては、前記SiN膜13以外の例
えばCVD酸化膜でもよい。また、導電体層12としては、
前記ポリサイド以外の例えば多結晶シリコンやシリサイ
ドでもよい。

上記実施例によって製造された半導体集積回路において
も、第１図（ａ）乃至（ｄ）に示した半導体集積回路と
同様に、半導体基板１上に下層側から上層側へ熱酸化膜
7/多結晶シリコン酸化膜11/BPSG膜９が順次積層されて
なる三層構造の多層膜が形成されており、コンタクトホ
ール部以外の不純物拡散層領域22の一部上には耐酸化性
を有する膜が存在しないように構成されているので、導
電体層12と不純物拡散層領域21との接続をとった後の熱
工程でストレスが発生することがなく、トランジスタ特
性の劣化を引き起こすおそれはなくなる。

なお、上記実施例においては、水蒸気雰囲気中で第２の
多結晶シリコン膜８を全て酸化して多結晶シリコン酸化
膜11とし、その後、露出しているコンタクトホール内の
多結晶シリコン酸化膜11とその下のSiN膜13と酸化膜７
とをRIE法により除去した。しかし、この時、SiN膜13の
下にある前記ゲート部のCVD酸化膜５もエッチングされ
る。そして、RIE法によるSiN膜13下の酸化膜７に対する
エッチングのばらつきは数％程度あることから、上記ゲ
ート部のCVD酸化膜５がエッチングされ過ぎると、このC
VD酸化膜５の下にある第１の多結晶シリコン膜４と後の
工程で作られる導電体層12とが短絡するおそれがある。
これを避けるためには、上記実施例の一部を次のように
変更すればよい。

即ち、前記水蒸気雰囲気中で第２の多結晶シリコン膜８
を酸化する前に、露出しているコンタクトホール内の第
２の多結晶シリコン膜８のみをRIE法により除去し、そ
の後に、水蒸気雰囲気中で酸化してBPSG膜９の残りをリ
フローして平坦化すると共に、このBPSG膜９下の第２の
多結晶シリコン膜８を全て酸化して多結晶シリコン酸化
膜11とし、次に、RIE法により、BPSG膜９の下部以外の
露出しているコンタクトホール内のSiN膜13とその下の
酸化膜７とを除去するように変更する。

［発明の効果］ 上述したように本発明によれば、トランジスタ特性を劣
化させることなく、ゲートとセルフアライン構造でMOS
トランジスタの不純物拡散層領域と導電体層との接続を
とることができる半導体集積回路およびその製造方法を
実現できる。

【図面の簡単な説明】

第１図（ａ）乃至（ｄ）は本発明に至る前段階の半導体
集積回路の製造方法における各工程での基板を示す断面
図、第２図（ａ）乃至（ｃ）は本発明の半導体集積回路
の製造方法の実施例における各工程での基板を示す断面
図、第３図（ａ）乃至（ｄ）は従来の半導体集積回路の
製造方法における各工程での基板を示す図である。 １…半導体基板、21、22…MOSトランジスタのソース・
ドレインとなる不純物拡散層領域、３…ゲート酸化膜、
４…第１の多結晶シリコン膜、５…CVD酸化膜（第１の
絶縁膜）、６…SiN膜（第２の絶縁膜）、７…熱酸化膜
（第１の酸化膜）、８…第２の多結晶シリコン、９…BP
SG膜（シリケートガラス膜）、10、14…レジスト、11…
多結晶シリコン酸化膜、12…ポリサイド（導電体層）、
13…SiN膜。

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板上に形成されたゲ
   ート酸化膜と、このゲート酸化膜上に形成されたMOSト
   ランジスタのゲートとなる第１の導電体と、この第１の
   導電体上に形成された第１の絶縁膜と、前記半導体基板
   内に形成され、前記MOSトランジスタのソース・ドレイ
   ンとなる前記第１導電型とは逆の第２導電型の不純物拡
   散層領域と、前記第１の導電体の側面に形成された第２
   の絶縁膜と、前記半導体基板と第１の絶縁膜と第２の絶
   縁膜との上に形成された第３の絶縁膜と、この第３の絶
   縁膜中に形成された前記第１の絶縁膜上にかかる大きさ
   を有するコンタクトホールを通して、前記不純物拡散層
   領域に接触するように形成された第２の導電体とを具備
   する半導体集積回路において、前記第３の絶縁膜は、耐
   酸化性を有する膜を含む複合膜からなり、かつ、前記コ
   ンタクトホール部以外の前記不純物拡散層領域の一部上
   には前記耐酸化性を有する膜が存在しないように形成さ
   れていることを特徴とする半導体集積回路。
2. 【請求項２】前記第２の絶縁膜は耐酸化性を持つことを
   特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】第１導電型の半導体基板上にゲート酸化
   膜、MOSトランジスタのゲートとなる第１の導電体、第
   １の絶縁膜を順次積層して形成する工程と、 前記半導体基板内で前記MOSトランジスタのソース・ド
   レインとなる前記第１導電型とは逆の第２導電型の不純
   物拡散層領域を形成する工程と、 前記第１の導電体の側面に第２の絶縁膜を形成する工程
   と、 前記半導体基板上に第１の酸化膜を形成する工程と、 前記MOSトランジスタのソース・ドレインとなる不純物
   拡散層領域のうちの片側の不純物拡散層領域上の前記第
   １の酸化膜上に窒化シリコン膜を形成する工程と、 前記半導体基板上の全面に多結晶シリコン膜を形成する
   工程と、 この多結晶シリコン膜上に不純物を含むシリケートガラ
   ス膜を形成する工程と、 前記窒化シリコン膜上部の前記シリケートガラス中に前
   記第１の絶縁膜上にかかる大きさのコンタクトホールを
   形成する工程と、 水蒸気雰囲気中で前記シリケートガラス膜の残りをリフ
   ローして平坦化すると共に、前記多結晶シリコン膜を全
   て酸化して多結晶シリコン酸化膜とする工程と、 前記シリケートガラス膜の下部以外の露出している前記
   コンタクトホール内の前記多結晶シリコン酸化膜とその
   下の前記窒化シリコン膜と第１の酸化膜とを除去する工
   程と、 前記シリケートガラス膜上および前記コンタクトホール
   内に第２の導電体を形成する工程と を具備することを特徴とする半導体集積回路の製造方
   法。
4. 【請求項４】第１導電型の半導体基板上にゲート酸化
   膜、MOSトランジスタのゲートとなる第１の導電体、第
   １の絶縁膜を順次積層して形成する工程と、 前記半導体基板内で前記MOSトランジスタのソース・ド
   レインとなる前記第１導電型とは逆の第２導電型の不純
   物拡散層領域を形成する工程と、 前記第１の導電体の側面に第２の絶縁膜を形成する工程
   と、 前記半導体基板上に第１の酸化膜を形成する工程と、 前記MOSトランジスタのソース・ドレインとなる不純物
   拡散層領域のうちの片側の不純物拡散層領域上の前記第
   １の酸化膜上に窒化シリコン膜を形成する工程と、 前記半導体基板上の全面に多結晶シリコン膜を形成する
   工程と、 この多結晶シリコン膜上に不純物を含むシリケートガラ
   ス膜を形成する工程と、 前記窒化シリコン膜上部の前記シリケートガラス中に前
   記第１の絶縁膜上にかかる大きさのコンタクトホールを
   形成する工程と、 前記シリケートガラス膜の下部以外の露出している前記
   コンタクトホール内の前記多結晶シリコン膜を除去する
   工程と、 水蒸気雰囲気中で前記シリケートガラス膜の残りをリフ
   ローして平坦化すると共に、前記多結晶シリコン膜を全
   て酸化して多結晶シリコン酸化膜とする工程と、 前記シリケートガラス膜の下部以外の露出している前記
   コンタクトホール内の前記窒化シリコン膜とその下の前
   記第１の酸化膜とを除去する工程と、 前記シリケートガラス膜上および前記コンタクトホール
   内に第２の導電体を形成する工程と を具備することを特徴とする半導体集積回路の製造方
   法。