JPH06150675A - フラッシュメモリ - Google Patents
フラッシュメモリInfo
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- JPH06150675A JPH06150675A JP30139392A JP30139392A JPH06150675A JP H06150675 A JPH06150675 A JP H06150675A JP 30139392 A JP30139392 A JP 30139392A JP 30139392 A JP30139392 A JP 30139392A JP H06150675 A JPH06150675 A JP H06150675A
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Abstract
と比較する複数の差動アンプからなる差動アンプアレイ
7が設けられ、ワード線W1〜Wmに8Vの電圧を印加す
ると共に、ソース線Sに5Vの電圧を印加する。 【効果】 消去プログラムの確認を一括して行うことが
できるので、フラッシュメモリの消去時間を短縮するこ
とができるようになる。
Description
止するために消去プログラムを実行するフラッシュメモ
リに関する。
ジスタにフローティングゲートが設けられ、制御ゲート
−ドレイン間に高電圧を印加して、ドレイン接合付近に
発生するホットエレクトロンを、このフローティングゲ
ートに注入することにより、情報の記憶(書込み)を行
う半導体記憶装置である。そして、このフラッシュメモ
リは、紫外線消去型のEPROM[Erasable and Progra
mmable Read Only Memory]と同様の低チップコストを実
現しながら、チップ一括又はブロック単位でEEPRO
M[Electrically EPROM]と同様に電気的に消去を行うこ
とができるため、近年、書き換え可能な不揮発性の記憶
装置として広く利用されるようになって来ている。
に、フローティングゲートを有する多数のメモリセルト
ランジスタ1の制御ゲートとドレインをマトリクス状に
配置されたワード線W1〜Wmとビット線B1〜Bnにそれ
ぞれ接続すると共に、ソースを共通のソース線Sに接続
している。各ワード線W1〜Wmは、ワード線選択回路2
(ローデコーダ)に接続されている。このワード線選択
回路2は、外部からのアドレスに応じてワード線W1〜
Wmを選択する回路である。また、各ビット線B1〜Bn
は、ビット線選択回路3(カラムデコーダ)を介してデ
ータ線Dに接続されている。このビット線選択回路3
は、外部からのアドレスに応じてビット線B1〜Bnを選
択しデータ線Dに接続する回路である。そして、このデ
ータ線Dは、センスアンプ4に接続されている。センス
アンプ4は、データ線D上に読み出した信号を増幅し、
‘0’又は‘1’の値を判定する回路である。
れたデータの消去を行う場合には、ソース線Sに消去用
高電圧(12V)を印加すると共に、ワード線W1〜Wm
を接地レベル又はそれ以下の電位に設定する。すると、
メモリセルトランジスタ1のソース−制御ゲート間に大
きな電位差が加わり、フローティングゲート内の電子が
絶縁膜を介してトンネル現象によりF/N電流となって
ソースに引き抜かれ、これによって記憶データの消去が
行われる。
ランジスタ1のしきい値電圧は一般に5Vよりも高く、
消去されたままの状態のメモリセルトランジスタ1のし
きい値電圧は1V〜3V程度となり、フローティングゲ
ートに蓄えられる電子の量も書込みされているかどうか
によって大きく異なる。したがって、これらのメモリセ
ルトランジスタ1を、そのままチップ単位又はブロック
単位で一括して消去すると、もともと消去されたままの
状態であったメモリセルトランジスタ1が過剰消去とな
る。そして、この過剰消去状態となったメモリセルトラ
ンジスタ1は、しきい値電圧が0V以下となるため、制
御ゲートを0Vにしてもドレイン−ソース間にリーク電
流が流れるようになり、同じビット線B1〜Bnに接続さ
れる他のメモリセルトランジスタ1の正常な読み出し動
作を阻害するようになる。
を行う場合には、予め消去対象となる全メモリセルトラ
ンジスタ1に書込みを行う消去プログラムを実行するよ
うにしていた。消去プログラムによって書込みを行う
と、全メモリセルトランジスタ1のしきい値電圧が5V
以上に揃うので、過剰消去を防止することができる。こ
の消去プログラムによる書込み動作は、通常は各メモリ
セルトランジスタ1ごとに行う。ただし、最近では、F
/N電流を用いて全てのメモリセルトランジスタ1を一
括して書込みするフラッシュライト機能が実現され、こ
れによって消去プログラムに要する時間を短縮すること
ができるようになった。
ログラムでは、メモリセルトランジスタ1への書込みを
行った後に、この書込みが正常に行われたかどうかを確
認する必要がある。そして、従来は、各メモリセルトラ
ンジスタ1ごとに読み出し動作を実行することによりこ
の確認を行っていたため、たとえフラッシュライト機能
によって書込みに要する時間を短くしたとしても、まだ
この確認に長時間を要し、これがフラッシュメモリの消
去時間を短縮するための大きな障害になっていた。
成されたものであり、消去プログラムの確認を一括して
行うことにより、消去時間の短いフラッシュメモリを提
供することを目的としている。
に、請求項1の発明は、フローティングゲートを有する
メモリセルトランジスタの制御ゲートとドレインとが、
マトリクス状に配置されたワード線とビット線とに接続
され、かつソースが共通のソース線に接続されたフラッ
シュメモリにおいて、ビット線の電位を所定電圧と比較
するビット線電位比較回路が設けられ、ワード線に書込
み時のしきい値電圧以上の電圧を印加すると共に、ソー
ス線に適当な電圧を印加する消去プログラム確認手段が
設けられたことを特徴としている。
に加え、ビット線電位比較回路のいずれか1つでもビッ
ト線の電位が所定電圧より高いと判定した場合に、これ
を検出する判定回路が設けられたことを特徴としてい
る。
のしきい値電圧以上の電圧を印加すると共に、ソース線
に適当な電圧を印加すると、ビット線には、そのビット
線に接続される最低のしきい値電圧を有するメモリセル
トランジスタのしきい値電圧とワード線の電位との差の
電位が現れる。そして、ビット線電位比較回路がこのと
きのビット線の電位を所定電圧と比較し、このビット線
の電位が所定電圧より高いと判定した場合には、そのビ
ット線に正常に書込みされていないメモリセルトランジ
スタが存在することを示す。
ログラム確認手段を動作させて、このときの各ビット線
の電位をビット線電位比較回路によって所定電圧と比較
すれば、個別にメモリセルトランジスタの読み出しを行
わなくても、正常に書込みされなかったメモリセルトラ
ンジスタが存在するかどうかを一括して確認することが
できる。
ごとに正常に書込みされなかったメモリセルトランジス
タの存在を検出するが、請求項2に示すように、いずれ
か1つでもビット線の電位が所定電圧より高いと判定し
たビット線電位比較回路があることを判定回路によって
検出できるようにしておけば、複数のビット線上のメモ
リセルトランジスタをさらにまとめて確認することがで
きるようになる。
図1〜図3に本発明の一実施例を示す。図1は本発明の
一実施例を示すものであって、フラッシュメモリの構成
を示すブロック図である。なお、前記図4に示す従来例
と同様の機能を有する構成部材には同じ番号を付記して
説明を省略する。
けて消去プログラムの確認を一度に実行することができ
るようにしたフラッシュメモリについて説明する。
号φPによって制御される第1トランスファゲートアレ
イ5の各トランスファゲートを介して接続されている。
したがって、信号φPがアクティブになると、第1トラ
ンスファゲートアレイ5の各トランスファゲートがON
となり、各ビット線B1〜Bnとソース線Sとの間を接続
して電位を等しくするようになっている。
よって制御される第2トランスファゲートアレイ6の各
トランスファゲートを介して差動アンプアレイ7の各差
動アンプの一方の入力に接続されている。この差動アン
プアレイ7の各差動アンプの他方の入力には、同じ信号
φcによって制御される第3トランスファゲートアレイ
8の各トランスファゲートを介して参照電圧発生回路9
の出力が接続されている。この参照電圧発生回路9は、
所定の参照電圧Vrefを出力する回路である。差動アン
プアレイ7の各差動アンプは、DRAM[Dynamic Rando
m Access Memory]のセンスアンプとして一般に用いられ
る増幅回路であり、信号φsによって動作が制御され
る。従って、信号φcと信号φsがアクティブになると、
差動アンプは入力された各ビット線B1〜Bnの電位と参
照電圧Vrefを比較し、各ビット線B1〜Bnの電位の方
が大きい場合にHレベルとなる信号を出力することにな
る。
出力は、信号φEによって制御される判定回路10に送
られるようになっている。この判定回路10は、信号φ
Eがアクティブな場合に、いずれか1つでも差動アンプ
の出力がHレベルになると、Hレベル(アクティブ)の
エラー信号ERRを出力する回路である。
プログラム動作を説明する。
1ごとに書込みを行うか、又はフラッシュライト機能を
用いて全メモリセルトランジスタ1を一括して書込みす
ることにより実行する。
ずビット線選択回路3を非選択の状態にして、信号φ
s,φEを非アクティブとし、全ワード線W1〜Wmに8V
を印加すると共にソース線Sに0Vを印加して、信号φ
P,φcをアクティブにする。すると、ビット線B1〜Bn
が第1トランスファゲートアレイ5を介してソース線S
に接続され、各メモリセルトランジスタ1の電荷が放電
され、各ビット線B1〜Bnの電位が0Vになる。ま
た、差動アンプアレイ7の各差動アンプには、第2トラ
ンスファゲートアレイ6を介してこのビット線B1〜Bn
の0Vの電位が入力されると共に、第3トランスファゲ
ートアレイ8を介して参照電圧発生回路9の参照電圧V
refが入力される。
ビット線B1〜Bnをソース線Sから切り離した後、ソー
ス線Sの電位を5Vまで引き上げる。すると、各メモリ
セルトランジスタ1を介してビット線B1〜Bnの電位が
上昇することになるが、このときのビット線B1〜Bnの
電位は、各ビット線B1〜Bnに接続されるメモリセルト
ランジスタ1のうちで最もしきい値電圧が低いメモリセ
ルトランジスタ1に依存することになる。即ち、例えば
あるビット線Bに接続されたメモリセルトランジスタ1
のしきい値が5V,6V及び7Vであったとすると、5
Vのしきい値電圧のメモリセルトランジスタ1に依存す
ることになり、このビット線Bはワード線W1〜Wmの電
位VW(8V)からメモリセルトランジスタ1のしきい
値電圧Vth(5V)を引いた3Vの電位となる。
2トランスファゲートアレイ6と第3トランスファゲー
トアレイ8を遮断すると共に、信号φsをアクティブに
して差動アンプアレイ7の各差動アンプを動作させる
と、ビット線B1〜Bnの電位が参照電圧Vrefよりも高
い場合に出力がHレベルとなる。即ち、例えば参照電圧
発生回路9の参照電圧Vrefを3Vに設定しておけば、
ビット線B1〜Bnの電位が3Vを超えた場合にHレベル
が出力され、このビット線B1〜Bnに接続されるいずれ
かのメモリセルトランジスタ1のしきい値電圧Vthが5
Vに満たないことを示すようになる。また、判定回路1
0は、信号φEがアクティブになることにより、いずれ
かの差動アンプの出力がHレベルになると、アクティブ
なエラー信号ERRを出力する。
エラー信号ERRがアクティブになると、しきい値電圧
Vthが十分高くないメモリセルトランジスタ1が存在す
ることになり、消去プログラムが完全ではないことを示
す。そして、この場合には、再度消去プログラムを実行
することになる。
よれば、消去対象となる全メモリセルトランジスタ1に
ついて一括して消去プログラムの確認を実行することが
できるので、消去時間を大幅に短縮することができるよ
うになる。
って、フラッシュメモリの構成を示すブロック図であ
る。なお、上記図1に示す第1実施例と同様の機能を有
する構成部材には同じ番号を付記して説明を省略する。
プアレイ7の差動アンプを1本のビット線Bごとに設け
ていたが、本実施例では、2本のビット線Bに1個の差
動アンプを設けている。そして、信号φcを信号φc1と
信号φc2に分けて、いずれをアクティブにするかによっ
て2本のビット線Bの選択を行うようにしている。
1〜Bnの配列ピッチが短いため、第1実施例のように1
本のビット線Bごとに差動アンプを1個配置するのはレ
イアウト上困難が大きい。しかし、本実施例では、2本
のビット線Bごとに1個の差動アンプを配置すれば足り
るため、本実施例のフラッシュメモリのレイアウトに無
理が生じない。
個の差動アンプを配置したが、例えば4本のビット線B
ごとに1個の差動アンプを配置することも可能である。
ただし、本実施例でも2本のビット線Bについて2回に
分割して消去プログラムの確認を行う必要があり、さら
にビット線Bの本数が増えるとこの確認の回数も増加す
ることになる。もっとも、このように確認の回数が増加
しても、複数のビット線Bに接続されるメモリセルトラ
ンジスタ1の消去プログラムの確認を一括して実行でき
ることにはかわりないため、各メモリセルトランジスタ
1を個別にアクセスして確認を行う場合に比べれば、程
度の差こそあれ大幅な時間短縮が可能となる。
もので、消去後の確認を行うことができるフラッシュメ
モリの構成を示すブロック図である。なお、上記図1に
示す第1実施例と同様の機能を有する構成部材には同じ
番号を付記して説明を省略する。
レイ7における各差動アンプは、ビット線B1〜Bnの電
位の方が参照電圧発生回路9の参照電圧Vrefよりも高
電圧となった場合にHレベルを出力する構成となってい
た。しかし、本回路例の各差動アンプは、逆にビット線
B1〜Bnの電位が参照電圧Vrefよりも低い電圧となっ
た場合にHレベルを出力する構成となっている。従っ
て、消去動作が完了した後に消去プログラムの確認と同
様の動作を実行すれば、しきい値電圧Vthが十分に低下
せず消去が完全に行われなかったメモリセルトランジス
タ1が存在する場合にいずれかの差動アンプがHレベル
を出力することになり、判定回路10は、この消去動作
のエラーを検出することができるようになる。
ンプの出力線の位置が異なる構成であり、他の構成は第
1実施例と類似するため、第1実施例と第2実施例との
各回路を組み合わせれば、容易に消去プログラムの確認
と、消去状態の確認との双方の確認を行うことができる
フラッシュメモリを構成することが可能となる。
によれば、消去プログラムの確認を一括して行うことが
できるので、フラッシュメモリの消去時間を短縮するこ
とができるようになる。
示すブロック図である。
を示すブロック図である。
を行うことができるフラッシュメモリの構成を示すブロ
ック図である。
ク図である。
Claims (2)
- 【請求項1】 フローティングゲートを有するメモリセ
ルトランジスタの制御ゲートとドレインがマトリクス状
に配置されたワード線とビット線に接続され、かつソー
スが共通のソース線に接続されたフラッシュメモリにお
いて、 ビット線の電位を所定電圧と比較するビット線電位比較
回路と、 ワード線に書込み時のしきい値電圧以上の電圧を印加す
ると共に、ソース線に適当な電圧を印加する消去プログ
ラム確認手段とを含むことを特徴とするフラッシュメモ
リ。 - 【請求項2】 ビット線電位比較回路のいずれか1つで
もビット線の電位が所定電圧より高いと判定した場合
に、これを検出する判定回路が設けられたことを特徴と
する請求項1に記載のフラッシュメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30139392A JP2825217B2 (ja) | 1992-11-11 | 1992-11-11 | フラッシュメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30139392A JP2825217B2 (ja) | 1992-11-11 | 1992-11-11 | フラッシュメモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06150675A true JPH06150675A (ja) | 1994-05-31 |
JP2825217B2 JP2825217B2 (ja) | 1998-11-18 |
Family
ID=17896333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30139392A Expired - Lifetime JP2825217B2 (ja) | 1992-11-11 | 1992-11-11 | フラッシュメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2825217B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08255492A (ja) * | 1995-01-07 | 1996-10-01 | Samsung Electron Co Ltd | 不揮発性半導体メモリの共通ソース線駆動回路 |
US6279070B1 (en) | 1998-06-11 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Multistep pulse generation circuit and method of erasing a flash memory cell using the same |
KR100303364B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 서브 워드라인 구동 회로 |
JP2006228405A (ja) * | 2005-01-19 | 2006-08-31 | Saifun Semiconductors Ltd | 部分的な消去の確認 |
-
1992
- 1992-11-11 JP JP30139392A patent/JP2825217B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08255492A (ja) * | 1995-01-07 | 1996-10-01 | Samsung Electron Co Ltd | 不揮発性半導体メモリの共通ソース線駆動回路 |
US6279070B1 (en) | 1998-06-11 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Multistep pulse generation circuit and method of erasing a flash memory cell using the same |
KR100303364B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 서브 워드라인 구동 회로 |
JP2006228405A (ja) * | 2005-01-19 | 2006-08-31 | Saifun Semiconductors Ltd | 部分的な消去の確認 |
Also Published As
Publication number | Publication date |
---|---|
JP2825217B2 (ja) | 1998-11-18 |
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