JPH11176173A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH11176173A JPH11176173A JP33456097A JP33456097A JPH11176173A JP H11176173 A JPH11176173 A JP H11176173A JP 33456097 A JP33456097 A JP 33456097A JP 33456097 A JP33456097 A JP 33456097A JP H11176173 A JPH11176173 A JP H11176173A
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Abstract
(57)【要約】
【課題】 過消去メモリセルが発生しても、当該過消去
メモリセルと同一のビット線に接続されたメモリセルに
対し正常な読み出し、書き込みを行うことである。 【解決手段】 書き込み時および読み出し時に、選択さ
れたビット線と非選択のワード線との間に接続されたメ
モリセルのソース電位を、同電位保持回路のトランジス
タが前記選択されたビット線の電位と同電位に保ち、前
記選択されたビット線と選択された前記ワード線との間
に接続されたメモリセルのソース電位を接地電位保持回
路のトランジスタが接地電位に保つように構成する。
メモリセルと同一のビット線に接続されたメモリセルに
対し正常な読み出し、書き込みを行うことである。 【解決手段】 書き込み時および読み出し時に、選択さ
れたビット線と非選択のワード線との間に接続されたメ
モリセルのソース電位を、同電位保持回路のトランジス
タが前記選択されたビット線の電位と同電位に保ち、前
記選択されたビット線と選択された前記ワード線との間
に接続されたメモリセルのソース電位を接地電位保持回
路のトランジスタが接地電位に保つように構成する。
Description
【0001】
【発明の属する技術分野】この発明は、過消去メモリセ
ルが発生するメモリセルアレーに対し書き込みおよび読
み出しを行う際の信頼性の向上と消費電流の抑制を実現
した電気的に書き込み消去可能な不揮発性半導体記憶装
置に関するものである。
ルが発生するメモリセルアレーに対し書き込みおよび読
み出しを行う際の信頼性の向上と消費電流の抑制を実現
した電気的に書き込み消去可能な不揮発性半導体記憶装
置に関するものである。
【0002】
【従来の技術】図11は、従来の不揮発性半導体記憶装
置であるフラッシュメモリのメモリセルアレーの部分構
成を示す回路図である。図11において、1,2,3,
4は各メモリセルのコントロールゲートであるワード
線、5,6,7は各メモリセルのドレインに接続された
ビット線、8,9,10は各メモリセルのソースに接続
されたフィールド拡散配線である。このフィールド拡散
配線8,9,10は全てソース制御線11に接続されて
いる。16はソース電源VSであり、書き込みおよび読
み出し時に接地電位(0V)、消去時には高電位(例え
ば、約12V)に設定される。図12は、図11に示し
たフラッシュメモリのメモリセルアレーにおいて、読み
出し/書き込み/消去を実行する場合の前記ワード線、
前記ビット線、前記ソース電源VS16の設定電位を示
す表図である。
置であるフラッシュメモリのメモリセルアレーの部分構
成を示す回路図である。図11において、1,2,3,
4は各メモリセルのコントロールゲートであるワード
線、5,6,7は各メモリセルのドレインに接続された
ビット線、8,9,10は各メモリセルのソースに接続
されたフィールド拡散配線である。このフィールド拡散
配線8,9,10は全てソース制御線11に接続されて
いる。16はソース電源VSであり、書き込みおよび読
み出し時に接地電位(0V)、消去時には高電位(例え
ば、約12V)に設定される。図12は、図11に示し
たフラッシュメモリのメモリセルアレーにおいて、読み
出し/書き込み/消去を実行する場合の前記ワード線、
前記ビット線、前記ソース電源VS16の設定電位を示
す表図である。
【0003】次に、図11と図12を参照して、過消去
メモリセルが発生した場合の動作について説明する。例
えば、図11に示すメモリセル12が過消去メモリセル
になったものとする。ここで過消去メモリセルとは、消
去時にフローティングゲートから電子が引き抜かれ過ぎ
て、閾値電圧が0V以下に過剰に低くなってしまったメ
モリセルのことである。先ず、フローティングゲートに
電子を蓄積している、つまり情報が書き込まれたメモリ
セル14に対し読み出しを行う場合について述べる。こ
のとき、図12の読み出し時の設定電圧に従って、選択
されるワード線はワード線4、非選択ワード線はワード
線1,2,3、選択されるビット線はビット線6、非選
択のビット線はビット線5とビット線7である。この場
合、非選択のワード線2の電位が0Vであるにもかかわ
らず過消去メモリセル12がONするために、過消去メ
モリセル12を通じてビット線6とフィールド拡散配線
9との間に電流が流れてビット線6の電位が低下する。
そして、図示していないセンスアンプはビット線6の電
位を判定して、読み出そうとしているメモリセル14が
消去された状態にあると誤判定してしまう。
メモリセルが発生した場合の動作について説明する。例
えば、図11に示すメモリセル12が過消去メモリセル
になったものとする。ここで過消去メモリセルとは、消
去時にフローティングゲートから電子が引き抜かれ過ぎ
て、閾値電圧が0V以下に過剰に低くなってしまったメ
モリセルのことである。先ず、フローティングゲートに
電子を蓄積している、つまり情報が書き込まれたメモリ
セル14に対し読み出しを行う場合について述べる。こ
のとき、図12の読み出し時の設定電圧に従って、選択
されるワード線はワード線4、非選択ワード線はワード
線1,2,3、選択されるビット線はビット線6、非選
択のビット線はビット線5とビット線7である。この場
合、非選択のワード線2の電位が0Vであるにもかかわ
らず過消去メモリセル12がONするために、過消去メ
モリセル12を通じてビット線6とフィールド拡散配線
9との間に電流が流れてビット線6の電位が低下する。
そして、図示していないセンスアンプはビット線6の電
位を判定して、読み出そうとしているメモリセル14が
消去された状態にあると誤判定してしまう。
【0004】次に、メモリセル14に書き込みを行う場
合について述べる。図12の書き込み時の設定電圧に従
って、選択されるワード線はワード線4、非選択ワード
線はワード線1,2,3、選択されるビット線はビット
線6、非選択ビット線はビット線5とビット線7であ
る。この場合、非選択ワード線2の電位は0Vに設定さ
れているにもかかわらず過消去メモリセル12がONす
るために、過消去メモリセル12を通じてビット線6と
フィールド拡散配線9との間に電流が流れてビット線6
の電位は設定電位7Vより低下する。この結果、ビット
線6が所定の電位にならないためにメモリセル14のフ
ローティングゲートに電子を注入することができない状
態になる。
合について述べる。図12の書き込み時の設定電圧に従
って、選択されるワード線はワード線4、非選択ワード
線はワード線1,2,3、選択されるビット線はビット
線6、非選択ビット線はビット線5とビット線7であ
る。この場合、非選択ワード線2の電位は0Vに設定さ
れているにもかかわらず過消去メモリセル12がONす
るために、過消去メモリセル12を通じてビット線6と
フィールド拡散配線9との間に電流が流れてビット線6
の電位は設定電位7Vより低下する。この結果、ビット
線6が所定の電位にならないためにメモリセル14のフ
ローティングゲートに電子を注入することができない状
態になる。
【0005】図13は、負電位を供給できるワード線デ
コーダを付加した従来の不揮発性半導体記憶装置である
フラッシュメモリの部分構成を示す回路図である。図1
4は、図13に示すフラッシュメモリの書き込み/読み
出し/消去実行時のワード線、ビット線の制御電位を示
す表図である。図13において、図11と同一または相
当の部分については同一の符号を付し説明を省略する。
図13において、43は前記負電位を供給するワード線
デコーダである。
コーダを付加した従来の不揮発性半導体記憶装置である
フラッシュメモリの部分構成を示す回路図である。図1
4は、図13に示すフラッシュメモリの書き込み/読み
出し/消去実行時のワード線、ビット線の制御電位を示
す表図である。図13において、図11と同一または相
当の部分については同一の符号を付し説明を省略する。
図13において、43は前記負電位を供給するワード線
デコーダである。
【0006】次に、図13に示す従来のフラッシュメモ
リの過消去メモリセル対策について説明する。先ず、図
13と図14を参照して、メモリセル14に対し読み出
しを行う場合について説明する。メモリセル14に対し
読み出しを行う場合、選択されるワード線はワード線
4、選択されるビット線はビット線6であるから、図1
4に従ってワード線4は5V、非選択のワード線1,
2,3は例えば−2Vの負電位に設定され、またビット
線6の電位は1V、非選択のビット線5,7は開放にな
るよう制御される。この場合、メモリセル12が過消去
メモリセルであったとしても、メモリセル12の閾値電
圧が−2Vより大きい限り(これを条件1と呼ぶ)メモ
リセル12がONすることはないので、メモリセル14
に対し正常に読み出しを行うことができる。
リの過消去メモリセル対策について説明する。先ず、図
13と図14を参照して、メモリセル14に対し読み出
しを行う場合について説明する。メモリセル14に対し
読み出しを行う場合、選択されるワード線はワード線
4、選択されるビット線はビット線6であるから、図1
4に従ってワード線4は5V、非選択のワード線1,
2,3は例えば−2Vの負電位に設定され、またビット
線6の電位は1V、非選択のビット線5,7は開放にな
るよう制御される。この場合、メモリセル12が過消去
メモリセルであったとしても、メモリセル12の閾値電
圧が−2Vより大きい限り(これを条件1と呼ぶ)メモ
リセル12がONすることはないので、メモリセル14
に対し正常に読み出しを行うことができる。
【0007】次に、図13と図14を参照して、メモリ
セル14に書き込みを行う場合について説明する。メモ
リセル14に書き込む場合、選択されるワード線はワー
ド線4、選択されるビット線はビット線6であるから、
図14に従ってワード線4の電位は12V、非選択のワ
ード線1,2,3の電位は例えば−2Vの負電位に設定
され、ビット線6の電位は7V、非選択のビット線5,
7は開放になるように制御される。この場合、メモリセ
ル12が過消去メモリセルであったとしても、メモリセ
ル12の閾値電圧が−2Vより大きい限り(前記条件
1)過消去のメモリセル12はONせず、従ってメモリ
セル14に対し正常に読み出しを行うことができる。
セル14に書き込みを行う場合について説明する。メモ
リセル14に書き込む場合、選択されるワード線はワー
ド線4、選択されるビット線はビット線6であるから、
図14に従ってワード線4の電位は12V、非選択のワ
ード線1,2,3の電位は例えば−2Vの負電位に設定
され、ビット線6の電位は7V、非選択のビット線5,
7は開放になるように制御される。この場合、メモリセ
ル12が過消去メモリセルであったとしても、メモリセ
ル12の閾値電圧が−2Vより大きい限り(前記条件
1)過消去のメモリセル12はONせず、従ってメモリ
セル14に対し正常に読み出しを行うことができる。
【0008】また、図13に示すフラッシュメモリで
は、書き込みの対象となるメモリセル14自体が過消去
メモリセルであってもメモリセル14に対し書き込みを
正常に実施できる。通常のフラッシュメモリでは、過消
去メモリセルが発生した場合には書き込みができなくな
るが、これは過消去メモリセル自体に問題があって、フ
ローティングゲートへ電子を注入できず書き込むことが
できないのではなく、前記例でも述べたように、書き込
みの対象となるメモリセルのビット線に連接して存在す
る非選択の過消去メモリセルからのリーク電流が、書き
込み時の前記ビット線の電位を下げてしまうからであ
る。図13に示すフラッシュメモリでは上述したように
非選択の過消去メモリセルからのリーク電流が発生しな
いように制御されるので、書き込もうとしているメモリ
セル14自体が過消去メモリセルであっても、ビット線
6の電位は所定の電位に設定することができ、電子をフ
ローティングゲートへ注入して正常にメモリセル14へ
の書き込みを実施できる。
は、書き込みの対象となるメモリセル14自体が過消去
メモリセルであってもメモリセル14に対し書き込みを
正常に実施できる。通常のフラッシュメモリでは、過消
去メモリセルが発生した場合には書き込みができなくな
るが、これは過消去メモリセル自体に問題があって、フ
ローティングゲートへ電子を注入できず書き込むことが
できないのではなく、前記例でも述べたように、書き込
みの対象となるメモリセルのビット線に連接して存在す
る非選択の過消去メモリセルからのリーク電流が、書き
込み時の前記ビット線の電位を下げてしまうからであ
る。図13に示すフラッシュメモリでは上述したように
非選択の過消去メモリセルからのリーク電流が発生しな
いように制御されるので、書き込もうとしているメモリ
セル14自体が過消去メモリセルであっても、ビット線
6の電位は所定の電位に設定することができ、電子をフ
ローティングゲートへ注入して正常にメモリセル14へ
の書き込みを実施できる。
【0009】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、上述した
前者の不揮発性半導体記憶装置では、過消去メモリセル
が発生した場合、当該過消去メモリセルと同一のビット
線に接続されたメモリセルに対し正常な読み出し、書き
込みができないという課題があった。
記憶装置は以上のように構成されているので、上述した
前者の不揮発性半導体記憶装置では、過消去メモリセル
が発生した場合、当該過消去メモリセルと同一のビット
線に接続されたメモリセルに対し正常な読み出し、書き
込みができないという課題があった。
【0010】また、上述した後者の不揮発性半導体記憶
装置では、過消去メモリセル対策のためのワード線デコ
ーダ43が設けられているが、フラッシュメモリ動作の
大半の時間を占める読み出し時、さらに過消去メモリセ
ルが全く存在しない場合でさえも負電位を常時発生させ
ておく必要があるためにワード線デコーダ43において
常に電流が流れ、消費電力が増大するという課題があっ
た。
装置では、過消去メモリセル対策のためのワード線デコ
ーダ43が設けられているが、フラッシュメモリ動作の
大半の時間を占める読み出し時、さらに過消去メモリセ
ルが全く存在しない場合でさえも負電位を常時発生させ
ておく必要があるためにワード線デコーダ43において
常に電流が流れ、消費電力が増大するという課題があっ
た。
【0011】この発明は、上記のような課題を解決する
ためになされたもので、過消去メモリセルが発生して
も、正常な書き込み、読み出しを行うことの可能な不揮
発性半導体記憶装置を得ることを目的とする。また、こ
の発明は、ワード線へ負電位を供給するなどの過消去メ
モリセル対策が施されている場合の消費電力の増大を抑
制できる不揮発性半導体記憶装置を得ることを目的とす
る。
ためになされたもので、過消去メモリセルが発生して
も、正常な書き込み、読み出しを行うことの可能な不揮
発性半導体記憶装置を得ることを目的とする。また、こ
の発明は、ワード線へ負電位を供給するなどの過消去メ
モリセル対策が施されている場合の消費電力の増大を抑
制できる不揮発性半導体記憶装置を得ることを目的とす
る。
【0012】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、書き込み時および読み出し時に、選
択されたビット線と非選択のワード線との間に接続され
たメモリセルのソース電位を、前記選択されたビット線
の電位と同電位に保つトランジスタを有した同電位保持
回路と、前記選択されたビット線と選択された前記ワー
ド線との間に接続されたメモリセルのソース電位を接地
電位に保つトランジスタを有した接地電位保持回路とを
備えるようにしたものである。
半導体記憶装置は、書き込み時および読み出し時に、選
択されたビット線と非選択のワード線との間に接続され
たメモリセルのソース電位を、前記選択されたビット線
の電位と同電位に保つトランジスタを有した同電位保持
回路と、前記選択されたビット線と選択された前記ワー
ド線との間に接続されたメモリセルのソース電位を接地
電位に保つトランジスタを有した接地電位保持回路とを
備えるようにしたものである。
【0013】この発明に係る不揮発性半導体記憶装置
は、他の行メモリセルと独立して行メモリセル毎に設け
られたソース拡散配線と、書き込み時および読み出し時
において選択されたビット線へ設定される電位に対し同
電位に設定される第1のソース電源との間に設けられ、
前記行メモリセルのワード線へ書き込み時および読み出
し時に前記ワード線の非選択に応じて印加されるワード
線印加電位により導通状態に制御されるトランジスタを
同電位保持回路が備え、前記行メモリセル毎の前記ソー
ス拡散配線と第2のソース電源との間に設けられ、前記
行メモリセルのワード線へ書き込み時および読み出し時
に前記ワード線の選択に応じて印加されるワード線印加
電位により導通状態に制御されるトランジスタを接地電
位保持回路が備えるようにしたものである。
は、他の行メモリセルと独立して行メモリセル毎に設け
られたソース拡散配線と、書き込み時および読み出し時
において選択されたビット線へ設定される電位に対し同
電位に設定される第1のソース電源との間に設けられ、
前記行メモリセルのワード線へ書き込み時および読み出
し時に前記ワード線の非選択に応じて印加されるワード
線印加電位により導通状態に制御されるトランジスタを
同電位保持回路が備え、前記行メモリセル毎の前記ソー
ス拡散配線と第2のソース電源との間に設けられ、前記
行メモリセルのワード線へ書き込み時および読み出し時
に前記ワード線の選択に応じて印加されるワード線印加
電位により導通状態に制御されるトランジスタを接地電
位保持回路が備えるようにしたものである。
【0014】この発明に係る不揮発性半導体記憶装置
は、過消去メモリセルのアドレス情報を保持する記憶回
路と、前記過消去メモリセルのアドレスと書き込み時お
よび読み出し時のアドレスとをもとにビット線上の過消
去メモリセルの存在を判定するアドレス一致検出回路
と、該アドレス一致検出回路が前記過消去メモリセルの
存在を判定したときに限り、書き込み時および読み出し
時に非選択のワード線へ印加する負電位のワード線印加
電位を発生させ、前記ワード線へ供給するワード線負電
位供給回路とを備えるようにしたものである。
は、過消去メモリセルのアドレス情報を保持する記憶回
路と、前記過消去メモリセルのアドレスと書き込み時お
よび読み出し時のアドレスとをもとにビット線上の過消
去メモリセルの存在を判定するアドレス一致検出回路
と、該アドレス一致検出回路が前記過消去メモリセルの
存在を判定したときに限り、書き込み時および読み出し
時に非選択のワード線へ印加する負電位のワード線印加
電位を発生させ、前記ワード線へ供給するワード線負電
位供給回路とを備えるようにしたものである。
【0015】この発明に係る不揮発性半導体記憶装置
は、電源投入時に過消去メモリセルのアドレスを自動検
出する過消去メモリセル検出回路を備えるようにしたも
のである。
は、電源投入時に過消去メモリセルのアドレスを自動検
出する過消去メモリセル検出回路を備えるようにしたも
のである。
【0016】この発明に係る不揮発性半導体記憶装置
は、消去前書き込みおよび消去、該消去結果に対する消
去ベリファイを行なった後に過消去メモリセルを検出
し、検出した過消去メモリセルのアドレスを自動検出す
る過消去メモリセル検出回路を備えるようにしたもので
ある。
は、消去前書き込みおよび消去、該消去結果に対する消
去ベリファイを行なった後に過消去メモリセルを検出
し、検出した過消去メモリセルのアドレスを自動検出す
る過消去メモリセル検出回路を備えるようにしたもので
ある。
【0017】この発明に係る不揮発性半導体記憶装置
は、過消去メモリセル検出回路が過消去メモリセルを検
出すると、前記過消去メモリセル検出回路が過消去メモ
リセルを検出しなくなるまで、前記過消去メモリセル検
出回路が検出した過消去メモリセルまたは全メモリセル
に対し消去前書き込みおよび消去、該消去結果に対する
消去ベリファイを繰り返し行う際の消去パルス幅を暫
時、小さく制御していく消去パルス幅制御回路を備える
ようにしたものである。
は、過消去メモリセル検出回路が過消去メモリセルを検
出すると、前記過消去メモリセル検出回路が過消去メモ
リセルを検出しなくなるまで、前記過消去メモリセル検
出回路が検出した過消去メモリセルまたは全メモリセル
に対し消去前書き込みおよび消去、該消去結果に対する
消去ベリファイを繰り返し行う際の消去パルス幅を暫
時、小さく制御していく消去パルス幅制御回路を備える
ようにしたものである。
【0018】この発明に係る不揮発性半導体記憶装置
は、過消去メモリセル検出回路が過消去メモリセルを検
出すると、前記過消去メモリセル検出回路が過消去メモ
リセルを検出しなくなるまで、前記過消去メモリセル検
出回路が検出した過消去メモリセルまたは全メモリセル
に対し消去前書き込みおよび消去、該消去結果に対する
消去ベリファイを繰り返し行う際の消去パルスの電位で
ある消去パルス波高を暫時、小さく制御していく消去パ
ルス電位制御回路を備えるようにしたものである。
は、過消去メモリセル検出回路が過消去メモリセルを検
出すると、前記過消去メモリセル検出回路が過消去メモ
リセルを検出しなくなるまで、前記過消去メモリセル検
出回路が検出した過消去メモリセルまたは全メモリセル
に対し消去前書き込みおよび消去、該消去結果に対する
消去ベリファイを繰り返し行う際の消去パルスの電位で
ある消去パルス波高を暫時、小さく制御していく消去パ
ルス電位制御回路を備えるようにしたものである。
【0019】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。 実施の形態1.図1は、この実施の形態1による不揮発
性半導体記憶装置であるフラッシュメモリのメモリセル
アレーの部分構成を示す回路図である。図1において、
17,18,19,20はワード線、21,22,23
はビット線、24,25,26,27はソース拡散配
線、35,36,37,38はソース拡散配線24,2
5,26,27の電位制御用Pチャンネルトランジスタ
(同電位保持回路のトランジスタ)、39,40,4
1,42はソース拡散配線24,25,26,27の電
位制御用Nチャンネルトランジスタ(接地電位保持回路
のトランジスタ)である。29はソース電源VB(第1
のソース電源)、32はソース電源VS(第2のソース
電源)である。これらビット線、ワード線、ソース電源
VB、ソース電源VSの電位は、書き込み/読み出し/
消去時に図10に示すような各電位に制御される。な
お、図10に示す各電位の発生は図示していないフラッ
シュ電源発生回路により行われる。
ついて説明する。 実施の形態1.図1は、この実施の形態1による不揮発
性半導体記憶装置であるフラッシュメモリのメモリセル
アレーの部分構成を示す回路図である。図1において、
17,18,19,20はワード線、21,22,23
はビット線、24,25,26,27はソース拡散配
線、35,36,37,38はソース拡散配線24,2
5,26,27の電位制御用Pチャンネルトランジスタ
(同電位保持回路のトランジスタ)、39,40,4
1,42はソース拡散配線24,25,26,27の電
位制御用Nチャンネルトランジスタ(接地電位保持回路
のトランジスタ)である。29はソース電源VB(第1
のソース電源)、32はソース電源VS(第2のソース
電源)である。これらビット線、ワード線、ソース電源
VB、ソース電源VSの電位は、書き込み/読み出し/
消去時に図10に示すような各電位に制御される。な
お、図10に示す各電位の発生は図示していないフラッ
シュ電源発生回路により行われる。
【0020】30はソース電源VB29を電位制御用P
チャンネルトランジスタ35,36,37,38へ供給
するための配線である。31はソース電源VS32を電
位制御用Nチャンネルトランジスタ39,40,41,
42へ供給するための配線である。このフラッシュメモ
リのメモリセルアレーの部分構成を、図11に示した前
記従来のフラッシュメモリの各メモリセルの部分構成と
比較した場合の主な相違点は、ソース拡散配線24,2
5,26,27の電位を制御するための電位制御用Pチ
ャンネルトランジスタ35,36,37,38と電位制
御用Nチャンネルトランジスタ39,40,41,42
が追加されている点と、図11に示すソース拡散配線9
が、図1ではソース拡散配線25とソース拡散配線26
の2本に分けられている点である。
チャンネルトランジスタ35,36,37,38へ供給
するための配線である。31はソース電源VS32を電
位制御用Nチャンネルトランジスタ39,40,41,
42へ供給するための配線である。このフラッシュメモ
リのメモリセルアレーの部分構成を、図11に示した前
記従来のフラッシュメモリの各メモリセルの部分構成と
比較した場合の主な相違点は、ソース拡散配線24,2
5,26,27の電位を制御するための電位制御用Pチ
ャンネルトランジスタ35,36,37,38と電位制
御用Nチャンネルトランジスタ39,40,41,42
が追加されている点と、図11に示すソース拡散配線9
が、図1ではソース拡散配線25とソース拡散配線26
の2本に分けられている点である。
【0021】次に動作について説明する。先ず、図1と
図10を参照して、メモリセル34に対し読み出しを行
う場合についての動作を説明する。メモリセル34に対
し読み出しを行う場合、選択されるワード線はワード線
20、また選択されるビット線はビット線22であるか
ら、図10に従ってワード線20の電位は5V、非選択
のワード線17,18,19の電位は0V、ビット線2
2の電位は1V、非選択のビット線21,23の電位は
開放状態、ソース電源VSの電位は0V、ソース電源V
B29の電位は1Vに制御される。
図10を参照して、メモリセル34に対し読み出しを行
う場合についての動作を説明する。メモリセル34に対
し読み出しを行う場合、選択されるワード線はワード線
20、また選択されるビット線はビット線22であるか
ら、図10に従ってワード線20の電位は5V、非選択
のワード線17,18,19の電位は0V、ビット線2
2の電位は1V、非選択のビット線21,23の電位は
開放状態、ソース電源VSの電位は0V、ソース電源V
B29の電位は1Vに制御される。
【0022】このとき、ソース拡散配線24,25,2
6の電位制御用Pチャンネルトランジスタ35,36,
37は、ワード線17,18,19が0Vに設定される
ためONして、ソース拡散配線24,25,26にはソ
ース電源VB29(1V)が供給される。ソース拡散配
線27の電位制御用Pチャンネルトランジスタ38は、
ワード線20が5Vに設定されるためOFFとなる。ま
たこのとき、ソース拡散配線27の電位制御用Nチャン
ネルトランジスタ42はワード線20の電位が5Vに制
御されるためONして、ソース拡散配線27にはソース
電源VS32(0V)が供給され、さらに電位制御用N
チャンネルトランジスタ39,40,41はワード線1
7,18,19の電位が0Vに設定されるためOFFと
なる。このような制御を行なったとき、ビット線22上
のメモリセル13,33,15,34に着目すると、読
み出しの対象となっているメモリセル34のドレイン電
位は1V、ソース電位は0Vである。
6の電位制御用Pチャンネルトランジスタ35,36,
37は、ワード線17,18,19が0Vに設定される
ためONして、ソース拡散配線24,25,26にはソ
ース電源VB29(1V)が供給される。ソース拡散配
線27の電位制御用Pチャンネルトランジスタ38は、
ワード線20が5Vに設定されるためOFFとなる。ま
たこのとき、ソース拡散配線27の電位制御用Nチャン
ネルトランジスタ42はワード線20の電位が5Vに制
御されるためONして、ソース拡散配線27にはソース
電源VS32(0V)が供給され、さらに電位制御用N
チャンネルトランジスタ39,40,41はワード線1
7,18,19の電位が0Vに設定されるためOFFと
なる。このような制御を行なったとき、ビット線22上
のメモリセル13,33,15,34に着目すると、読
み出しの対象となっているメモリセル34のドレイン電
位は1V、ソース電位は0Vである。
【0023】一方、読み出しの対象になっていないメモ
リセル13,33,15のドレイン電位とソース電位は
ともに1Vである。ここで、注目すべき点は非選択のメ
モリセル13,33,15のドレイン電位とソース電位
が等しいことである。すなわち、非選択のメモリセル1
3,33,15が過消去メモリセルであっても読み出し
中にビット線22からソース拡散配線24,25,26
へ電流が流れることはなく、ビット線22の電位は前記
電流により変化することはなく、従って選択されたメモ
リセル34の読み出しに影響を及ぼさない。
リセル13,33,15のドレイン電位とソース電位は
ともに1Vである。ここで、注目すべき点は非選択のメ
モリセル13,33,15のドレイン電位とソース電位
が等しいことである。すなわち、非選択のメモリセル1
3,33,15が過消去メモリセルであっても読み出し
中にビット線22からソース拡散配線24,25,26
へ電流が流れることはなく、ビット線22の電位は前記
電流により変化することはなく、従って選択されたメモ
リセル34の読み出しに影響を及ぼさない。
【0024】次に、図1および図10を参照して、メモ
リセル34に書き込みを行う場合の動作について説明す
る。メモリセル34に対し書き込みを行う場合、選択さ
れるワード線は20、選択されるビット線は22である
から、図10に従ってワード線20の電位は12V、非
選択のワード線17,18,19の電位は0V、ビット
線22の電位は7V、非選択のビット線21,23は開
放状態、ソース電源VS32は0V、ソース電源VB2
9は7Vに制御される。このとき、ソース拡散配線2
4,25,26の電位制御用Pチャンネルトランジスタ
35,36,37はワード線17,18,19の電位が
0Vに設定されるためONして、ソース拡散配線24,
25,26にはソース電源VB29(7V)が供給され
る。ソース拡散配線27の電位制御用Pチャンネルトラ
ンジスタ38は、ワード線20の電位が12Vに設定さ
れるためOFFとなる。またこのとき、ソース拡散配線
27の電位制御用Nチャンネルトランジスタ42はワー
ド線20の電位が12Vに設定されるためONして、ソ
ース拡散配線27にはソース電源VS32(0V)が供
給され、さらにソース拡散配線24,25,26の電位
制御用Nチャンネルトランジスタ39,40,41はワ
ード線17,18,19の電位が0VであることからO
FFとなる。このような制御を行なったとき、ビット線
22上のメモリセル13,33,15,34に着目する
と、書き込みの対象となっているメモリセル34のドレ
イン電位は7V、ソース電位は0Vである。一方、書き
込みの対象となっていないメモリセル13,33,15
のドレイン電位とソース電位はともに7Vである。ここ
で、注目すべき点は非選択のメモリセル13,33,1
5のドレイン電位とソース電位が等しいことである。す
なわち、非選択のメモリセル13,33,15が過消去
メモリセルであっても書き込み中にビット線22からソ
ース拡散配線へ電流が流れることはなくビット線22の
電位は7Vを維持する。従ってメモリセル34への書き
込みに影響を及ぼすことがない。
リセル34に書き込みを行う場合の動作について説明す
る。メモリセル34に対し書き込みを行う場合、選択さ
れるワード線は20、選択されるビット線は22である
から、図10に従ってワード線20の電位は12V、非
選択のワード線17,18,19の電位は0V、ビット
線22の電位は7V、非選択のビット線21,23は開
放状態、ソース電源VS32は0V、ソース電源VB2
9は7Vに制御される。このとき、ソース拡散配線2
4,25,26の電位制御用Pチャンネルトランジスタ
35,36,37はワード線17,18,19の電位が
0Vに設定されるためONして、ソース拡散配線24,
25,26にはソース電源VB29(7V)が供給され
る。ソース拡散配線27の電位制御用Pチャンネルトラ
ンジスタ38は、ワード線20の電位が12Vに設定さ
れるためOFFとなる。またこのとき、ソース拡散配線
27の電位制御用Nチャンネルトランジスタ42はワー
ド線20の電位が12Vに設定されるためONして、ソ
ース拡散配線27にはソース電源VS32(0V)が供
給され、さらにソース拡散配線24,25,26の電位
制御用Nチャンネルトランジスタ39,40,41はワ
ード線17,18,19の電位が0VであることからO
FFとなる。このような制御を行なったとき、ビット線
22上のメモリセル13,33,15,34に着目する
と、書き込みの対象となっているメモリセル34のドレ
イン電位は7V、ソース電位は0Vである。一方、書き
込みの対象となっていないメモリセル13,33,15
のドレイン電位とソース電位はともに7Vである。ここ
で、注目すべき点は非選択のメモリセル13,33,1
5のドレイン電位とソース電位が等しいことである。す
なわち、非選択のメモリセル13,33,15が過消去
メモリセルであっても書き込み中にビット線22からソ
ース拡散配線へ電流が流れることはなくビット線22の
電位は7Vを維持する。従ってメモリセル34への書き
込みに影響を及ぼすことがない。
【0025】また、書き込みの対象となっているメモリ
セル34自体が過消去メモリセルである場合であっても
メモリセル34に対し正常に書き込みを実施できる。従
来のフラッシュメモリでは過消去メモリセルが発生した
場合、書き込みを実施できなくなるが、これは過消去メ
モリセル自体に問題があってフローティングゲートへ電
子を注入できず書き込みが不可能になるわけではなく、
従来の技術でも述べたように、書き込もうとしているメ
モリセルのビット線に接続されている非選択の過消去メ
モリセルからのリーク電流が、書き込み時のビット線電
位を下げてしまうのが原因である。従って、この実施の
形態のフラッシュメモリでは、過消去メモリセルのドレ
イン電位とソース電位を等しくして非選択の過消去メモ
リセルからのリーク電流が発生しないように制御するの
で、書き込みの対象となっているメモリセル34自体が
過消去メモリセルであっても、ビット線22の電位を7
Vの所定の電位に維持することができ、電子をフローテ
ィングゲートへ注入することができ、正常にメモリセル
34へ書き込むことが可能になる。
セル34自体が過消去メモリセルである場合であっても
メモリセル34に対し正常に書き込みを実施できる。従
来のフラッシュメモリでは過消去メモリセルが発生した
場合、書き込みを実施できなくなるが、これは過消去メ
モリセル自体に問題があってフローティングゲートへ電
子を注入できず書き込みが不可能になるわけではなく、
従来の技術でも述べたように、書き込もうとしているメ
モリセルのビット線に接続されている非選択の過消去メ
モリセルからのリーク電流が、書き込み時のビット線電
位を下げてしまうのが原因である。従って、この実施の
形態のフラッシュメモリでは、過消去メモリセルのドレ
イン電位とソース電位を等しくして非選択の過消去メモ
リセルからのリーク電流が発生しないように制御するの
で、書き込みの対象となっているメモリセル34自体が
過消去メモリセルであっても、ビット線22の電位を7
Vの所定の電位に維持することができ、電子をフローテ
ィングゲートへ注入することができ、正常にメモリセル
34へ書き込むことが可能になる。
【0026】以上、説明したように、この実施の形態1
によれば、書き込み、読み出しの対象となるメモリセル
のビット線に接続された他のメモリセルに過消去メモリ
セルが存在していても、前記対象となるメモリセル以外
の前記他のメモリセルのドレイン電位とソース電位とを
同電位にすることで、前記過消去メモリセルを介した前
記ビット線から当該過消去メモリセルのソース拡散配線
への電流の流れ込みを無くすことができ、この結果、前
記ビット線の電位を書き込み時には7Vの所定の電位に
維持し、また読み出し時には1Vの所定の電位に維持
し、前記対象となるメモリセルに記憶されたビットデー
タの読み出しや書き込みを正常に行うことのできる不揮
発性半導体記憶装置が得られる効果がある。また、書き
込み、読み出しの対象となるメモリセル自体が過消去メ
モリセルになっている場合であっても、前記対象となる
メモリセルに接続されたビット線の電位は、当該ビット
線に接続された他のメモリセルによって影響を受けない
ので、前記対象となるメモリセルに対し正常に書き込
み、読み出しを行うことができる不揮発性半導体記憶装
置が得られる効果がある。
によれば、書き込み、読み出しの対象となるメモリセル
のビット線に接続された他のメモリセルに過消去メモリ
セルが存在していても、前記対象となるメモリセル以外
の前記他のメモリセルのドレイン電位とソース電位とを
同電位にすることで、前記過消去メモリセルを介した前
記ビット線から当該過消去メモリセルのソース拡散配線
への電流の流れ込みを無くすことができ、この結果、前
記ビット線の電位を書き込み時には7Vの所定の電位に
維持し、また読み出し時には1Vの所定の電位に維持
し、前記対象となるメモリセルに記憶されたビットデー
タの読み出しや書き込みを正常に行うことのできる不揮
発性半導体記憶装置が得られる効果がある。また、書き
込み、読み出しの対象となるメモリセル自体が過消去メ
モリセルになっている場合であっても、前記対象となる
メモリセルに接続されたビット線の電位は、当該ビット
線に接続された他のメモリセルによって影響を受けない
ので、前記対象となるメモリセルに対し正常に書き込
み、読み出しを行うことができる不揮発性半導体記憶装
置が得られる効果がある。
【0027】実施の形態2.図2は、この実施の形態2
の不揮発性半導体記憶装置を示す概略構成図であり、図
において、43は図13に示したワード線デコーダと同
一構成のワード線デコーダ(ワード線負電位供給回路)
である。44はアドレス一致検出回路、45は過消去メ
モリセルのアドレス情報を保持する記憶回路、46は図
13に示したメモリセル構造と同様のフラッシュメモリ
セルアレー、47は負電位発生回路(ワード線負電位供
給回路)、48はアドレスバス、53はデータバス、5
4はビット線デコーダである。
の不揮発性半導体記憶装置を示す概略構成図であり、図
において、43は図13に示したワード線デコーダと同
一構成のワード線デコーダ(ワード線負電位供給回路)
である。44はアドレス一致検出回路、45は過消去メ
モリセルのアドレス情報を保持する記憶回路、46は図
13に示したメモリセル構造と同様のフラッシュメモリ
セルアレー、47は負電位発生回路(ワード線負電位供
給回路)、48はアドレスバス、53はデータバス、5
4はビット線デコーダである。
【0028】次に動作について説明する。先ず、テスタ
を用いた製品テストにおいて、過消去メモリセルの発生
が検出された場合、チップ外部のテスタにより過消去メ
モリセルのアドレス情報を記憶回路45に書き込んでお
く。そして、製品テスト終了後のフラッシュメモリのチ
ップとしての動作は以下のようになる。
を用いた製品テストにおいて、過消去メモリセルの発生
が検出された場合、チップ外部のテスタにより過消去メ
モリセルのアドレス情報を記憶回路45に書き込んでお
く。そして、製品テスト終了後のフラッシュメモリのチ
ップとしての動作は以下のようになる。
【0029】書き込み/読み出しを行おうとするときに
は、アドレス一致検出回路44はアドレスバス48上の
ビット線に関係するアドレスの値と、過消去メモリセル
のアドレス情報を記憶した記憶回路45から出力される
ビット線に関係するアドレスの値とを比較する。その結
果が一致すれば、読み出そうとしているビット線上に過
消去メモリセルが存在することを意味するので、信号a
を出力して負電位発生回路47を動作させる。この結
果、負電位発生回路47はワード線デコーダ43に負電
位を供給する。このようにして、ワード線デコーダ43
が負電位を出力できるようになった後の具体的なフラッ
シュメモリセルアレー46の各メモリセルへの書き込み
/読み出しの動作は、従来と同様に図14の各設定内容
に従って実行される。
は、アドレス一致検出回路44はアドレスバス48上の
ビット線に関係するアドレスの値と、過消去メモリセル
のアドレス情報を記憶した記憶回路45から出力される
ビット線に関係するアドレスの値とを比較する。その結
果が一致すれば、読み出そうとしているビット線上に過
消去メモリセルが存在することを意味するので、信号a
を出力して負電位発生回路47を動作させる。この結
果、負電位発生回路47はワード線デコーダ43に負電
位を供給する。このようにして、ワード線デコーダ43
が負電位を出力できるようになった後の具体的なフラッ
シュメモリセルアレー46の各メモリセルへの書き込み
/読み出しの動作は、従来と同様に図14の各設定内容
に従って実行される。
【0030】一方、アドレス一致検出回路44で一致が
検出されないときにはアドレス一致検出回路44は信号
aを出力しないので、負電位発生回路47からワード線
デコーダ43へは負電位は供給されず、従ってフラッシ
ュメモリセルアレー46の各メモリセルへの書き込み/
読み出しの動作は図12に示す各設定内容に従って実行
される。この実施の形態では、図12の各設定内容に示
す電位は図示していないフラッシュ電源電圧発生回路に
より行われるが、このフラッシュ電源電圧発生回路で生
成され書き込み/読み出し/消去時に非選択ワード線へ
供給される0Vの電位は、前記信号aが出力されること
で負電位発生回路47から供給される例えば−2Vの前
記負電位に切り替えられる。
検出されないときにはアドレス一致検出回路44は信号
aを出力しないので、負電位発生回路47からワード線
デコーダ43へは負電位は供給されず、従ってフラッシ
ュメモリセルアレー46の各メモリセルへの書き込み/
読み出しの動作は図12に示す各設定内容に従って実行
される。この実施の形態では、図12の各設定内容に示
す電位は図示していないフラッシュ電源電圧発生回路に
より行われるが、このフラッシュ電源電圧発生回路で生
成され書き込み/読み出し/消去時に非選択ワード線へ
供給される0Vの電位は、前記信号aが出力されること
で負電位発生回路47から供給される例えば−2Vの前
記負電位に切り替えられる。
【0031】以上、説明したように、この実施の形態2
によれば、選択されたビット線上に過消去メモリセルが
存在する場合のみ図14の設定内容に従ってワード線デ
コーダ43は負電位を発生させ、フラッシュメモリセル
アレー46の非選択メモリセルのワード線へ負電位を供
給することになるので、負電位発生回路47における消
費電力を従来に比べて低減できる不揮発性半導体記憶装
置が得られる効果がある。
によれば、選択されたビット線上に過消去メモリセルが
存在する場合のみ図14の設定内容に従ってワード線デ
コーダ43は負電位を発生させ、フラッシュメモリセル
アレー46の非選択メモリセルのワード線へ負電位を供
給することになるので、負電位発生回路47における消
費電力を従来に比べて低減できる不揮発性半導体記憶装
置が得られる効果がある。
【0032】実施の形態3.図3は、この実施の形態3
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図3において、図2と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図3において、
49は電源の投入を検出すると信号bを出力する電源投
入検出回路、50は前記信号bを受けて過消去メモリ検
出テスト(コラムビットテスト等を含む)を行う過消去
メモリセル検出回路である。この過消去メモリ検出テス
トは、読み出し対象のメモリセルの選択ワード線の電位
を正常なメモリセルではONしない0Vに設定し、また
非読み出し対象のメモリセルの非選択ワード線の電位を
−2Vに設定し、前記読み出し対象のメモリセルのビッ
ト線を選択し、このときの各メモリセルから読み出され
た値が期待値と同じであるか否かを判断することにより
過消去メモリセルを検出するテストである。
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図3において、図2と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図3において、
49は電源の投入を検出すると信号bを出力する電源投
入検出回路、50は前記信号bを受けて過消去メモリ検
出テスト(コラムビットテスト等を含む)を行う過消去
メモリセル検出回路である。この過消去メモリ検出テス
トは、読み出し対象のメモリセルの選択ワード線の電位
を正常なメモリセルではONしない0Vに設定し、また
非読み出し対象のメモリセルの非選択ワード線の電位を
−2Vに設定し、前記読み出し対象のメモリセルのビッ
ト線を選択し、このときの各メモリセルから読み出され
た値が期待値と同じであるか否かを判断することにより
過消去メモリセルを検出するテストである。
【0033】次に動作について説明する。先ず、電源を
投入すると、電源投入検出回路49は信号bを過消去メ
モリセル検出回路50に出力する。過消去メモリセル検
出回路50は前記信号bを受けると、フラッシュメモリ
セルアレー46の各メモリセルに対して前記過消去メモ
リ検出テストを行う。そして、過消去メモリが存在して
いれば、そのアドレス情報を記憶回路45に書き込む。
その後の書き込み/読み出しの動作は前記実施の形態2
で説明した動作と同様である。
投入すると、電源投入検出回路49は信号bを過消去メ
モリセル検出回路50に出力する。過消去メモリセル検
出回路50は前記信号bを受けると、フラッシュメモリ
セルアレー46の各メモリセルに対して前記過消去メモ
リ検出テストを行う。そして、過消去メモリが存在して
いれば、そのアドレス情報を記憶回路45に書き込む。
その後の書き込み/読み出しの動作は前記実施の形態2
で説明した動作と同様である。
【0034】以上、説明したように、この実施の形態3
によれば、電源投入時に過消去メモリセルの検出テスト
が過消去メモリセル検出回路50により自動的に行われ
る。そして、電源投入のたびに過消去メモリセルのアド
レス情報が更新されるので、製品集荷後に過消去メモリ
セルが発生した場合でも、書き込み/読み出しの動作を
正常に実行できる不揮発性半導体記憶装置が得られる効
果がある。
によれば、電源投入時に過消去メモリセルの検出テスト
が過消去メモリセル検出回路50により自動的に行われ
る。そして、電源投入のたびに過消去メモリセルのアド
レス情報が更新されるので、製品集荷後に過消去メモリ
セルが発生した場合でも、書き込み/読み出しの動作を
正常に実行できる不揮発性半導体記憶装置が得られる効
果がある。
【0035】実施の形態4.図4は、この実施の形態4
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図4において、図3と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図4において、
51は消去パルスの幅を制御する消去パルス幅制御回路
である。またフラッシュメモリセルアレー46はバイト
消去できる構成とする。
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図4において、図3と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図4において、
51は消去パルスの幅を制御する消去パルス幅制御回路
である。またフラッシュメモリセルアレー46はバイト
消去できる構成とする。
【0036】次に、この実施の形態4のフラッシュメモ
リにおける消去動作について説明する。図5は、前記消
去動作を示すフローチャートである。先ず、最初に消去
前書き込みを実行し(ステップST1)、次いで消去お
よび消去ベリファイを実行し(ステップST2)、さら
に過消去メモリセル検出回路50によるフラッシュメモ
リセルアレー46に対する過消去メモリ検出テスト(コ
ラムビットテスト等)を行う(ステップST3)。この
結果、過消去メモリセルが存在していれば、そのアドレ
ス情報を記憶回路45に保持する。次に、記憶回路45
に記憶されたアドレス情報に従って、過消去メモリセル
に対してのみ消去前書き込みを実行する(ステップST
4)。このときの過消去メモリセルへの書き込みは、図
14の設定内容に従って前記実施の形態3と同様に行
う。次に、前記消去前書き込みを行なったメモリセルに
対してのみ、再度、消去を実行する。このとき、消去パ
ルス幅制御回路51により消去パルスの幅を通常の半分
に制御する(ステップST5)。消去パルスの幅を通常
の半分にすることにより、過消去状態になりやすい、す
なわち負の閾値になりやすいメモリセルを、正の閾値を
もつ正常な消去状態にすることができる。そして消去お
よび消去ベリファイが完了した後、再度、過消去メモリ
セル検出回路50により過消去メモリ検出テスト(コラ
ムビットテスト等)を行う。ここで、過消去メモリセル
が検出されなければ終了する(ステップST6)。前
記、再度の過消去メモリ検出テストで過消去メモリセル
が検出された場合、ステップST4およびステップST
5を繰り返す。ただし、このときの消去パルスの幅は、
前回実行時のさらに半分になるように消去パルス幅制御
回路51により制御し、過消去メモリセルの発生を抑え
るようにする。
リにおける消去動作について説明する。図5は、前記消
去動作を示すフローチャートである。先ず、最初に消去
前書き込みを実行し(ステップST1)、次いで消去お
よび消去ベリファイを実行し(ステップST2)、さら
に過消去メモリセル検出回路50によるフラッシュメモ
リセルアレー46に対する過消去メモリ検出テスト(コ
ラムビットテスト等)を行う(ステップST3)。この
結果、過消去メモリセルが存在していれば、そのアドレ
ス情報を記憶回路45に保持する。次に、記憶回路45
に記憶されたアドレス情報に従って、過消去メモリセル
に対してのみ消去前書き込みを実行する(ステップST
4)。このときの過消去メモリセルへの書き込みは、図
14の設定内容に従って前記実施の形態3と同様に行
う。次に、前記消去前書き込みを行なったメモリセルに
対してのみ、再度、消去を実行する。このとき、消去パ
ルス幅制御回路51により消去パルスの幅を通常の半分
に制御する(ステップST5)。消去パルスの幅を通常
の半分にすることにより、過消去状態になりやすい、す
なわち負の閾値になりやすいメモリセルを、正の閾値を
もつ正常な消去状態にすることができる。そして消去お
よび消去ベリファイが完了した後、再度、過消去メモリ
セル検出回路50により過消去メモリ検出テスト(コラ
ムビットテスト等)を行う。ここで、過消去メモリセル
が検出されなければ終了する(ステップST6)。前
記、再度の過消去メモリ検出テストで過消去メモリセル
が検出された場合、ステップST4およびステップST
5を繰り返す。ただし、このときの消去パルスの幅は、
前回実行時のさらに半分になるように消去パルス幅制御
回路51により制御し、過消去メモリセルの発生を抑え
るようにする。
【0037】以上、説明したように、この実施の形態4
によれば、過消去メモリセルになりやすいメモリセルに
対する消去を行う場合に、消去パルスの幅を暫時、小さ
く制御し、1回の消去動作だけで閾値を過剰に下げない
ようにして過消去メモリセルの発生を防止することがで
きるので、通常の書き込み/読み出し時に負電位をワー
ド線へ供給する必要がなくなり、図12に示した設定内
容の電位によりワード線、ビット線の制御を行うことが
でき、負電位を使用することによる消費電流の増大を抑
制できる不揮発性半導体記憶装置が得られる効果があ
る。
によれば、過消去メモリセルになりやすいメモリセルに
対する消去を行う場合に、消去パルスの幅を暫時、小さ
く制御し、1回の消去動作だけで閾値を過剰に下げない
ようにして過消去メモリセルの発生を防止することがで
きるので、通常の書き込み/読み出し時に負電位をワー
ド線へ供給する必要がなくなり、図12に示した設定内
容の電位によりワード線、ビット線の制御を行うことが
でき、負電位を使用することによる消費電流の増大を抑
制できる不揮発性半導体記憶装置が得られる効果があ
る。
【0038】実施の形態5.図6は、この実施の形態5
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図6において、図4と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図6において、
61は一括消去のみ可能な構成のフラッシュメモリセル
アレーである。
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図6において、図4と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図6において、
61は一括消去のみ可能な構成のフラッシュメモリセル
アレーである。
【0039】次に、この実施の形態5のフラッシュメモ
リにおける消去動作について説明する。図7は、前記消
去動作を示すフローチャートであるが、図5に示したフ
ローチャートのステップと同一処理内容のステップにつ
いては同一の符号を付し説明を省略する。消去前書き込
みの実行、次いで行う消去および当該消去についての消
去ベリファイの実行、過消去メモリセル検出回路50に
よるフラッシュメモリセルアレー61に対する過消去メ
モリ検出テスト(コラムビットテスト等を含む)の実行
は前記実施の形態4と同様である。そして、過消去メモ
リセルが存在していれば、全アドレスのメモリセルに対
し消去前書き込みを実行する(ステップST11)。こ
のときのメモリセルへの書き込みは図14の設定内容に
従って従来技術で説明した図13に示したフラッシュメ
モリに対し行う書き込みと同様に行う。次に、再度、一
括消去および当該消去に対する消去ベリファイを実行す
る(ステップST12)。このとき、消去パルス幅制御
回路51により消去パルス幅を通常の半分とする。消去
パルス幅を通常の半分にすることにより、過消去状態に
なりやすい、すなわち負の閾値になりやすいメモリセル
を、正の閾値の正常な消去状態にすることができる。こ
のようにして一括消去が完了した後、再度、過消去メモ
リセル検出回路50により過消去メモリ検出テスト(コ
ラムビットテスト等)を行う。ここで、過消去メモリセ
ルが検出されなければ、動作は終了である。もし、過消
去メモリセルが検出されれば、ステップST3,ステッ
プST11,ステップST12の処理を再度実行する。
ただし、このときは消去パルス幅を前回実行時の半分に
して、過消去メモリセルの発生を抑えるようにする。
リにおける消去動作について説明する。図7は、前記消
去動作を示すフローチャートであるが、図5に示したフ
ローチャートのステップと同一処理内容のステップにつ
いては同一の符号を付し説明を省略する。消去前書き込
みの実行、次いで行う消去および当該消去についての消
去ベリファイの実行、過消去メモリセル検出回路50に
よるフラッシュメモリセルアレー61に対する過消去メ
モリ検出テスト(コラムビットテスト等を含む)の実行
は前記実施の形態4と同様である。そして、過消去メモ
リセルが存在していれば、全アドレスのメモリセルに対
し消去前書き込みを実行する(ステップST11)。こ
のときのメモリセルへの書き込みは図14の設定内容に
従って従来技術で説明した図13に示したフラッシュメ
モリに対し行う書き込みと同様に行う。次に、再度、一
括消去および当該消去に対する消去ベリファイを実行す
る(ステップST12)。このとき、消去パルス幅制御
回路51により消去パルス幅を通常の半分とする。消去
パルス幅を通常の半分にすることにより、過消去状態に
なりやすい、すなわち負の閾値になりやすいメモリセル
を、正の閾値の正常な消去状態にすることができる。こ
のようにして一括消去が完了した後、再度、過消去メモ
リセル検出回路50により過消去メモリ検出テスト(コ
ラムビットテスト等)を行う。ここで、過消去メモリセ
ルが検出されなければ、動作は終了である。もし、過消
去メモリセルが検出されれば、ステップST3,ステッ
プST11,ステップST12の処理を再度実行する。
ただし、このときは消去パルス幅を前回実行時の半分に
して、過消去メモリセルの発生を抑えるようにする。
【0040】以上、説明したように、この実施の形態5
によれば、一括消去のみ可能なフラッシュメモリに対し
消去パルスのパルス幅を前回実行時より小さくし、1回
の消去動作だけで閾値を過剰に下げないようにして過消
去メモリセルの発生を防ぐことができるので、通常の書
き込み/読み出し時には負電位を発生させる必要がな
く、図12の設定内容に従ってワード線、ビット線の制
御を行えばよく、負電位を使用することによる消費電流
の増大を抑制できる不揮発性半導体記憶装置が得られる
効果がある。
によれば、一括消去のみ可能なフラッシュメモリに対し
消去パルスのパルス幅を前回実行時より小さくし、1回
の消去動作だけで閾値を過剰に下げないようにして過消
去メモリセルの発生を防ぐことができるので、通常の書
き込み/読み出し時には負電位を発生させる必要がな
く、図12の設定内容に従ってワード線、ビット線の制
御を行えばよく、負電位を使用することによる消費電流
の増大を抑制できる不揮発性半導体記憶装置が得られる
効果がある。
【0041】実施の形態6.図8は、この実施の形態6
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図8において、図6と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図8において、
52は消去パルスのパルス波高である電位を制御する消
去パルス電位制御回路である。
の不揮発性半導体記憶装置の構成を示す概略構成図であ
り、図8において、図6と同一または相当の部分につい
ては同一の符号を付し説明を省略する。図8において、
52は消去パルスのパルス波高である電位を制御する消
去パルス電位制御回路である。
【0042】次に、この実施の形態6のフラッシュメモ
リにおける消去動作について説明する。図9は、前記消
去動作を示すフローチャートであるが、図7に示したフ
ローチャートのステップと同一処理内容のステップにつ
いては同一の符号を付し説明を省略する。消去前書き込
みの実行、次いで行う消去および当該消去についての消
去ベリファイの実行、過消去メモリセル検出回路50に
よるフラッシュメモリセルアレー61に対する過消去メ
モリ検出テスト(コラムビットテスト等を含む)の実
行、過消去メモリセルが存在しているときの全アドレス
に対する消去前書き込みの実行などは前記実施の形態5
と同様である。ステップST11での消去前書き込みの
実行後、次に、再度、一括消去および当該消去に対する
消去ベリファイを実行する(ステップST21)。この
とき、消去パルス電位制御回路51により消去パルスの
パルス波高を通常より小さくする。消去パルス幅を通常
より小さくすることにより、過消去状態になりやすい、
すなわち負の閾値になりやすいメモリセルを、正の閾値
の正常な消去状態にすることができる。このようにして
一括消去が完了した後、再度、過消去メモリセル検出回
路50により過消去メモリ検出テスト(コラムビットテ
スト等を含む)を行う。ここで、過消去メモリセルが検
出されなければ動作は終了である。もし、過消去メモリ
セルが検出されれば、ステップST3,ステップST1
1,ステップST21の処理を再度実行する。ただし、
このときは消去パルスのパルス波高を前回実行時よりさ
らに小さくして、過消去メモリセルの発生を抑えるよう
にする。
リにおける消去動作について説明する。図9は、前記消
去動作を示すフローチャートであるが、図7に示したフ
ローチャートのステップと同一処理内容のステップにつ
いては同一の符号を付し説明を省略する。消去前書き込
みの実行、次いで行う消去および当該消去についての消
去ベリファイの実行、過消去メモリセル検出回路50に
よるフラッシュメモリセルアレー61に対する過消去メ
モリ検出テスト(コラムビットテスト等を含む)の実
行、過消去メモリセルが存在しているときの全アドレス
に対する消去前書き込みの実行などは前記実施の形態5
と同様である。ステップST11での消去前書き込みの
実行後、次に、再度、一括消去および当該消去に対する
消去ベリファイを実行する(ステップST21)。この
とき、消去パルス電位制御回路51により消去パルスの
パルス波高を通常より小さくする。消去パルス幅を通常
より小さくすることにより、過消去状態になりやすい、
すなわち負の閾値になりやすいメモリセルを、正の閾値
の正常な消去状態にすることができる。このようにして
一括消去が完了した後、再度、過消去メモリセル検出回
路50により過消去メモリ検出テスト(コラムビットテ
スト等を含む)を行う。ここで、過消去メモリセルが検
出されなければ動作は終了である。もし、過消去メモリ
セルが検出されれば、ステップST3,ステップST1
1,ステップST21の処理を再度実行する。ただし、
このときは消去パルスのパルス波高を前回実行時よりさ
らに小さくして、過消去メモリセルの発生を抑えるよう
にする。
【0043】以上、説明したように、この実施の形態6
によれば、一括消去のみ可能なフラッシュメモリに対し
消去パルスのパルス波高、すなわち電位を前回実行時よ
り小さくし、1回の消去動作だけで閾値を過剰に下げな
いようにして過消去メモリセルの発生を防ぐことができ
るので、通常の書き込み/読み出し時には負電位を発生
させる必要がなく、図12の設定内容に従ってワード
線、ビット線の制御を行えばよく、負電位を使用するこ
とによる消費電流の増大を抑制できる不揮発性半導体記
憶装置が得られる効果がある。
によれば、一括消去のみ可能なフラッシュメモリに対し
消去パルスのパルス波高、すなわち電位を前回実行時よ
り小さくし、1回の消去動作だけで閾値を過剰に下げな
いようにして過消去メモリセルの発生を防ぐことができ
るので、通常の書き込み/読み出し時には負電位を発生
させる必要がなく、図12の設定内容に従ってワード
線、ビット線の制御を行えばよく、負電位を使用するこ
とによる消費電流の増大を抑制できる不揮発性半導体記
憶装置が得られる効果がある。
【0044】
【発明の効果】以上のように、この発明によれば、書き
込み時および読み出し時に、選択されたビット線と非選
択のワード線との間に接続されたメモリセルのソース電
位を、同電位保持回路のトランジスタが前記選択された
ビット線の電位と同電位に保ち、前記選択されたビット
線と選択された前記ワード線との間に接続されたメモリ
セルのソース電位を接地電位保持回路のトランジスタが
接地電位に保つように構成したので、書き込み対象およ
び読み出し対象のメモリセル以外の選択されたビット線
上のメモリセルが過消去メモリセルになっていても、前
記選択されたビット線からソース側へ前記過消去メモリ
セルを介して電流の流れ出しは発生せず、これによる書
き込み/読み出しに対する影響はなくなり、前記書き込
み対象および読み出し対象のメモリセルへの書き込み/
読み出しを正常に実施でき、さらに書き込み対象および
読み出し対象のメモリセル自体が過消去メモリセルにな
っていても当該メモリセルへの書き込み/読み出しを正
常に実施できる効果がある。
込み時および読み出し時に、選択されたビット線と非選
択のワード線との間に接続されたメモリセルのソース電
位を、同電位保持回路のトランジスタが前記選択された
ビット線の電位と同電位に保ち、前記選択されたビット
線と選択された前記ワード線との間に接続されたメモリ
セルのソース電位を接地電位保持回路のトランジスタが
接地電位に保つように構成したので、書き込み対象およ
び読み出し対象のメモリセル以外の選択されたビット線
上のメモリセルが過消去メモリセルになっていても、前
記選択されたビット線からソース側へ前記過消去メモリ
セルを介して電流の流れ出しは発生せず、これによる書
き込み/読み出しに対する影響はなくなり、前記書き込
み対象および読み出し対象のメモリセルへの書き込み/
読み出しを正常に実施でき、さらに書き込み対象および
読み出し対象のメモリセル自体が過消去メモリセルにな
っていても当該メモリセルへの書き込み/読み出しを正
常に実施できる効果がある。
【0045】この発明によれば、過消去メモリセルのア
ドレス情報を記憶回路で保持し、該保持した過消去メモ
リセルのアドレスと書き込み時および読み出し時のアド
レスとをもとにビット線上の過消去メモリセルの存在を
アドレス一致検出回路が判定し、該アドレス一致検出回
路が前記過消去メモリセルの存在を判定したときに限
り、ワード線負電位供給回路は、前記書き込み時および
読み出し時に非選択のワード線へ印加する負電位のワー
ド線印加電位を発生し、前記ワード線へ供給するように
構成したので、負電位の発生は過消去メモリセルが存在
している場合であって前記書き込み時および読み出し時
にのみ行なわれ、常時発生していないことから、消費電
力を抑制できる効果がある。
ドレス情報を記憶回路で保持し、該保持した過消去メモ
リセルのアドレスと書き込み時および読み出し時のアド
レスとをもとにビット線上の過消去メモリセルの存在を
アドレス一致検出回路が判定し、該アドレス一致検出回
路が前記過消去メモリセルの存在を判定したときに限
り、ワード線負電位供給回路は、前記書き込み時および
読み出し時に非選択のワード線へ印加する負電位のワー
ド線印加電位を発生し、前記ワード線へ供給するように
構成したので、負電位の発生は過消去メモリセルが存在
している場合であって前記書き込み時および読み出し時
にのみ行なわれ、常時発生していないことから、消費電
力を抑制できる効果がある。
【0046】この発明によれば、電源投入時に過消去メ
モリセルのアドレスを自動検出する過消去メモリセル検
出回路を備えるように構成したので、例えばシステムの
立ち上がり時毎に過消去メモリセルのアドレスの自動検
出が実行され、過消去メモリセルの発生に対し迅速に対
応できる効果がある。
モリセルのアドレスを自動検出する過消去メモリセル検
出回路を備えるように構成したので、例えばシステムの
立ち上がり時毎に過消去メモリセルのアドレスの自動検
出が実行され、過消去メモリセルの発生に対し迅速に対
応できる効果がある。
【0047】この発明によれば、過消去メモリセル検出
回路が過消去メモリセルを検出しなくなるまで、前記過
消去メモリセル検出回路が検出した過消去メモリセルま
たは全メモリセルに対し消去前書き込みおよび消去、該
消去結果に対する消去ベリファイを繰り返し行う際の消
去パルス幅を暫時、小さく制御していく消去パルス幅制
御回路を備えるように構成したので、バイト消去可能で
ある不揮発性半導体記憶装置、一括消去可能な不揮発性
半導体記憶装置のいずれに対しても過消去メモリセルに
なりやすいメモリセルがあっても、過消去メモリセルの
発生を防止できる効果がある。
回路が過消去メモリセルを検出しなくなるまで、前記過
消去メモリセル検出回路が検出した過消去メモリセルま
たは全メモリセルに対し消去前書き込みおよび消去、該
消去結果に対する消去ベリファイを繰り返し行う際の消
去パルス幅を暫時、小さく制御していく消去パルス幅制
御回路を備えるように構成したので、バイト消去可能で
ある不揮発性半導体記憶装置、一括消去可能な不揮発性
半導体記憶装置のいずれに対しても過消去メモリセルに
なりやすいメモリセルがあっても、過消去メモリセルの
発生を防止できる効果がある。
【0048】この発明によれば、過消去メモリセル検出
回路が過消去メモリセルを検出しなくなるまで、前記過
消去メモリセル検出回路が検出した過消去メモリセルま
たは全メモリセルに対し消去前書き込みおよび消去、該
消去結果に対する消去ベリファイを繰り返し行う際の消
去パルスの電位である消去パルス波高を暫時、小さく制
御していく消去パルス電位制御回路を備えるように構成
したので、バイト消去可能である不揮発性半導体記憶装
置、一括消去可能な不揮発性半導体記憶装置のいずれに
対しても過消去メモリセルになりやすいメモリセルがあ
っても、過消去メモリセルの発生を防止できる効果があ
る。
回路が過消去メモリセルを検出しなくなるまで、前記過
消去メモリセル検出回路が検出した過消去メモリセルま
たは全メモリセルに対し消去前書き込みおよび消去、該
消去結果に対する消去ベリファイを繰り返し行う際の消
去パルスの電位である消去パルス波高を暫時、小さく制
御していく消去パルス電位制御回路を備えるように構成
したので、バイト消去可能である不揮発性半導体記憶装
置、一括消去可能な不揮発性半導体記憶装置のいずれに
対しても過消去メモリセルになりやすいメモリセルがあ
っても、過消去メモリセルの発生を防止できる効果があ
る。
【図1】 この発明の実施の形態1による不揮発性半導
体記憶装置であるフラッシュメモリのメモリセルアレー
の部分構成を示す回路図である。
体記憶装置であるフラッシュメモリのメモリセルアレー
の部分構成を示す回路図である。
【図2】 この発明の実施の形態2の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図3】 この発明の実施の形態3の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図4】 この発明の実施の形態4の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図5】 この発明の実施の形態4の不揮発性半導体記
憶装置における消去動作を示すフローチャートである。
憶装置における消去動作を示すフローチャートである。
【図6】 この発明の実施の形態5の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図7】 この発明の実施の形態5の不揮発性半導体記
憶装置における消去動作を示すフローチャートである。
憶装置における消去動作を示すフローチャートである。
【図8】 この発明の実施の形態6の不揮発性半導体記
憶装置を示す概略構成図である。
憶装置を示す概略構成図である。
【図9】 この発明の実施の形態6の不揮発性半導体記
憶装置における消去動作を示すフローチャートである。
憶装置における消去動作を示すフローチャートである。
【図10】 この発明の実施の形態1の不揮発性半導体
記憶装置における書き込み/読み出し/消去時にビット
線、ワード線、ソース電源VB、ソース電源VSに対し
設定される電位を示す表図である。
記憶装置における書き込み/読み出し/消去時にビット
線、ワード線、ソース電源VB、ソース電源VSに対し
設定される電位を示す表図である。
【図11】 従来の不揮発性半導体記憶装置であるフラ
ッシュメモリのメモリセルアレーの部分構成を示す回路
図である。
ッシュメモリのメモリセルアレーの部分構成を示す回路
図である。
【図12】 従来の不揮発性半導体記憶装置であるフラ
ッシュメモリのメモリセルアレーにおいて、読み出し/
書き込み/消去を実行する場合のワード線、ビット線、
ソース電源VSの設定電位を示す表図である。
ッシュメモリのメモリセルアレーにおいて、読み出し/
書き込み/消去を実行する場合のワード線、ビット線、
ソース電源VSの設定電位を示す表図である。
【図13】 負電位を供給できるワード線デコーダを付
加した従来の不揮発性半導体記憶装置であるフラッシュ
メモリの部分構成を示す回路図である。
加した従来の不揮発性半導体記憶装置であるフラッシュ
メモリの部分構成を示す回路図である。
【図14】 従来の不揮発性半導体記憶装置であるフラ
ッシュメモリの書き込み/読み出し/消去実行時のワー
ド線、ビット線の制御電位を示す表図である。
ッシュメモリの書き込み/読み出し/消去実行時のワー
ド線、ビット線の制御電位を示す表図である。
17,18,19,20 ワード線、21,22,23
ビット線、24,25,26,27 ソース拡散配
線、29 ソース電源VB(第1のソース電源)、32
ソース電源VS(第2のソース電源)、35,36,
37,38 電位制御用Pチャンネルトランジスタ(同
電位保持回路のトランジスタ)、39,40,41,4
2 電位制御用Nチャンネルトランジスタ(接地電位保
持回路のトランジスタ)、43 ワード線デコーダ(ワ
ード線負電位供給回路)、44 アドレス一致検出回
路、45 記憶回路、47 負電位発生回路(ワード線
負電位供給回路)、50 過消去メモリセル検出回路、
51 消去パルス幅制御回路、52 消去パルス電位制
御回路。
ビット線、24,25,26,27 ソース拡散配
線、29 ソース電源VB(第1のソース電源)、32
ソース電源VS(第2のソース電源)、35,36,
37,38 電位制御用Pチャンネルトランジスタ(同
電位保持回路のトランジスタ)、39,40,41,4
2 電位制御用Nチャンネルトランジスタ(接地電位保
持回路のトランジスタ)、43 ワード線デコーダ(ワ
ード線負電位供給回路)、44 アドレス一致検出回
路、45 記憶回路、47 負電位発生回路(ワード線
負電位供給回路)、50 過消去メモリセル検出回路、
51 消去パルス幅制御回路、52 消去パルス電位制
御回路。
Claims (7)
- 【請求項1】 ビット線に印加するビット線印加電位お
よびワード線へ印加するワード線印加電位を制御し、2
層ゲート構造のメモリセルのフローティングゲートに対
する電子の注入や電子の引き抜きにより情報の書き込み
を行うとともに、前記書き込んだ情報の読み出しを行う
不揮発性半導体記憶装置において、 書き込み時および読み出し時に、選択された前記ビット
線と非選択の前記ワード線との間に接続されたメモリセ
ルのソース電位を、前記選択されたビット線の電位と同
電位に保つトランジスタを有した同電位保持回路と、 前記選択されたビット線と選択された前記ワード線との
間に接続されたメモリセルのソース電位を接地電位に保
つトランジスタを有した接地電位保持回路とを備えてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 同電位保持回路のトランジスタは、 他の行メモリセルと独立して行メモリセル毎に設けられ
たソース拡散配線と、書き込み時および読み出し時にお
いて選択されたビット線へ設定される電位に対し同電位
に設定される第1のソース電源との間に設けられ、前記
行メモリセルのワード線へ書き込み時および読み出し時
に前記ワード線の非選択に応じて印加されるワード線印
加電位により導通状態に制御され、 接地電位保持回路のトランジスタは、 前記行メモリセル毎の前記ソース拡散配線と第2のソー
ス電源との間に設けられ、前記行メモリセルのワード線
へ書き込み時および読み出し時に前記ワード線の選択に
応じて印加されるワード線印加電位により導通状態に制
御されることを特徴とする請求項1記載の不揮発性半導
体記憶装置。 - 【請求項3】 書き込み時および読み出し時に非選択の
ワード線へ印加するワード線印加電位を負電位にするこ
とで書き込み時および読み出し時に過消去メモリセルが
導通状態へ移行するのを防止する不揮発性半導体記憶装
置において、 過消去メモリセルのアドレス情報を保持する記憶回路
と、 前記過消去メモリセルのアドレスと書き込み時および読
み出し時のアドレスとをもとにビット線上の過消去メモ
リセルの存在を判定するアドレス一致検出回路と、 該アドレス一致検出回路が前記過消去メモリセルの存在
を判定したときに限り、書き込み時および読み出し時に
非選択のワード線へ印加する負電位のワード線印加電位
を発生させ、前記ワード線へ供給するワード線負電位供
給回路とを備えていることを特徴とする不揮発性半導体
記憶装置。 - 【請求項4】 電源投入時に過消去メモリセルのアドレ
スを自動検出する過消去メモリセル検出回路を備えてい
ることを特徴とする請求項3記載の不揮発性半導体記憶
装置。 - 【請求項5】 過消去メモリセル検出回路は、 消去前書き込みおよび消去、該消去結果に対する消去ベ
リファイを行なった後に過消去メモリセルを検出し、検
出した過消去メモリセルのアドレスを自動検出すること
を特徴とする請求項3または請求項4記載の不揮発性半
導体記憶装置。 - 【請求項6】 過消去メモリセル検出回路が過消去メモ
リセルを検出すると、前記過消去メモリセル検出回路が
過消去メモリセルを検出しなくなるまで、前記過消去メ
モリセル検出回路が検出した過消去メモリセルまたは全
メモリセルに対し消去前書き込みおよび消去、該消去結
果に対する消去ベリファイを繰り返し行う際の消去パル
ス幅を暫時、小さく制御していく消去パルス幅制御回路
を備えていることを特徴とする請求項5記載の不揮発性
半導体記憶装置。 - 【請求項7】 過消去メモリセル検出回路が過消去メモ
リセルを検出すると、前記過消去メモリセル検出回路が
過消去メモリセルを検出しなくなるまで、前記過消去メ
モリセル検出回路が検出した過消去メモリセルまたは全
メモリセルに対し消去前書き込みおよび消去、該消去結
果に対する消去ベリファイを繰り返し行う際の消去パル
スの電位である消去パルス波高を暫時、小さく制御して
いく消去パルス電位制御回路を備えていることを特徴と
する請求項5記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33456097A JPH11176173A (ja) | 1997-12-04 | 1997-12-04 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33456097A JPH11176173A (ja) | 1997-12-04 | 1997-12-04 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11176173A true JPH11176173A (ja) | 1999-07-02 |
Family
ID=18278774
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33456097A Pending JPH11176173A (ja) | 1997-12-04 | 1997-12-04 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11176173A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8082155B2 (en) | 2000-10-20 | 2011-12-20 | Silverbrook Research Pty Ltd | Camera with printhead for printing images with encoded audio data |
US8836809B2 (en) | 1997-07-15 | 2014-09-16 | Google Inc. | Quad-core image processor for facial detection |
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