JPH061402B2 - 多重系制御回路 - Google Patents
多重系制御回路Info
- Publication number
- JPH061402B2 JPH061402B2 JP62066808A JP6680887A JPH061402B2 JP H061402 B2 JPH061402 B2 JP H061402B2 JP 62066808 A JP62066808 A JP 62066808A JP 6680887 A JP6680887 A JP 6680887A JP H061402 B2 JPH061402 B2 JP H061402B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- control
- logic
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60T—VEHICLE BRAKE CONTROL SYSTEMS OR PARTS THEREOF; BRAKE CONTROL SYSTEMS OR PARTS THEREOF, IN GENERAL; ARRANGEMENT OF BRAKING ELEMENTS ON VEHICLES IN GENERAL; PORTABLE DEVICES FOR PREVENTING UNWANTED MOVEMENT OF VEHICLES; VEHICLE MODIFICATIONS TO FACILITATE COOLING OF BRAKES
- B60T8/00—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force
- B60T8/32—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration
- B60T8/88—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration with failure responsive means, i.e. means for detecting and indicating faulty operation of the speed responsive control means
- B60T8/885—Arrangements for adjusting wheel-braking force to meet varying vehicular or ground-surface conditions, e.g. limiting or varying distribution of braking force responsive to a speed condition, e.g. acceleration or deceleration with failure responsive means, i.e. means for detecting and indicating faulty operation of the speed responsive control means using electrical circuitry
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60T—VEHICLE BRAKE CONTROL SYSTEMS OR PARTS THEREOF; BRAKE CONTROL SYSTEMS OR PARTS THEREOF, IN GENERAL; ARRANGEMENT OF BRAKING ELEMENTS ON VEHICLES IN GENERAL; PORTABLE DEVICES FOR PREVENTING UNWANTED MOVEMENT OF VEHICLES; VEHICLE MODIFICATIONS TO FACILITATE COOLING OF BRAKES
- B60T2270/00—Further aspects of brake control systems not otherwise provided for
- B60T2270/40—Failsafe aspects of brake control systems
- B60T2270/402—Back-up
Landscapes
- Engineering & Computer Science (AREA)
- Transportation (AREA)
- Mechanical Engineering (AREA)
- Regulating Braking Force (AREA)
- Safety Devices In Control Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、自動車の電子制御装置、特に自動車ブレー
キの制御に用いられるアンチロックブレーキ制御装置用
の多重系制御回路に関する。
キの制御に用いられるアンチロックブレーキ制御装置用
の多重系制御回路に関する。
自動車の走行状態を制御するため種々の電子制御装置が
用いられるようになっているが、特に自動車ブレーキの
制御に用いられるアンチロックブレーキ制御装置はブレ
ーキ装置が人命に直接係わるものだけに、その作動の確
実性、安全性が極めて重要である。
用いられるようになっているが、特に自動車ブレーキの
制御に用いられるアンチロックブレーキ制御装置はブレ
ーキ装置が人命に直接係わるものだけに、その作動の確
実性、安全性が極めて重要である。
上述のアンチロックブレーキ制御装置としては既に種々
の方式のものがあるが、その基本的な制御方法は前後輪
のそれぞれに設けた車輪の回転速度を検知するための複
数個のセンサからの入力信号をパルス信号に変換、処理
し、この入力信号から車輪速度、基準車輪速度（推定車
輛速度）、自動車加速度等を中央処理装置（ＣＰＵ）に
て換算し、その演算においては、例えば急ブレーキ操作
時に路面がスリップし易い状態にあるため急ロックされ
る車輪を基準車輪速度との比較により極めて短時間の間
ブレーキ開放し車輪速度が所定値に回復すると再びブレ
ーキ制動し、常に車輪と路面間の摩擦係数が最大となる
べくブレーキ操作をするように上記演算結果に基づいて
ブレーキ装置油圧系統のブレーキ圧制御弁の開閉操作を
するのが一般的である。
の方式のものがあるが、その基本的な制御方法は前後輪
のそれぞれに設けた車輪の回転速度を検知するための複
数個のセンサからの入力信号をパルス信号に変換、処理
し、この入力信号から車輪速度、基準車輪速度（推定車
輛速度）、自動車加速度等を中央処理装置（ＣＰＵ）に
て換算し、その演算においては、例えば急ブレーキ操作
時に路面がスリップし易い状態にあるため急ロックされ
る車輪を基準車輪速度との比較により極めて短時間の間
ブレーキ開放し車輪速度が所定値に回復すると再びブレ
ーキ制動し、常に車輪と路面間の摩擦係数が最大となる
べくブレーキ操作をするように上記演算結果に基づいて
ブレーキ装置油圧系統のブレーキ圧制御弁の開閉操作を
するのが一般的である。
かかるアンチロックブレーキ制御動作においては、上述
したようにブレーキ制御中に拘わらずその間にブレーキ
開放をする動作が含まれるため、この動作時において制
御装置のいずれかに故障、不作動、誤動作等が発生する
と極めて重大な事故に直結することは明白である。そこ
でこのような制御装置の回路構成において上記のような
誤動作等が発生するとその原因を検知してアンチロック
制御装置自体を不作動として通常のブレーキ制動方式に
戻すという工夫がなされている。
したようにブレーキ制御中に拘わらずその間にブレーキ
開放をする動作が含まれるため、この動作時において制
御装置のいずれかに故障、不作動、誤動作等が発生する
と極めて重大な事故に直結することは明白である。そこ
でこのような制御装置の回路構成において上記のような
誤動作等が発生するとその原因を検知してアンチロック
制御装置自体を不作動として通常のブレーキ制動方式に
戻すという工夫がなされている。
このようなアンチロックブレーキ制御装置の一例とし
て、米国特許公報第４５４６４３７号に記載のものが知
られている。この公報に記載の制御装置を簡単に要約し
て添付図第３図を参照して説明する。
て、米国特許公報第４５４６４３７号に記載のものが知
られている。この公報に記載の制御装置を簡単に要約し
て添付図第３図を参照して説明する。
このブレーキ制御装置では、４つのセンサから送られる
車輪速度の信号は入力・パルス処理部で処理された後、
２系統ずつの出力信号を互いに同期された２つの独立の
マイクロコンピュータＩ、IIに送り、これらマイクロコ
ンピュータＩ、II相互間で互いに自分の有する情報を送
信して、一方のマイクロコンピュータによりバルブ駆動
回路を駆動し、ブレーキ圧制御バルブを開閉制御すると
同時に上記駆動回路の出力信号を他方のマイクロコンピ
ュータに信号レベルの変換調整した後送り込んで、前者
のマイクロコンピュータの制御信号を後者のマイクロコ
ンピュータが監視すると共に、後者のマイクロコンピュ
ータの出力を前者のマイクロコンピュータへ送りその信
号を前者のマイクロコンピュータが相互監視している。
車輪速度の信号は入力・パルス処理部で処理された後、
２系統ずつの出力信号を互いに同期された２つの独立の
マイクロコンピュータＩ、IIに送り、これらマイクロコ
ンピュータＩ、II相互間で互いに自分の有する情報を送
信して、一方のマイクロコンピュータによりバルブ駆動
回路を駆動し、ブレーキ圧制御バルブを開閉制御すると
同時に上記駆動回路の出力信号を他方のマイクロコンピ
ュータに信号レベルの変換調整した後送り込んで、前者
のマイクロコンピュータの制御信号を後者のマイクロコ
ンピュータが監視すると共に、後者のマイクロコンピュ
ータの出力を前者のマイクロコンピュータへ送りその信
号を前者のマイクロコンピュータが相互監視している。
さらにもう１つのブレーキ制御装置の例として、第４図
に示す制御回路も既に公知である。この例では、例えば
全輪のセンサ信号を一方のマイクロコンピュータＩへ送
り、これにより前輪用のブレーキ圧制御バルブを制御
し、同様に全輪のセンサ信号をもう一方のマイクロコン
ピュータIIへ送り、後輪用のブレーキ圧制御バルブを制
御すると共に、２つの独立のマイクロコンピュータ相互
間で相手の出力信号の異常を監視している。
に示す制御回路も既に公知である。この例では、例えば
全輪のセンサ信号を一方のマイクロコンピュータＩへ送
り、これにより前輪用のブレーキ圧制御バルブを制御
し、同様に全輪のセンサ信号をもう一方のマイクロコン
ピュータIIへ送り、後輪用のブレーキ圧制御バルブを制
御すると共に、２つの独立のマイクロコンピュータ相互
間で相手の出力信号の異常を監視している。
この他にも、マイクロコンピュータとこれによって制御
されるブレーキ圧制御バルブを１対１に対応させ、前輪
右側、左側、及び両後輪に対して上記各組の制御部材３
組を備え、それぞれのマイクロコンピュータの出力信号
を相互に監視するように構成されているブレーキ制御装
置がある。
されるブレーキ圧制御バルブを１対１に対応させ、前輪
右側、左側、及び両後輪に対して上記各組の制御部材３
組を備え、それぞれのマイクロコンピュータの出力信号
を相互に監視するように構成されているブレーキ制御装
置がある。
しかしながら、上述した米国特許公報第４５４６４３７
号によるアンチロックブレーキ制御装置では、制御回路
中に多重故障が重なり例えば主としてブレーキ圧制御用
の電磁弁を制御する側のマイクロコンピュータに異常が
発生しているに拘らず故障検知がもう一方の監視する側
のマイクロコンピュータによりなされないときに、異常
なバルブ制御信号が出力される可能性があり、その他種
々の故障モードを考えると必ずしも故障、誤動作等に対
する対策は十分とは言えない。
号によるアンチロックブレーキ制御装置では、制御回路
中に多重故障が重なり例えば主としてブレーキ圧制御用
の電磁弁を制御する側のマイクロコンピュータに異常が
発生しているに拘らず故障検知がもう一方の監視する側
のマイクロコンピュータによりなされないときに、異常
なバルブ制御信号が出力される可能性があり、その他種
々の故障モードを考えると必ずしも故障、誤動作等に対
する対策は十分とは言えない。
前記第二の従来例では、上記と同様な問題が少なくとも
片側２系統に対して発生する可能性がある。
片側２系統に対して発生する可能性がある。
第三の従来例では、３系統を独立に制御する方式である
から、故障率はそれに伴なって必然的に増大し、その反
面コストがかかるという欠点がある。
から、故障率はそれに伴なって必然的に増大し、その反
面コストがかかるという欠点がある。
そして上記のいずれの従来例の場合も、マイクロコンピ
ュータからの出力信号はその制御回路によって制御しよ
うとするアクチュエータの被駆動部に対し、そのまま直
接に与えられており、一方のマイクロコンピュータの出
力信号をもう一方のマイクロコンピュータにより相互に
監視するか、又は全く独立に制御するものであり、多重
故障が重なったときに、それぞれ出力信号の状態に応じ
て最も安全側に制御するようには構成されていない。
ュータからの出力信号はその制御回路によって制御しよ
うとするアクチュエータの被駆動部に対し、そのまま直
接に与えられており、一方のマイクロコンピュータの出
力信号をもう一方のマイクロコンピュータにより相互に
監視するか、又は全く独立に制御するものであり、多重
故障が重なったときに、それぞれ出力信号の状態に応じ
て最も安全側に制御するようには構成されていない。
この発明は上記のような自動車の電子制御装置、特にア
ンチロックブレーキ制御装置の現状に鑑みてなされたも
のであり、その目的は多重系制御回路中に少なくとも２
以上の制御論理回路からの出力をそれぞれの出力信号の
状態に応じて論理演算し、被駆動部を制御装置全体が最
も安全に作動するように制御する出力決定論理回路を備
えた多重系制御回路を提供するにある。
ンチロックブレーキ制御装置の現状に鑑みてなされたも
のであり、その目的は多重系制御回路中に少なくとも２
以上の制御論理回路からの出力をそれぞれの出力信号の
状態に応じて論理演算し、被駆動部を制御装置全体が最
も安全に作動するように制御する出力決定論理回路を備
えた多重系制御回路を提供するにある。
上記問題点を解決するための手段としてこの発明では、
入力信号の状態をする少なくとも２以上の互いに独立の
多重系の入力処理回路と、この処理回路からの出力信号
により所定プログラムに従い論理演算して制御信号を出
力する、互いに並列的に設けられ独立に同期駆動される
少なくとも２以上の制御論理回路と、これら制御論理回
路の出力をＡＮＤ論理、ＯＲ論理、もしくはＡＮＤ論理
とＯＲ論理の組合せのいずれかにより論理演算して出力
を決定する出力決定論理回路と、前記出力決定論理回路
の出力を前記制御論理回路の出力と比較する少なくとも
２以上の比較回路と、前記比較回路のいずれかにより異
常時の不一致信号を受信するとフェイルセーフ出力信号
を出力して制御対象の系を部分的に又は完全に不能にす
るフェイルセーフ出力回路とを備えた多重系制御回路の
構成を採用したのである。
入力信号の状態をする少なくとも２以上の互いに独立の
多重系の入力処理回路と、この処理回路からの出力信号
により所定プログラムに従い論理演算して制御信号を出
力する、互いに並列的に設けられ独立に同期駆動される
少なくとも２以上の制御論理回路と、これら制御論理回
路の出力をＡＮＤ論理、ＯＲ論理、もしくはＡＮＤ論理
とＯＲ論理の組合せのいずれかにより論理演算して出力
を決定する出力決定論理回路と、前記出力決定論理回路
の出力を前記制御論理回路の出力と比較する少なくとも
２以上の比較回路と、前記比較回路のいずれかにより異
常時の不一致信号を受信するとフェイルセーフ出力信号
を出力して制御対象の系を部分的に又は完全に不能にす
るフェイルセーフ出力回路とを備えた多重系制御回路の
構成を採用したのである。
センサ等により検出される入力信号は途中２値化回路等
により通常は２値化信号として入力される。この２値化
信号を２以上の入力処理回路にそれぞれ並列的に供給し
て入力処理をした後、それぞれの系にある制御論理回路
へ送る。この制御論理回路では、制御対象の被駆動部に
それぞれに必要な作動をさせるための制御信号を、制御
論理回路中に設けられた所定のプログラムに従って演算
することによって出力する。上記２以上の制御論理回路
の出力信号は本来正常動作時には全て同一の信号として
出力されるものであるが、制御論理回路のいずれかに生
じる誤動作、故障、ノイズ、タイミングのズレ等のため
瞬時に出力される制御信号はかならずしも正確に同一の
信号ではないことがあり、これらをそのまま出力すると
被駆動部が誤動作する可能性がある。そこで、いずれか
の制御論理回路の出力を正常信号としてこの信号とそれ
以外の制御論理回路の出力信号を出力決定論理回路にお
いて、ＡＮＤ論理素子、ＯＲ論理素子又はＡＮＤ論理素
子とＯＲ論理素子の組合せのいずれかの論理素子により
論理演算して、前記正常信号とそれ以外の信号が一致す
るときはそのままの信号として出力する。異なる信号の
ときは制御対象の被駆動回路を全体として安全側となる
ように制御するフェイルセーフ信号として出力する。こ
れは一方の制御回路の系から見れば自分の出力を正しい
ものとして他の出力と比較し、不一致ならフェイルセー
フの出力となるようにするためである。これを別の観点
から言えば、全ての制御系の出力は対等に評価されて出
力が決定されることを意味する。従って、制御論理回路
の出力が何れか１つでも他の出力と異なるときは、前記
被駆動回路から出力される信号をもとの制御論理回路の
出力と比較回路において比較して不一致の信号を検出
し、この信号がいずれか一方の制御論理回路系から出力
されるとフェイルセーフ出力回路からフェイルセーフ出
力信号が出力され、この信号により制御対象の駆動源の
電源等を部分的に又は完全に遮断せしめて制御対象全体
を不能とし、常に制御対象を最適に制御すると共に完全
に安全なフェイルセーフ動作を保障している。
により通常は２値化信号として入力される。この２値化
信号を２以上の入力処理回路にそれぞれ並列的に供給し
て入力処理をした後、それぞれの系にある制御論理回路
へ送る。この制御論理回路では、制御対象の被駆動部に
それぞれに必要な作動をさせるための制御信号を、制御
論理回路中に設けられた所定のプログラムに従って演算
することによって出力する。上記２以上の制御論理回路
の出力信号は本来正常動作時には全て同一の信号として
出力されるものであるが、制御論理回路のいずれかに生
じる誤動作、故障、ノイズ、タイミングのズレ等のため
瞬時に出力される制御信号はかならずしも正確に同一の
信号ではないことがあり、これらをそのまま出力すると
被駆動部が誤動作する可能性がある。そこで、いずれか
の制御論理回路の出力を正常信号としてこの信号とそれ
以外の制御論理回路の出力信号を出力決定論理回路にお
いて、ＡＮＤ論理素子、ＯＲ論理素子又はＡＮＤ論理素
子とＯＲ論理素子の組合せのいずれかの論理素子により
論理演算して、前記正常信号とそれ以外の信号が一致す
るときはそのままの信号として出力する。異なる信号の
ときは制御対象の被駆動回路を全体として安全側となる
ように制御するフェイルセーフ信号として出力する。こ
れは一方の制御回路の系から見れば自分の出力を正しい
ものとして他の出力と比較し、不一致ならフェイルセー
フの出力となるようにするためである。これを別の観点
から言えば、全ての制御系の出力は対等に評価されて出
力が決定されることを意味する。従って、制御論理回路
の出力が何れか１つでも他の出力と異なるときは、前記
被駆動回路から出力される信号をもとの制御論理回路の
出力と比較回路において比較して不一致の信号を検出
し、この信号がいずれか一方の制御論理回路系から出力
されるとフェイルセーフ出力回路からフェイルセーフ出
力信号が出力され、この信号により制御対象の駆動源の
電源等を部分的に又は完全に遮断せしめて制御対象全体
を不能とし、常に制御対象を最適に制御すると共に完全
に安全なフェイルセーフ動作を保障している。
以下この発明実施例について添付図を参照して詳細に説
明する。
明する。
第１図は、この発明による多重系制御回路を自動車のア
ンチロックブレーキ制御回路に適用した場合の実施例を
示す。多重系制御回路を太線で、それ以外のアンチロッ
クブレーキ制御回路として必要な入力部、Ａ／Ｄコンバ
ータ、バルブ駆動回路等は細線で示してある。図示のよ
うに、多重系制御回路への入力信号は、自動車の各車輪
の車輪速度を検出するセンサＳ１、Ｓ２、Ｓ３、Ｓ４か
らの入力を入力部１に車輪速度信号として用意し、これ
をＡ／Ｄコンバータ２等の２値化回路でアナログ信号か
らパルス信号に変換し、これらパルス信号を一時的に入
力バッファ３に記憶された上、多重系制御回路の複数の
制御系（この実施例では系の数２）に対しそれぞれの並
列的に同時に送られてくる。
ンチロックブレーキ制御回路に適用した場合の実施例を
示す。多重系制御回路を太線で、それ以外のアンチロッ
クブレーキ制御回路として必要な入力部、Ａ／Ｄコンバ
ータ、バルブ駆動回路等は細線で示してある。図示のよ
うに、多重系制御回路への入力信号は、自動車の各車輪
の車輪速度を検出するセンサＳ１、Ｓ２、Ｓ３、Ｓ４か
らの入力を入力部１に車輪速度信号として用意し、これ
をＡ／Ｄコンバータ２等の２値化回路でアナログ信号か
らパルス信号に変換し、これらパルス信号を一時的に入
力バッファ３に記憶された上、多重系制御回路の複数の
制御系（この実施例では系の数２）に対しそれぞれの並
列的に同時に送られてくる。
多重系制御回路は、前記パルス信号のパルス数、間隔等
を計算、処理する２つの互いに独立な入力処理回路と、
この処理からの出力信号により所定プログラムに従い論
理演算して制御信号を出力する、互いに並列的に設けら
れ独立に同期駆動される２つの制御論理回路とを備えて
いる。前記各制御論理回路は、この場合後述するアンチ
ロックブレーキ装置のブレーキ圧制御用の電磁弁を開閉
するための制御信号を出力するものであり、それぞれ同
一のプログラムに従って動作するマイクロコントローラ
又はワンチップマイクロコンピュータから構成すること
ができる。その論理演算は、例えば前記入力信号から時
々刻々変化する車輪速度を計算し、この車輪速度からの
自動車の車両速度を求める推定式により基準車輪速度を
求め、車輪速度が基準車輪速度を下回るとその速度差に
応じて前記電磁弁を加圧から減圧又は保持の方向に操作
する制御信号を出力するように行なわれる。これは、上
記車輪速度が基準車輪速度を下回ると、車輪のスリップ
率が増大し、ブレーキ制動によるタイヤ摩擦力が有効に
利用されていないことを意味する。したがって、ブレー
キ制動中にも拘らず極めて短時間の間ブレーキ制動力を
減少させ、そしてスリップ率が回復してくれば再びブレ
ーキ制動を保持又は加圧の方向に操作する。以上の様に
操作できることによって車輪のロックが防止できるため
である。
を計算、処理する２つの互いに独立な入力処理回路と、
この処理からの出力信号により所定プログラムに従い論
理演算して制御信号を出力する、互いに並列的に設けら
れ独立に同期駆動される２つの制御論理回路とを備えて
いる。前記各制御論理回路は、この場合後述するアンチ
ロックブレーキ装置のブレーキ圧制御用の電磁弁を開閉
するための制御信号を出力するものであり、それぞれ同
一のプログラムに従って動作するマイクロコントローラ
又はワンチップマイクロコンピュータから構成すること
ができる。その論理演算は、例えば前記入力信号から時
々刻々変化する車輪速度を計算し、この車輪速度からの
自動車の車両速度を求める推定式により基準車輪速度を
求め、車輪速度が基準車輪速度を下回るとその速度差に
応じて前記電磁弁を加圧から減圧又は保持の方向に操作
する制御信号を出力するように行なわれる。これは、上
記車輪速度が基準車輪速度を下回ると、車輪のスリップ
率が増大し、ブレーキ制動によるタイヤ摩擦力が有効に
利用されていないことを意味する。したがって、ブレー
キ制動中にも拘らず極めて短時間の間ブレーキ制動力を
減少させ、そしてスリップ率が回復してくれば再びブレ
ーキ制動を保持又は加圧の方向に操作する。以上の様に
操作できることによって車輪のロックが防止できるため
である。
さらに、この多重系制御回路は、図示の如く２つのＡＮ
Ｄ論理回路６、７及び１つのＯＲ論理素子８から成る出
力決定論理回路を備えている。そしてその出力はブレー
キ圧制御用電磁弁の３つの駆動回路１１、１２、１３を
介して３つの電磁弁１４、１５、１６を開閉する制御信
号として出力される。これら電磁弁１４、１５、１６は
それぞれ右前輪、左前輪、両後輪用に用いられる。
Ｄ論理回路６、７及び１つのＯＲ論理素子８から成る出
力決定論理回路を備えている。そしてその出力はブレー
キ圧制御用電磁弁の３つの駆動回路１１、１２、１３を
介して３つの電磁弁１４、１５、１６を開閉する制御信
号として出力される。これら電磁弁１４、１５、１６は
それぞれ右前輪、左前輪、両後輪用に用いられる。
上記出力決定論理回路の詳細を第２図に示す（一点鎖線
内に太線で示し、それ以外の関連部分を細線で示してい
る）。前記電磁弁は、この場合それぞれ吸入弁(Intake
valve)と排出弁(Exhaust valve)の１対のものから成
り、右前輪、左前輪、両後輪用に合計６つの電磁弁が設
けられている。従って、吸入弁、排出弁の各系のものに
は添字Ｉ、Ｅがそれぞれ付してある。そして右前輪、左
前輪の各出力決定論理回路は、それぞれの各系の出力
Ｉ、Ｅが、前記制御論理回路５、５′の出力I0、I1、E0、E
1に対して（I0、E0は５に対応し、I1、E1は５′に対応） Ｉ＝Ｉ０・Ｉ１ Ｅ＝Ｉ０・Ｅ０・Ｉ１・Ｅ１＝Ｉ・（Ｅ０・Ｅ１） を満足するようなＡＮＤ論理回路として、また両後輪の
出力決定論理回路は、 Ｉ＝Ｉ０・Ｉ１＋Ｉ０・１＋Ｉ１・０ Ｅ＝（Ｉ１Ｅ１＋Ｉ０Ｅ０）・Ｉ を満足するＯＲ論理回路として形成されている。
内に太線で示し、それ以外の関連部分を細線で示してい
る）。前記電磁弁は、この場合それぞれ吸入弁(Intake
valve)と排出弁(Exhaust valve)の１対のものから成
り、右前輪、左前輪、両後輪用に合計６つの電磁弁が設
けられている。従って、吸入弁、排出弁の各系のものに
は添字Ｉ、Ｅがそれぞれ付してある。そして右前輪、左
前輪の各出力決定論理回路は、それぞれの各系の出力
Ｉ、Ｅが、前記制御論理回路５、５′の出力I0、I1、E0、E
1に対して（I0、E0は５に対応し、I1、E1は５′に対応） Ｉ＝Ｉ０・Ｉ１ Ｅ＝Ｉ０・Ｅ０・Ｉ１・Ｅ１＝Ｉ・（Ｅ０・Ｅ１） を満足するようなＡＮＤ論理回路として、また両後輪の
出力決定論理回路は、 Ｉ＝Ｉ０・Ｉ１＋Ｉ０・１＋Ｉ１・０ Ｅ＝（Ｉ１Ｅ１＋Ｉ０Ｅ０）・Ｉ を満足するＯＲ論理回路として形成されている。
なお、この出力決定論理回路には、前記２つの制御論理
回路の（ワンチップマイクロコンピュータ）の片方又は
両方が暴走したら、全ての出力を強制的にＯＦＦとする
ためのウォッチドッグ信号ＷＤをＮＯＲ素子６′E、
６′I、７′E７′I、８′E、８′Iを介して送信し、こ
の入力がハイレベル信号（以下Ｈと記す）である限り出
力が出ないようにしてある。通常時はこのＷＤ信号はロ
ーレベル信号（以下Ｌと記す）であるから、もう一方の
入力がＬであれば出力はＨとなり、Ｈであれば出力はＬ
となる。従って、その前方の論理素子はＮＡＮＤ素子６
E、６I、７E、７Iとすることによって全体としてそれぞ
れＡＮＤ論理回路を、又ＮＯＲ素子８E、８Iとすること
によって全体としてそれぞれＯＲ論理回路を形成してい
る。
回路の（ワンチップマイクロコンピュータ）の片方又は
両方が暴走したら、全ての出力を強制的にＯＦＦとする
ためのウォッチドッグ信号ＷＤをＮＯＲ素子６′E、
６′I、７′E７′I、８′E、８′Iを介して送信し、こ
の入力がハイレベル信号（以下Ｈと記す）である限り出
力が出ないようにしてある。通常時はこのＷＤ信号はロ
ーレベル信号（以下Ｌと記す）であるから、もう一方の
入力がＬであれば出力はＨとなり、Ｈであれば出力はＬ
となる。従って、その前方の論理素子はＮＡＮＤ素子６
E、６I、７E、７Iとすることによって全体としてそれぞ
れＡＮＤ論理回路を、又ＮＯＲ素子８E、８Iとすること
によって全体としてそれぞれＯＲ論理回路を形成してい
る。
例えば、右前輪の吸入弁の系について見ると、入力信号
が共にＨのときＮＡＮＤ素子６Iの出力はＬとなり、Ｎ
ＯＲ素子６′Iの一方の入力は通常時はＬであるから、
その出力はＨとなり、逆に入力信号に共にＬのときＮＡ
ＮＤ素子６Iの出力はＨとなり、ＮＯＲ素子６′Iの出力
はＬとなるから、結局全体としてはＡＮＤ論理回路を形
成することになる。上記は左前輪の吸入弁の系７1、
７′I、１２I）についても全く同様に成立する。
が共にＨのときＮＡＮＤ素子６Iの出力はＬとなり、Ｎ
ＯＲ素子６′Iの一方の入力は通常時はＬであるから、
その出力はＨとなり、逆に入力信号に共にＬのときＮＡ
ＮＤ素子６Iの出力はＨとなり、ＮＯＲ素子６′Iの出力
はＬとなるから、結局全体としてはＡＮＤ論理回路を形
成することになる。上記は左前輪の吸入弁の系７1、
７′I、１２I）についても全く同様に成立する。
左右前輪の排出弁の系６E、６′E、１１Eおよび、７E、
７′E、１２E）について原則的には同じであるが、この
場合入力信号として上述の吸入弁の系の出力ＩをＮＡＮ
Ｄ素子６E、７Eに対して入力している点が若干異なって
いる。
７′E、１２E）について原則的には同じであるが、この
場合入力信号として上述の吸入弁の系の出力ＩをＮＡＮ
Ｄ素子６E、７Eに対して入力している点が若干異なって
いる。
後輪用の吸入弁の系８I、８′I、１３Iについては、Ｎ
ＡＮＤ素子８I1、８I2、８I3、８I4、インバータ８I5及
びＮＯＲ素子８′Iを組合せることにより、又排出弁の
系８E、８′E、１３Eについては、インバータ８E1、８
E2、ＮＡＮＤ素子８E3、８E4を組合せることにより同様
にして全体としてそれぞれＯＲ論理回路を形成してい
る。
ＡＮＤ素子８I1、８I2、８I3、８I4、インバータ８I5及
びＮＯＲ素子８′Iを組合せることにより、又排出弁の
系８E、８′E、１３Eについては、インバータ８E1、８
E2、ＮＡＮＤ素子８E3、８E4を組合せることにより同様
にして全体としてそれぞれＯＲ論理回路を形成してい
る。
上記のように形成した出力決定論理回路を含む多重系制
御回路は、さらに第１図に示すように上記出力決定論理
回路の出力を電磁弁１４、１５、１６用の駆動回路１
１、１２、１３に供給し、ここで増幅された駆動信号を
前記制御論理回路５、５′のそれぞれ出力信号と比較す
る２つの比較回路９、９′と、この比較回路の不一致信
号のいずれかによりフェイルセーフ出力信号を出力する
フェイルセーフ出力回路１０とを備えている。フェイル
セーフ出力信号は、例えば上記電磁弁１４、１５、１６
の電源を開閉するフェイルセーフリレー１８の駆動回路
１７に与えられ、フェイルセーフリレーをＯＦＦしてア
ンチロックブレーキ制御装置を部分的に又は完全に不能
にする。なお、第２図下方に示すようにフェイルセーフ
出力回路１０に対しても出力決定論理回路と同様にＷＤ
信号が入力され、従ってＮＯＲ素子１０′と１０″及び
その間に挿入したインバータ１０によってフェイルセ
ーフ出力回路１０を形成している。
御回路は、さらに第１図に示すように上記出力決定論理
回路の出力を電磁弁１４、１５、１６用の駆動回路１
１、１２、１３に供給し、ここで増幅された駆動信号を
前記制御論理回路５、５′のそれぞれ出力信号と比較す
る２つの比較回路９、９′と、この比較回路の不一致信
号のいずれかによりフェイルセーフ出力信号を出力する
フェイルセーフ出力回路１０とを備えている。フェイル
セーフ出力信号は、例えば上記電磁弁１４、１５、１６
の電源を開閉するフェイルセーフリレー１８の駆動回路
１７に与えられ、フェイルセーフリレーをＯＦＦしてア
ンチロックブレーキ制御装置を部分的に又は完全に不能
にする。なお、第２図下方に示すようにフェイルセーフ
出力回路１０に対しても出力決定論理回路と同様にＷＤ
信号が入力され、従ってＮＯＲ素子１０′と１０″及び
その間に挿入したインバータ１０によってフェイルセ
ーフ出力回路１０を形成している。
このフェイルセーフ出力回路１０は負論理で構成されて
おり、ＮＯＲ素子１０′の入力信号即ち比較回路９、
９′の出力信号のいずれかが不一致信号Ｈのとき、ＮＯ
Ｒ素子１０′の出力信号はＬとなり、従ってインバータ
１０の出力信号がＨ、即ちＮＯＲ素子１０′の一方の
入力信号がＨとなり、一方ＷＤ信号は通常はＬであるか
ら、ＮＯＲ素子１０″の出力信号がＬとなって駆動回路
１７はＯＦＦとなる。このためフェイルセーフリレー１
８もＯＦＦとなり、アンチロックブレーキ制御装置の駆
動源が部分的に又完全に遮断され、これにより比較回路
９、９′の出力信号がフェイルセーフ信号として作用す
ることになる。従って、上記駆動源を正常動作させるた
めには、フェイルセーフリレー１８をＯＮにしなければ
ならず、これはＷＤ信号がＬ、インバータ１０の出力
信号がＬ（ＡＮＤ条件）で生ずるから、比較回路９、
９′のいずれかの出力信号もＬでなければならない。
おり、ＮＯＲ素子１０′の入力信号即ち比較回路９、
９′の出力信号のいずれかが不一致信号Ｈのとき、ＮＯ
Ｒ素子１０′の出力信号はＬとなり、従ってインバータ
１０の出力信号がＨ、即ちＮＯＲ素子１０′の一方の
入力信号がＨとなり、一方ＷＤ信号は通常はＬであるか
ら、ＮＯＲ素子１０″の出力信号がＬとなって駆動回路
１７はＯＦＦとなる。このためフェイルセーフリレー１
８もＯＦＦとなり、アンチロックブレーキ制御装置の駆
動源が部分的に又完全に遮断され、これにより比較回路
９、９′の出力信号がフェイルセーフ信号として作用す
ることになる。従って、上記駆動源を正常動作させるた
めには、フェイルセーフリレー１８をＯＮにしなければ
ならず、これはＷＤ信号がＬ、インバータ１０の出力
信号がＬ（ＡＮＤ条件）で生ずるから、比較回路９、
９′のいずれかの出力信号もＬでなければならない。
次に、上記実施例の出力決定論理回路の論理構成につい
て説明する。
て説明する。
前述した通り、右前輪、左前輪、両後輪の各系統に対し
て給入弁、排出弁の２つの電磁弁がそれぞれ使用され、
これらに対する制御入力信号の組合せによってブレーキ
圧は加圧、保持、減圧の３位置に制御される。吸入弁（Ｉ） 排出弁（Ｅ） ブレーキ圧 ＯＦＦ（Ｌ） ＯＦＦ（Ｌ） 加 圧 （通常状態） ＯＮ（Ｈ） ＯＦＦ（Ｌ） 保 持 ＯＮ（Ｈ） ＯＮ（Ｈ） 減 圧 ＯＦＦ（Ｌ） ＯＮ（Ｈ） （禁止出力） （不使用） 電磁弁をこのように制御するため、出力決定論理回路に
与えられる制御論理回路５、５′（下記ではＣＰＵ０、
ＣＰＵ１と略記する）からの出力と、この出力の種々の
組合せに対して出力決定論理回路で論理演算した結果の
出力信号との関係は次の通りである。
て給入弁、排出弁の２つの電磁弁がそれぞれ使用され、
これらに対する制御入力信号の組合せによってブレーキ
圧は加圧、保持、減圧の３位置に制御される。吸入弁（Ｉ） 排出弁（Ｅ） ブレーキ圧 ＯＦＦ（Ｌ） ＯＦＦ（Ｌ） 加 圧 （通常状態） ＯＮ（Ｈ） ＯＦＦ（Ｌ） 保 持 ＯＮ（Ｈ） ＯＮ（Ｈ） 減 圧 ＯＦＦ（Ｌ） ＯＮ（Ｈ） （禁止出力） （不使用） 電磁弁をこのように制御するため、出力決定論理回路に
与えられる制御論理回路５、５′（下記ではＣＰＵ０、
ＣＰＵ１と略記する）からの出力と、この出力の種々の
組合せに対して出力決定論理回路で論理演算した結果の
出力信号との関係は次の通りである。
上記出力決定論理表中、２つのＣＰＵ０とＣＰＵ１のい
ずれか一方の出力信号が出力決定論理回路の出力と異な
る信号である場合、例えばＣＰＵ０の出力信号が保持、
ＣＰＵ１の出力信号が減圧であるとき出力決定論理回路
の出力は保持であるからＣＰＵ１側の出力信号は異なる
信号となる。従ってこの場合は比較回路９′から不一致
信号Ｈが出力され、フェイルセーフ出力信号がフェイル
セーフ出力回路１０から出力されることになる。このフ
ェイルセーフ信号は、両ＣＰＵの出力信号が上記のよう
な加圧、保持、減圧、禁止出力のいずれかを異なる組合
せで出力しているときは、その異なる信号が持続してい
る時間によって出力されるか否かがＣＰＵによって決定
される。例えば、この実施例ではその持続時間が８ms
（ミリセカンド）を限界としてそれ以上の長い時間継続
するときは論理表の動作を持続したままフェイルセーフ
出力信号を出力し、それ以下の時は論理表に従って制御
が実行されフェイルセーフ出力信号は出力されない。フ
ェイルセーフ出力信号が出力されるとフェイルセーフリ
レー１８がＯＦＦとなってアンチロックブレーキ制御装
置の油圧駆動源の電源回路が部分的に又は全体的に遮断
され制御装置は不能となる。
ずれか一方の出力信号が出力決定論理回路の出力と異な
る信号である場合、例えばＣＰＵ０の出力信号が保持、
ＣＰＵ１の出力信号が減圧であるとき出力決定論理回路
の出力は保持であるからＣＰＵ１側の出力信号は異なる
信号となる。従ってこの場合は比較回路９′から不一致
信号Ｈが出力され、フェイルセーフ出力信号がフェイル
セーフ出力回路１０から出力されることになる。このフ
ェイルセーフ信号は、両ＣＰＵの出力信号が上記のよう
な加圧、保持、減圧、禁止出力のいずれかを異なる組合
せで出力しているときは、その異なる信号が持続してい
る時間によって出力されるか否かがＣＰＵによって決定
される。例えば、この実施例ではその持続時間が８ms
（ミリセカンド）を限界としてそれ以上の長い時間継続
するときは論理表の動作を持続したままフェイルセーフ
出力信号を出力し、それ以下の時は論理表に従って制御
が実行されフェイルセーフ出力信号は出力されない。フ
ェイルセーフ出力信号が出力されるとフェイルセーフリ
レー１８がＯＦＦとなってアンチロックブレーキ制御装
置の油圧駆動源の電源回路が部分的に又は全体的に遮断
され制御装置は不能となる。
上記の表からＣＰＵ０、ＣＰＵ１の出力の種々の組合せ
に対して出力決定論理回路の出力は、前輪は対してはそ
れＡＮＤ論理により加圧側に、後輪に対してはＯＲ論理
により減圧側に決定されることが分かる。これは、ＣＰ
Ｕの故障、ノイズ、ＣＰＵ間のタイミングのズレ等の原
因により、本来両ＣＰＵの出力は全く一致すべきもの
が、異なる信号として出力されることがあるため、かか
る異なる信号が出力されたときは前輪は加圧側に制御し
てブレーキ圧を高めることにより制動力を確保し、後輪
は減圧側に制御してブレーキ圧を低下させることによ
り、車体安定性を確保するためである。また、この場合
に前後輪を互いに逆方向に制御するのは、上記のような
両ＣＰＵの出力が異なる信号となったときはアンチロッ
クブレーキ制御をする上で前輪は制動時の車体荷重分布
の影響で前輪の制動力が全体（前輪＋後輪）の70〜80%
を占めるために加圧側が制動力確保の上で有利に、そし
て後輪はシリ振り防止のための横保持力を確保するため
に減圧側が操縦性、安定性の上で有利に、安全側に作用
することが経験的に知らせているからである。
に対して出力決定論理回路の出力は、前輪は対してはそ
れＡＮＤ論理により加圧側に、後輪に対してはＯＲ論理
により減圧側に決定されることが分かる。これは、ＣＰ
Ｕの故障、ノイズ、ＣＰＵ間のタイミングのズレ等の原
因により、本来両ＣＰＵの出力は全く一致すべきもの
が、異なる信号として出力されることがあるため、かか
る異なる信号が出力されたときは前輪は加圧側に制御し
てブレーキ圧を高めることにより制動力を確保し、後輪
は減圧側に制御してブレーキ圧を低下させることによ
り、車体安定性を確保するためである。また、この場合
に前後輪を互いに逆方向に制御するのは、上記のような
両ＣＰＵの出力が異なる信号となったときはアンチロッ
クブレーキ制御をする上で前輪は制動時の車体荷重分布
の影響で前輪の制動力が全体（前輪＋後輪）の70〜80%
を占めるために加圧側が制動力確保の上で有利に、そし
て後輪はシリ振り防止のための横保持力を確保するため
に減圧側が操縦性、安定性の上で有利に、安全側に作用
することが経験的に知らせているからである。
上述したように、この実施例ではアンチロックブレーキ
制御の動作としては、加圧、保持、減圧の３位置制御を
例として説明したが、かかる制御方法は加圧、減圧のみ
から成る２位置制御に対しても適用し得ることは容易に
理解されよう。
制御の動作としては、加圧、保持、減圧の３位置制御を
例として説明したが、かかる制御方法は加圧、減圧のみ
から成る２位置制御に対しても適用し得ることは容易に
理解されよう。
さらに、この発明による多重系制御回路の実施例として
これをアンチロックブレーキ制御装置に対して適用した
例を説明したが、この多重系制御回路の技術的思想は、
例えば従来のアンチロックブレーキ制御装置のように、
センサからの入力信号を２つの独立の中央処理装置に並
列的に送り、一方の中央処理装置の出力をもう一方の中
央処理装置の出力と比較し、相互に異なる信号が出力さ
れているときはいずれかに故障、ノイズ、タイミングの
ずれ等が発生しているものとして制御信号の出力の送信
を停止させ、アンチロックブレーキ制御をしないように
する、あるいは異常信号のまま制御するのとは全く基本
的に異なり、この多重系制御回路により制御しようとす
る被駆動部をその被駆動部の使用目的によって要求され
る作動の性質に応じてそれぞれ安全側となる方向に少な
くとも２以上の制御論理回路の出力を組合せてその出力
を決定するにあることも容易に理解されよう。
これをアンチロックブレーキ制御装置に対して適用した
例を説明したが、この多重系制御回路の技術的思想は、
例えば従来のアンチロックブレーキ制御装置のように、
センサからの入力信号を２つの独立の中央処理装置に並
列的に送り、一方の中央処理装置の出力をもう一方の中
央処理装置の出力と比較し、相互に異なる信号が出力さ
れているときはいずれかに故障、ノイズ、タイミングの
ずれ等が発生しているものとして制御信号の出力の送信
を停止させ、アンチロックブレーキ制御をしないように
する、あるいは異常信号のまま制御するのとは全く基本
的に異なり、この多重系制御回路により制御しようとす
る被駆動部をその被駆動部の使用目的によって要求され
る作動の性質に応じてそれぞれ安全側となる方向に少な
くとも２以上の制御論理回路の出力を組合せてその出力
を決定するにあることも容易に理解されよう。
また、アッチロックブレーキ制御装置以外にも、例えば
トラクション制御装置その他の各種電子制御装置にこの
多重系制御回路を適用できることは言うまでもない。
トラクション制御装置その他の各種電子制御装置にこの
多重系制御回路を適用できることは言うまでもない。
以上のようにこの発明は構成したから、２以上の制御論
理回路の出力がいずれも異常でない限り、いずれかの制
御論理回路の出力を正常信号としてこの信号とそれ以外
の信号をＡＮＤ論理素子、ＯＲ論理素子又はＡＮＤ論理
素子とＯＲ論理素子の組合せのいずれかから成る出力決
定論理回路で論理演算して正常信号とそれ以外の信号が
一致するときはそのまま出力し、異なる信号のときは制
御対象の被駆動部を全体として安全側となるように制御
する信号を出力することができ、制御論理回路の出力が
いずれか１つでも異常となると、フェイルセーフ出力回
路の出力により制御対象の駆動源の電源等を部分的に又
完全に遮断することによって制御回路中のどのような誤
動作に対しても制御対象を最適に制御することができ
る。
理回路の出力がいずれも異常でない限り、いずれかの制
御論理回路の出力を正常信号としてこの信号とそれ以外
の信号をＡＮＤ論理素子、ＯＲ論理素子又はＡＮＤ論理
素子とＯＲ論理素子の組合せのいずれかから成る出力決
定論理回路で論理演算して正常信号とそれ以外の信号が
一致するときはそのまま出力し、異なる信号のときは制
御対象の被駆動部を全体として安全側となるように制御
する信号を出力することができ、制御論理回路の出力が
いずれか１つでも異常となると、フェイルセーフ出力回
路の出力により制御対象の駆動源の電源等を部分的に又
完全に遮断することによって制御回路中のどのような誤
動作に対しても制御対象を最適に制御することができ
る。
第１図はこの発明による多重系制御回路をアンチロック
ブレーキ制御装置に適用した実施例の全体概略ブロック
図、第２図は上記実施例の出力決定論理回路の詳細ブロ
ック、第３図及び第４図はそれぞれアンチロックブレー
キ制御装置の従来例を示すブロック図である。 ４……入力処理回路、５、５′……制御論理回路、 ６、７……ＡＮＤ論理素子、８……ＯＲ論理素子、 ９、９′……比較回路、１０……フェイルセーフ出力回
路。
ブレーキ制御装置に適用した実施例の全体概略ブロック
図、第２図は上記実施例の出力決定論理回路の詳細ブロ
ック、第３図及び第４図はそれぞれアンチロックブレー
キ制御装置の従来例を示すブロック図である。 ４……入力処理回路、５、５′……制御論理回路、 ６、７……ＡＮＤ論理素子、８……ＯＲ論理素子、 ９、９′……比較回路、１０……フェイルセーフ出力回
路。
Claims (5)
- 【請求項１】入力信号の処理をする少なくとも２以上の
互いに独立の多重系の入力処理回路と、この処理回路か
らの出力信号により所定プログラムに従い論理演算して
制御信号を出力する、互いに並列的に設けられ独立に同
期駆動される少なくとも２以上の制御論理回路と、これ
ら制御論理回路の出力をＡＮＤ論理、ＯＲ論理、もしく
はＡＮＤ論理とＯＲ論理の組合せのいずれかにより論理
演算して出力を決定する出力決定論理回路と、前記出力
決定論理回路の出力を前記制御論理回路の出力と比較す
る少なくとも２以上の比較回路と、前記比較回路のいず
れかより異常時の不一致信号を受信するとフェイルセー
フ出力信号を出力して制御対象の系を部分的に又は完全
に不能にするフェイルセーフ出力回路を備えたことを特
徴とする多重系制御回路。 - 【請求項２】前記入力信号が自動車の車輪の回転状態を
表わす少なくとも１以上の電気信号もしくはこれらの信
号を２値化回路で処理した電気信号であることを特徴と
する特許請求の範囲第１項に記載の多重系制御回路。 - 【請求項３】前記入力処理回路が前記２値化回路で変換
されたパルス信号を処理するパルス処理回路であること
を特徴とする特許請求の範囲第２項に記載の多重系制御
回路。 - 【請求項４】前記制御論理回路を同一のプログラムに従
って動作するマイクロコントローラもしくはワンチップ
マイクロコンピュータであることを特徴とする特許請求
の範囲第１項乃至第３項のいずれかに記載の多重系制御
回路。 - 【請求項５】前記制御論理回路を自動車のアンチロック
ブレーキ制御用の所定プログラムを内蔵させた２つの独
立した同期駆動されるワンチップマイクロコンピュータ
により形成し、前記出力決定論理回路は、自動車右前輪
のブレーキ圧制御用の電磁弁を駆動するバルブ駆動回路
と左前輪用の同様なバルブ駆動回路に対し制御信号をそ
れぞれ出力する２組のＡＮＤ論理素子と、両後輪用の同
様なバルブ駆動回路に対する１組のＯＲ論理素子とから
構成し、前記２つのマイクロコンピュータの出力信号を
それぞれ出力決定論理回路のＡＮＤ論理素子とＯＲ論理
素子に供給し、これら２つの出力信号が互いに一致して
いるときはそのまま出力し、不一致の場合は、前輪に対
してブレーキ圧力が加圧側に、後輪に対してブレーキ圧
力が減圧側に出力を決定することを特徴とする特許請求
の範囲第１項乃至第４項のいずれかに記載の多重系制御
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066808A JPH061402B2 (ja) | 1987-03-20 | 1987-03-20 | 多重系制御回路 |
| CA000561549A CA1304768C (en) | 1987-03-20 | 1988-03-16 | Multiple control circuit |
| DE88104492T DE3883813T2 (de) | 1987-03-20 | 1988-03-21 | Mehrfachsteuerschaltung. |
| EP88104492A EP0283050B1 (en) | 1987-03-20 | 1988-03-21 | Multiple control circuit |
| US07/540,869 US5001641A (en) | 1987-03-20 | 1990-06-19 | Multiple control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066808A JPH061402B2 (ja) | 1987-03-20 | 1987-03-20 | 多重系制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63233401A JPS63233401A (ja) | 1988-09-29 |
| JPH061402B2 true JPH061402B2 (ja) | 1994-01-05 |
Family
ID=13326530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066808A Expired - Lifetime JPH061402B2 (ja) | 1987-03-20 | 1987-03-20 | 多重系制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5001641A (ja) |
| EP (1) | EP0283050B1 (ja) |
| JP (1) | JPH061402B2 (ja) |
| CA (1) | CA1304768C (ja) |
| DE (1) | DE3883813T2 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2651890B1 (fr) * | 1989-09-11 | 1991-12-13 | Siemens Bendix Automotive Elec | Dispositif de detection et de discrimination de defauts de fonctionnement d'un circuit d'alimentation electrique. |
| US4999779A (en) * | 1989-09-18 | 1991-03-12 | American Standard Inc. | Axle health discriminatory safety timer arrangement for controlling wheel slip on a multiple-axle railway vehicle |
| EP0470441A3 (en) * | 1990-08-06 | 1992-05-27 | Siemens Aktiengesellschaft | Method for communication of an acknowledgement signal for operating a robot |
| US5193886A (en) * | 1991-09-23 | 1993-03-16 | Allied-Signal Inc. | Wheel speed verification system |
| US5265944A (en) * | 1991-09-23 | 1993-11-30 | Allied-Signal, Inc. | Wheel speed verification system |
| JP2901849B2 (ja) * | 1993-09-07 | 1999-06-07 | 三菱電機株式会社 | アンチスキッド制御装置用フェール検出装置 |
| US5735583A (en) * | 1993-09-21 | 1998-04-07 | Sumitomo Electric Industries, Ltd. | Device for detecting failure of microcomputer in antilock controller |
| US5404304A (en) * | 1993-11-19 | 1995-04-04 | Delco Electronics Corporation | Vehicle control system for determining verified wheel speed signals |
| DE4341082A1 (de) * | 1993-12-02 | 1995-06-08 | Teves Gmbh Alfred | Schaltungsanordnung für sicherheitskritische Regelungssysteme |
| US5648759A (en) * | 1994-02-02 | 1997-07-15 | National Semiconductor Corporation | Failsafe voltage regulator with warning signal driver |
| DE4414980A1 (de) * | 1994-04-29 | 1995-11-02 | Teves Gmbh Alfred | Schaltungsanordnung für eine Bremsanlage mit EBV |
| DE4416008B4 (de) * | 1994-05-06 | 2005-02-10 | Knorr-Bremse Systeme für Nutzfahrzeuge GmbH | Mit einem Regelsystem ausgerüstetes Fahrzeug |
| JP3496278B2 (ja) * | 1994-07-21 | 2004-02-09 | 住友電気工業株式会社 | アンチロックブレーキ制御装置 |
| US5485379A (en) * | 1994-07-25 | 1996-01-16 | Kelsey Hayes Company | Method and system for detecting the proper functioning of an ABS control unit utilizing substantially identical programmed microprocessors |
| DE4439060A1 (de) * | 1994-11-02 | 1996-05-09 | Teves Gmbh Alfred | Mikroprozessoranordnung für ein Fahrzeug-Regelungssystem |
| JP3412349B2 (ja) * | 1994-12-28 | 2003-06-03 | 株式会社日立製作所 | 制御装置 |
| DE19500188B4 (de) * | 1995-01-05 | 2006-05-11 | Robert Bosch Gmbh | Schaltungsanordnung für eine Bremsanlage |
| US5924774A (en) * | 1995-11-30 | 1999-07-20 | Zeftron, Inc. | Electronic pneumatic brake system |
| US5729164A (en) * | 1996-01-11 | 1998-03-17 | Alliedsignal Truck Brake Systems Co. | Solenoid driver interface custom integrated circuit |
| US6243629B1 (en) | 1996-04-19 | 2001-06-05 | Honda Giken Kogyo Kabushiki Kaisha | Electronic control unit for automotive vehicles |
| DE19631309A1 (de) * | 1996-08-02 | 1998-02-05 | Teves Gmbh Alfred | Mikroprozessoranordnung für ein Fahrzeug-Regelungssystem |
| JPH10307603A (ja) * | 1997-05-09 | 1998-11-17 | Fanuc Ltd | データ伝送装置 |
| DE19725058A1 (de) * | 1997-06-13 | 1998-12-17 | Itt Mfg Enterprises Inc | Vorrichtung mit redundanten Kanälen zwischen einer Sensoreinrichtung und einer Auswerteeinrichtung |
| JP2002517850A (ja) * | 1998-06-10 | 2002-06-18 | シーメンス アクチエンゲゼルシヤフト | 機械、プラント又は器具の制御装置並びに制御監視方法 |
| US6263282B1 (en) | 1998-08-27 | 2001-07-17 | Lucent Technologies, Inc. | System and method for warning of dangerous driving conditions |
| FR2805229B1 (fr) * | 2000-02-18 | 2002-04-12 | Valeo Electronique | Agencement de securite pour vehicule automobile equipe d'un systeme programme de controle, et en particulier d'un systeme de controle dit "mains libres" |
| US6760653B2 (en) * | 2001-05-15 | 2004-07-06 | Trw Inc. | Electric power assisted steering system having a single integrated circuit with two processors |
| DE10392775B4 (de) * | 2002-09-04 | 2021-07-01 | Schaeffler Technologies AG & Co. KG | Antriebsstrang und Verfahren zum Steuern und/oder Regeln eines Antriebsstrangs |
| US20050099061A1 (en) * | 2003-11-12 | 2005-05-12 | Westinghouse Airbrake Technologies Corp. | Improved electronic control for railway airbrake |
| ITTO20040179A1 (it) * | 2004-03-17 | 2004-06-17 | Sab Wabco Spa | Sistema di controllo della frenatura di un veicolo ferroviario o ferrotranviario con funzioni integrate di antipattinaggio e di antibloccaggio delle rotte |
| US20050225165A1 (en) * | 2004-04-13 | 2005-10-13 | Naik Sanjeev M | Brake by-wire control system |
| DE102006057743B4 (de) * | 2006-12-07 | 2015-07-30 | Continental Automotive Gmbh | Verfahren zur Überwachung der Funktionssoftware von Steuergeräten in einem Steuergeräteverbund |
| EP2533154B1 (en) * | 2011-06-09 | 2015-08-12 | Westinghouse Electric Company LLC | Failure detection and mitigation in logic circuits |
| CN103076401A (zh) * | 2011-10-25 | 2013-05-01 | 宝山钢铁股份有限公司 | 钢板无损探伤装置驱动轮同步控制方法 |
| US11498541B2 (en) * | 2015-11-12 | 2022-11-15 | Faiveley Transport Italia S.P.A. | Vehicle braking assembly |
| USD918396S1 (en) | 2018-08-16 | 2021-05-04 | Deka Products Limited Partnership | Central controller |
| USD914196S1 (en) | 2018-08-16 | 2021-03-23 | Deka Products Limited Partnership | Peristaltic pump |
| DE102019211918A1 (de) * | 2019-08-08 | 2021-02-11 | Robert Bosch Gmbh | Verfahren zur Funktionsprüfung eines Druckerzeugeraggregats einer elektronisch schlupfregelbaren Fremdkraftbremsanlage mit redundanter Bremsdruckerzeugung, insbesondere für ein autonom fahrbares Kraftfahrzeug |
| IT201900018362A1 (it) * | 2019-10-10 | 2021-04-10 | Texa Spa | Metodo e sistema di controllo di almeno due motori elettrici di trazione di un veicolo |
| JP7501132B2 (ja) * | 2020-06-11 | 2024-06-18 | 株式会社オートネットワーク技術研究所 | 車載システム及び車載ｅｃｕ |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2340575C3 (de) * | 1973-08-10 | 1981-04-16 | Wabco Fahrzeugbremsen Gmbh, 3000 Hannover | Blockierschutzregelanlage |
| GB2019622B (en) * | 1978-04-14 | 1982-04-07 | Lucas Industries Ltd | Digital computing apparatus |
| DE2936439C2 (de) * | 1979-09-08 | 1983-02-17 | Wabco Westinghouse Fahrzeugbremsen GmbH, 3000 Hannover | Anordnung zur asynchronen Übertragung von digitalen Radgeschwindigkeits-Meßwerten |
| DE3003291C2 (de) * | 1980-01-30 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Zweikanalige Datenverarbeitungsanordnung für Eisenbahnsicherungszwecke |
| DE3126102A1 (de) * | 1981-07-02 | 1983-01-20 | Robert Bosch Gmbh, 7000 Stuttgart | Antiblockierregelsystem |
| FR2512980B1 (ja) * | 1981-09-14 | 1983-12-23 | Aero Etudes Conseils | |
| US4497059A (en) * | 1982-04-28 | 1985-01-29 | The Charles Stark Draper Laboratory, Inc. | Multi-channel redundant processing systems |
| EP0110885B1 (en) * | 1982-06-16 | 1989-09-06 | The Boeing Company | Autopilot flight director system |
| DE3234637A1 (de) * | 1982-09-18 | 1984-03-22 | Alfred Teves Gmbh, 6000 Frankfurt | Verfahren und schaltungsanordnung zur steuerung einer bremsschlupfregelanlage |
| JPS6182201A (ja) * | 1984-09-29 | 1986-04-25 | Nec Home Electronics Ltd | フエイルセ−フ制御回路 |
| DE3518105A1 (de) * | 1985-05-21 | 1986-11-27 | Alfred Teves Gmbh, 6000 Frankfurt | Verfahren und schaltungsanordnung zur unterdrueckung von kurzzeitigen stoerungen |
| JPS62146759A (ja) * | 1985-12-23 | 1987-06-30 | Nissan Motor Co Ltd | アンチスキツド制御装置 |
| DE3644139A1 (de) * | 1986-12-23 | 1988-07-07 | Daimler Benz Ag | Verfahren zur ueberwachung von funktionen eines die bodenhaftung von raedern eines kraftfahrzeuges sicherstellenden elektromechanischen regelsystems |
| JPS6478964A (en) * | 1987-09-19 | 1989-03-24 | Sumitomo Electric Industries | Anti-lock control device |
-
1987
- 1987-03-20 JP JP62066808A patent/JPH061402B2/ja not_active Expired - Lifetime
-
1988
- 1988-03-16 CA CA000561549A patent/CA1304768C/en not_active Expired - Fee Related
- 1988-03-21 DE DE88104492T patent/DE3883813T2/de not_active Expired - Fee Related
- 1988-03-21 EP EP88104492A patent/EP0283050B1/en not_active Expired - Lifetime
-
1990
- 1990-06-19 US US07/540,869 patent/US5001641A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0283050A3 (en) | 1990-09-12 |
| CA1304768C (en) | 1992-07-07 |
| US5001641A (en) | 1991-03-19 |
| EP0283050A2 (en) | 1988-09-21 |
| DE3883813D1 (de) | 1993-10-14 |
| DE3883813T2 (de) | 1994-01-13 |
| JPS63233401A (ja) | 1988-09-29 |
| EP0283050B1 (en) | 1993-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH061402B2 (ja) | 多重系制御回路 | |
| EP0496509B1 (en) | Control system | |
| US20100198473A1 (en) | Brake system for a vehicle and a method for operating a brake system for a vehicle | |
| EP1861291B1 (en) | Power supply network for brake system | |
| WO2018181807A1 (ja) | 車両用ブレーキシステム | |
| JP2649681B2 (ja) | アンチスキッド装置 | |
| US6984001B2 (en) | Power supply network for brake system | |
| JP2649684B2 (ja) | アンチロックブレーキ制御回路 | |
| JP2713527B2 (ja) | スリップ制御装置 | |
| JP3508614B2 (ja) | 自己監視機能付き車載用電子制御装置 | |
| JP2645726B2 (ja) | アンチロックブレーキ制御装置 | |
| US12024150B2 (en) | Method and apparatus for vehicle braking | |
| JP2906790B2 (ja) | 複数のマイクロコンピュータの暴走監視回路 | |
| US20210380088A1 (en) | Method and apparatus for vehicle braking | |
| JPH05158742A (ja) | 複数のマイクロコンピュータの暴走監視回路 | |
| JP2777991B2 (ja) | 車両の制動制御装置 | |
| JP2841603B2 (ja) | 多重系制御回路 | |
| JP2784121B2 (ja) | 車両の制御装置 | |
| JPH0611272Y2 (ja) | アンチスキッド制御装置 | |
| JPH032699B2 (ja) | ||
| JPH07309222A (ja) | アンチロックブレーキ制御装置 | |
| JPH0740828A (ja) | アンチスキッド制御装置 | |
| JPH0241964A (ja) | 故障検出手段を有するアンチロックブレーキ制御装置 | |
| JP2003267205A (ja) | 車載制御用電子制御装置のマイクロコンピュータ監視回路 | |
| JPH09312903A (ja) | 電動ブレーキ制御方法および装置 |