JP3412349B2 - 制御装置 - Google Patents

制御装置

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JP3412349B2
JP3412349B2 JP18380395A JP18380395A JP3412349B2 JP 3412349 B2 JP3412349 B2 JP 3412349B2 JP 18380395 A JP18380395 A JP 18380395A JP 18380395 A JP18380395 A JP 18380395A JP 3412349 B2 JP3412349 B2 JP 3412349B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、フェイルセーフ機能を
有する回路、それを用いた制御装置およびシステムに係
り、特に列車保安システムに好適なフェイルセーフ機能
を有するATC（自動列車制御）回路・ＡＴＳ（自動列車
停止）回路、それを用いた制御装置およびシステムに関
する。
【０００２】
【従来の技術】最近の電子技術の発展に伴い、航空機，
列車，自動車等の交通機関では、エネルギー（燃料）効
率の向上，操作性の向上，乗り心地の向上，安全性の向
上，高速化等のために、高度で複雑な制御が要求される
ようになってきた。
【０００３】一方、これらの交通機関では安全に運行す
ることが必要で、このため制御装置の信頼性およびフェ
イルセーフ性(障害発生により危険側出力が出されない
こと)が強く求められている。
【０００４】例えば、列車の運行における安全性は、Ａ
ＴＣ装置やＡＴＳ装置等の優れた保安システムによって
確保されている。
【０００５】特に、新幹線の保安システムに用いられて
いるＡＴＣ装置の例でも分かるように、信頼性,フェイ
ルセーフ性は内外共に認めるところである。
【０００６】これら列車のＡＴＣ装置やＡＴＳ装置は、
セルフチェック機能を備えたＬＳＩを主体とする制御回
路と継電器（リレー）から構成されている。ここで用い
られる主な信号は、論理レベルが“Ｈ”と“Ｌ”に交番
する周波数信号（以下、交番信号という）である。
【０００７】制御回路は、地上からのＡＴＣ速度指令信
号と、このＡＴＣ信号を受信した時点の列車の実速度信
号とを比較演算し、ＡＴＣ信号と実速度信号との偏差に
応じた速度制御信号、すなわち、ブレーキ指令信号によ
ってブレーキ力を制御し、列車の速度制御を行ってい
る。
【０００８】このような交番信号を生成するものが特開
昭57−62702 号に記載されている。
【０００９】
【発明が解決しようとする課題】最近では、輸送サービ
スの向上のために中央の制御指令室と列車間で、列車の
運行に関する情報（例えば車速，位置等）の転送，列車
間の情報交換を行うシステムが構築されつつあり、より
高密度運行，高速度運転等の制御が要求される様になっ
てきた。
【００１０】これらの要求に対応するためには、現在使
用されている制御装置またはそれに用いられるＬＳＩだ
けでは、処理速度，データ記憶容量等の機能が不足し、
これを補うために多数の周辺回路を付加しなければなら
ず、制御装置が複雑化するという問題がある。
【００１１】最近の半導体技術の進歩は目覚ましく、高
集積化，高速化が達成されているので、多種多様な機能
を備えた制御回路を１チップのＬＳＩで構成することが
可能となってきた。
【００１２】しかし、このようにして構成されたＬＳＩ
は、その内部に施される配線間の混触による誤った制御
信号の出力や、配線が断線故障して隣接する配線間との
浮遊容量を介して誘導された信号によってＬＳＩ自身が
故障しているにもかかわらず、あたかも正常にみえる制
御信号が出力されるという問題がある。
【００１３】また、使用される環境においても、民生用
のＬＳＩに比べ、列車制御用のLSIの使用環境は極めて
厳しい。
【００１４】ＬＳＩ製造時における内部の混触や断線、
あるいは使用中の内部の混触や断線等の故障によって誤
信号が出力されたり、速度制御の要であるブレーキ指令
信号が出力されないと、重大事故につながるという深刻
な問題が生じる。
【００１５】今後の多様化する制御に対応したＬＳＩ
は、その制御に対応する機能を満足させる一方、ＬＳＩ
自身の故障を検出するセルフチェック機能をより高め、
異常が生じた場合には安全側に制御されるようなフェイ
ルセーフ制御を満たす制御回路を構成する必要がある。
【００１６】従って、本発明の目的は、制御装置の故障
を検出するセルフチェック機能を高め、異常が生じた場
合には安全側に制御されるようなフェイルセーフ機能を
有する制御回路、それを用いた制御装置およびシステム
を提供することにある。
【００１７】
【課題を解決するための手段】そこで、ＡＴＣ指令速度
信号を周波数に変換する指令速度周波数変換手段と、前
記指令速度周波数変換手段の出力信号をディジタルデー
タに変換する第１のデータ変換手段と、電気車の実速度
を周波数に変換する速度周波数変換手段と、前記速度周
波数変換手段の出力信号をディジタルデータに変換する
第２のデータ変換手段と、前記第１のデータ変換手段の
出力データと前記第２のデータ変換手段の出力データと
の偏差に応じたブレーキ指令信号を出力するブレーキ指
令出力手段と、前記ブレーキ指令出力手段をＬＳＩ内部
にＡ系とＢ系として二重化する手段と、ＡＴＣ指令速度
信号に対応した前記第１のデータと、電気車の実速度に
対応した前記第２のデータを２重化したＬＳＩの前記Ａ
系と前記Ｂ系の回路に同時に入力する手段と、前記第１
のデータを基に、生成多項式をＧ０（Ｘ）とした場合の
ＣＲＣデータを付加した第１の制御データと生成多項式
をＧ１（Ｘ）とした場合のＣＲＣデータを付加した第２
の制御データを生成する手段と、この前記第１の制御デ
ータと前記第２の制御データのいずれかを選択する切換
え手段と、前記切換え手段の出力信号の誤りを、並列接
続された生成多項式Ｇ０（Ｘ）に対応した前記第１の故
障検出回路と生成多項式Ｇ１（Ｘ）に対応した前記第２
の故障検出回路でチェックする手段と、Ａ系の前記第１
の故障検出回路と前記第２の故障検出回路の出力を比較
する比較手段と、Ｂ系の前記第１の故障検出回路と前記
第２の故障検出回路の出力を比較する比較手段と、Ａ系
の前記比較手段の出力信号でＢ系の前記切換え手段を制
御して前記第１の制御データか前記第２の制御データを
選択する手段とＢ系の前記比較手段の出力信号の符号を
反転する符号反転手段と、Ｂ系の前記符号反転手段の出
力信号でＡ系の前記切換え手段を制御して前記第１の制
御データか前記第２の制御データを選択する手段とを有
する。
【００１８】また、２重化した回路の前記Ａ系と前記Ｂ
系間を離して配置配線する手段と、前記Ａ系の前記比較
手段の出力信号と前記Ｂ系の前記比較手段の出力信号と
の配置および配線間隔を離す手段とを有する。
【００１９】
【作用】前記Ａ系と前記Ｂ系の前記第１の制御データは
前記第１の故障検出回路では正常と判定され、その出力
信号は“Ｌ”となるが、前記第２の故障検出回路では異
常と判定され、その出力信号は“Ｈ”となる。また、前
記第２の制御データは前記第１の故障検出回路では異常
と判定され、その出力信号は“Ｈ”となるが、前記第２
の故障検出回路では正常と判定され、その出力信号は
“Ｌ”となる。
【００２０】動作の開始時点では前記Ａ系は前記第１の
制御データが選択され、前記Ｂ系では前記第２の制御デ
ータが選択されている。
【００２１】従って、前記Ａ系の前記第１の制御データ
は前記第１の故障検出回路と前記第２の故障検出回路で
チェックされ、前記第１の故障検出回路の出力信号
“Ｌ”と前記第２の故障検出回路の出力信号“Ｈ”が前
記Ａ系の前記比較手段で比較され、この条件の時に得ら
れる比較出力信号“Ｈ”によって前記Ｂ系の前記切換え
手段が制御され、前記第２の制御データから前記第１の
制御データに切換えられる。
【００２２】前記第１の制御データに切換えられると、
前記第１の故障検出回路の出力信号“Ｌ”と前記第２の
故障検出回路の出力信号“Ｈ”が前記Ｂ系の前記比較手
段で比較され、この条件の時に得られる比較出力信号
“Ｈ”が前記符号反転手段で符号反転されて“Ｌ”とな
り、前記Ａ系の前記切換え手段が制御され、前記第１の
制御データから前記第２の制御データに切換えられる。
【００２３】前記第２の制御データに切換えられると、
前記第１の故障検出回路の出力信号“Ｈ”と前記第２の
故障検出回路の出力信号“Ｌ”が前記Ａ系の前記比較手
段で比較され、その条件の時に得られる比較出力信号
“Ｌ”によって前記Ｂ系の前記切換え手段が制御され、
前記第１の制御データから前記第２の制御データに切換
えられる。
【００２４】前記第２の制御データに切換えられると、
前記第１の故障検出回路の出力信号“Ｈ”と前記第２の
故障検出回路の出力信号“Ｌ”が前記Ｂ系の前記比較手
段で比較され、この条件の時に得られる比較出力信号
“Ｌ”が前記符号反転手段で符号反転して“Ｈ”とな
り、前記Ａ系の前記切換え手段が制御され、前記第２の
制御データから前記第１の制御データに切換えられる。
【００２５】前記第１の制御データに切換えられると、
前記第１の故障検出回路の出力信号“Ｌ”と前記第２の
故障検出回路の出力信号“Ｈ”が前記Ａ系の前記比較手
段で比較され、その条件の時に得られる比較出力信号
“Ｈ”によって前記Ｂ系の前記切換え手段が制御され、
前記第２の制御データから前記第１の制御データに切換
えられる。
【００２６】前記第１の制御データに切換えられると、
前記第１の故障検出回路の出力信号“Ｌ”と前記第２の
故障検出回路の出力信号“Ｈ”が前記Ｂ系の前記比較手
段で比較され、この条件の時に得られる比較出力信号
“Ｈ”が前記符号反転手段で符号反転して“Ｌ”とな
り、前記Ａ系の前記切換え手段が制御され、前記第２の
制御データから前記第１の制御データに切換えられる。
【００２７】以上のように、自系の動作によって得られ
た信号で相手系の切換え手段を制御する。従って、制御
データ，故障検出回路，比較手段，切換え手段が正常で
あれば、Ａ系とＢ系の切換え手段の出力信号は一定の周
期の交番信号となるが、いずれかが故障するとＡ系とＢ
系の切換え手段の出力信号の交番信号が停止する。
【００２８】この切換え手段の出力信号の交番信号の交
番を監視する。
【００２９】また、２重化した回路のＡ系とＢ系間を離
して配置配線し、かつＡ系の比較手段の出力信号とＢ系
の比較手段の出力信号とを比較する別の比較手段の配置
および配線間隔を離すことによって、例えばＡ系の故障
がＢ系に波及し、あたかも正常であるかのように動作
し、出力すべきブレーキ指令信号を出力しなかったり、
あるいは出力しなくてもよいブレーキ指令信号を出力す
ることが防げる。
【００３０】
【実施例】以下、自動列車制御装置ＡＴＣに適用した場
合について説明する。
【００３１】ＡＴＣは、地上から送られるＡＴＣ指令速
度信号とその時の列車（以下、電気車という）の走行速
度との偏差に応じて、ブレーキ力を電気車に与え、電気
車の走行速度を指令速度以下に制御する装置である。
【００３２】図１に本発明を用いたＡＴＣシステムの構
成図を示す。
【００３３】図１において、１は電気車が走行するレー
ル、２３は電気車の車体、２は電気車の車輪、３は車輪
２の車軸に取り付けられ、速度を検出する速度発電機、
４は速度発電機３からの出力電圧の波形を整形し、電気
車の速度に比例した速度周波数信号５を出力する波形整
形回路（または信号変換装置）、６は地上からの周波数
変調されたＡＴＣ指令速度信号を受信するアンテナ、７
はアンテナ６で受信された周波数変調したＡＴＣ指令速
度信号を復調後に波形整形および増幅処理をする車上受
信器、８は車上受信器７の出力信号であるＡＴＣ指令速
度信号、９はＡＴＣ指令速度信号と電気車の実速度から
車速を制御するＡＴＣ装置、２２はＡＴＣ装置からのブ
レーキ指令信号２１を受けて電気車に実際のブレーキ力
を与えるブレーキ装置である。
【００３４】このような構成によって、ＡＴＣ指令速度
と電気車の実速度との偏差がなくなるように、または、
電気車の実速度がＡＴＣ指令速度を超えないように電気
車の速度を制御する。
【００３５】上述のＡＴＣ装置等の制御装置のフェイル
セーフ化技術について、図１８を用いて説明する。
【００３６】１８００は制御装置、１８１０は第１入力
データを入力して演算を行い、第１出力データ１８６０
と第１検出信号１８８０を出力する第１演算部、１８２
０は第２入力データを入力して演算を行い、第２出力デ
ータ１８７０と符号反転された第２検出信号１８９０を
出力する第２演算部、１８３０は第２演算部で演算され
た検出信号を反転する信号反転部、１９００は第１演算
部１８１０から出力された第１検出信号１８８０を第２
演算部１８２０に伝送する第１伝送部、1910は第２演算
部から信号反転部１８３０を介して出力された第２検出
信号１８９０を第１演算部１８１０に伝送する第２伝送
部である。
【００３７】第１入力データおよび第２入力データは、
マイコンで生成されて与えられたり、メモリ等の記憶装
置から読み出されるデータである。
【００３８】第１入力データは、第１出力データを演算
するためのデータおよびそのデータをチェックするため
のチェックデータを有する場合と、チェックデータを有
さず第１演算部の演算でチェックデータを生成し、第１
検出信号を生成する場合がある。
【００３９】第２入力データは、そのデータの内容は第
１入力データと同じ場合と異なる場合がある。
【００４０】また、第２入力データは、上述の第１入力
データのようにチェックデータを有する場合と有さない
場合とがある。チェックデータを有さない場合では、上
述の第１入力データのように第２演算部で生成する場合
と第２演算部でも生成しない場合とがある。
【００４１】さらに、ここでは、独立した第１の入力デ
ータと第２の入力データを示しているが、一つの入力デ
ータを二つの演算部に入力することも容易に実現でき
る。
【００４２】第１演算部および第２演算部は、順次入力
される第１または第２入力データをシリアル演算型リン
グ演算器で演算するものと、マイコンに並列に取り込ん
で並列演算するものとがある。
【００４３】第１および第２検出信号は、第１演算部と
第２演算部の動作の正常・異常を表し、所定の周期の交
番信号が出力されている時、これら演算部の動作は正常
であることを示している。
【００４４】これらの検出信号は入力データの内容をチ
ェックした結果の正誤を示す検出信号としても用いるこ
とができる。
【００４５】そして、第１出力データおよび第２出力デ
ータによって他の装置が制御される。
【００４６】他の装置に出力する前に、第１出力データ
と第２出力データの一致を検出したり、第１または第２
検出信号を用いて、最終的な出力データを出力するよう
な出力部を通して、制御対象となる他の装置を制御す
る。
【００４７】このような構成における制御装置の演算処
理は次の様になる。
【００４８】演算処理の第１の例は、最初に第１の検出
信号が出力されたあとは、この信号の反転を繰り返して
交番信号を生成する場合である。
【００４９】第１演算部には第１入力データが入力さ
れ、演算処理されて第１出力データと第１検出信号が出
力する。この第１検出信号は第２演算部へ入力され、第
２入力データと共に演算され、第２出力データと第２検
出信号が生成されて出力される。
【００５０】この第２検出信号は信号反転部で符号が反
転されて第１演算部に入力される。ここで、第１演算部
で演算された第１検出信号がハイ（以下、Ｈという）レ
ベルの信号であると、第２演算部で演算された第２検出
信号もＨレベルとなり、第１演算部の第１検出信号がロ
ウ（以下、Ｌという）レベルの信号であると第２演算部
で演算された第２検出信号もＬレベルとなる。
【００５１】また、Ｈレベルの第２検出信号は信号反転
部によって符号が反転され、Ｌレベルの検出信号が第１
演算部に入力される。
【００５２】従って、第１演算部で演算された第１検出
信号がＬレベルであると、このＬレベルの信号が第２演
算部に入力され、第２演算部の検出信号がＬレベルとな
るが、信号反転部によって符号が反転されるため、第１
演算部にはＨレベルの第２検出信号が入力されることに
なり、第１演算部と第２演算部が正常であれば第１およ
び第２検出信号は、Ｈ，Ｌ，Ｈ…レベルと交番した信号
となる。
【００５３】上述した検出信号の演算処理は、第１また
は第２演算部では、入力されたレベルと同じレベルの信
号を出力する場合である。つまり、最初にＨまたはＬレ
ベルの第１検出信号が第１演算部から出力されると、あ
とは、第１および第２演算部が正常に動作する限り第１
および第２検出信号は交番した信号となる。
【００５４】演算処理の第２の例は、第１演算部から出
力された第１の検出信号と第２の入力データのチェック
データ（または第２の入力データから生成されたチェッ
クデータ）との論理をとって、第２演算部から検出信号
を出力する場合である。
【００５５】これによると、第１または第２演算部の動
作の正常・異常を検出するだけでなく、第１または第２
入力データの正常・異常のチェックを行うことができ
る。
【００５６】つまり、第１の検出信号と第２の入力デー
タのチェックデータとが一致しなければ、第１の検出信
号と異なるレベルの信号を第２の演算部からの検出信号
として出力する。これによると、信号反転部を介した第
２の検出信号は、先の第１の検出信号と同じレベルの信
号になるので交番した信号は出力されない。
【００５７】これは、第１演算部の第２検出信号と第１
入力データのチェックデータについても同じことがいえ
る。
【００５８】なお、このような処理の場合では、演算部
内に論理をとる論理部を有する構成である。
【００５９】図１９に本発明の他の１実施例を示し、以
下説明する。図１９は図１８の演算部を複数備えた場合
の実施例を示した図である。
【００６０】２０００は制御装置、２０１０は第１入力
データを入力して演算を行い、第１出力データ２１００
と第１検出信号２１４０を出力する第１演算部、２０２
０は第２出力データ２１１０と第２検出信号２１５０を
出力する第２演算部、2030は第３出力データ２１２０と
第３検出信号２１６０を出力する第３演算部、2040は第
４出力データ２１３０と第４検出信号２１７０を出力す
る第４演算部、2180は第１演算部２０１０から出力され
た第１検出信号２１４０を第２演算部２０２０に伝送す
る第１伝送部、２１９０は第２演算部２０２０から出力
された第２検出信号２１５０を第３演算部２０３０に伝
送する第２伝送部、２２００は第３検出信号２１６０を
第４演算部２０４０に伝送する第３伝送部、２２１０は
第４演算部２０４０から符号反転部２０５０を介して出
力された第４検出信号２１７０を第１演算部２０１０に
伝送する第４伝送部である。
【００６１】第１入力データ２０６０，第２入力データ
２０７０，第３入力データ２０８０，第４入力データ２
０９０はマイコンで生成されて与えられたり、メモリ等
の記憶装置から読みだされるデータである。
【００６２】第１入力データ２０６０は、第１出力デー
タ２１００を演算するためのデータおよびそのデータを
チェックするためのチェックデータを有する場合と、チ
ェックデータを有さず第１演算部２０１０の演算でチェ
ックデータを生成し、第１検出信号２１４０を生成する
場合がある。
【００６３】第２入力データ２０７０も、第２出力デー
タ２１１０を演算するためのデータおよびそのデータを
チェックするためのチェックデータを有する場合と、チ
ェックデータを有さず第２演算部２０２０の演算でチェ
ックデータを生成し、第２検出信号２１５０を生成する
場合がある。
【００６４】第３入力データ２０８０も、第３出力デー
タ２１２０を演算するためのデータおよびそのデータを
チェックするためのチェックデータを有する場合と、チ
ェックデータを有さず第３演算部２０３０の演算でチェ
ックデータを生成し、第３検出信号２１６０を生成する
場合がある。
【００６５】第４入力データ２０９０も、第４出力デー
タ２１３０を演算するためのデータおよびそのデータを
チェックするためのチェックデータを有する場合と、チ
ェックデータを有さず第４演算部２０４０の演算でチェ
ックデータを生成し、第４検出信号２１７０を生成する
場合がある。
【００６６】第１演算部２０１０は順次入力される第１
入力データ２０６０を専用のシリアル演算形リング演算
器で演算するものと、マイコンに並列に取り込んで並列
演算するものとがある。
【００６７】また、第２演算部２０２０も順次入力され
る第２入力データ２０７０を専用のシリアル演算形リン
グ演算器で演算するものと、マイコンに並列に取り込ん
で並列演算するものとがある。
【００６８】第３演算部２０３０も順次入力される第３
入力データ２０８０を専用のシリアル演算形リング演算
器で演算するものと、マイコンに並列に取り込んで並列
演算するものとがある。
【００６９】第４演算部２０４０も順次入力される第４
入力データ２０９０を専用のシリアル演算形リング演算
器で演算するものと、マイコンに並列に取り込んで並列
演算するものとがある。
【００７０】第１検出信号２１４０は第１演算部２０１
０の正常か異常かを表し、第２検出信号２１５０は第２
演算部２０２０の正常か異常かを表し、第３検出信号21
60は第３演算部２０３０の正常か異常かを表し、第４検
出信号２１７０は第４演算部２０４０の正常か異常かを
表し、それぞれ、所定の周期で交番する交番信号であ
る。
【００７１】これらの検出信号は入力データの内容をチ
ェックした結果の正誤を示す信号としても用いることが
出来る。
【００７２】すなわち、第１演算部２０１０では入力デ
ータ２０６０の内容をチェックする演算処理結果を検出
信号２１４０として出力し、第２演算部２０２０では入
力データ２０７０の内容をチェックする演算処理結果を
検出信号２１５０として出力し、第３演算部２０３０で
は入力データ２０８０の内容をチェックする演算処理結
果を検出信号２１６０として出力し、第４演算部２０４
０では入力データ2090の内容をチェックする演算処理結
果を検出信号２１７０として出力することが出来る。
【００７３】また、第１演算部２０１０の出力データ２
１００，第２演算部２０２０の出力データ２１１０，第
３演算部２０３０の出力データ２１２０，第４演算部の
出力データ２１３０は他の装置に出力され、その他の装
置を制御する。
【００７４】他の装置に出力する前に、例えば第１出力
データ２１００と第２出力データ２１１０と、第３出力
データ２１２０と、第４出力データ２１３０との一致を
検出したり、あるいは第１出力データ２１００と第２出
力データ２１１０との一致を検出したり、第３出力デー
タ２１２０と、第４出力データ２１３０との一致を検出
したり、さらに、第１検出信号２１４０，第２検出信号
２１５０，第３検出信号２１６０，第４検出信号２１７
０を用いて最終的な出力データを出力するような出力部
を通して制御対象となる他の装置を制御する。
【００７５】このような構成における制御装置２０００
の演算処理は次のようになる。
【００７６】第１演算部２０１０には第１入力データ２
０６０が入力され、第２演算部2020には第２入力データ
２０７０が入力され、第３演算部２０３０には第３入力
データ２０８０が入力され、第４演算部２０４０には第
４入力データ２０９０が入力されてそれぞれ演算が実行
される。
【００７７】第１演算部２０１０からは第１出力データ
２１００と第１検出信号２１４０が出力される。
【００７８】第１検出信号２１４０は第２演算部２０２
０に入力され、第２入力データ2070と共に演算され、第
２出力データ２１１０と第２検出信号２１５０が生成さ
れ、第２検出信号２１５０は第３演算部２０３０に入力
され、第３入力データ2080と共に演算され、第３出力デ
ータ２１２０と第３検出信号２１６０が生成され、第３
検出信号２１６０は第４演算部２０４０に入力され、第
４入力データ2090と共に演算され、第４出力データ２１
３０と第４検出信号２１７０が生成され、第４検出信号
２１７０の符号が符号反転部２０５０で反転され、第１
演算部2010に入力される。
【００７９】ここで、第１演算部２０１０の第１検出信
号２１４０がＨレベルであれば第２演算部２０２０の第
２検出信号２１５０もＨレベルとなり、第１検出信号21
40がＬレベルであれば第２演算部２０２０の第２検出信
号２１５０もＬレベルとなる。
【００８０】最初全ての演算部の検出信号の出力がＬレ
ベルであるとする。従って、第４演算部２０４０の第４
検出信号２１４０の符号反転信号２２１０がＨレベルと
なって第１演算部２０１０に入力されている。
【００８１】このため、第１演算部２０１０で演算処理
されると、第１検出信号２１４０の出力レベルはＨレベ
ルとなり、次に第２演算部２０２０で演算処理される
と、第２検出信号２１５０の出力レベルはＨレベルとな
り、次に第３演算部２０３０で演算処理されると、第３
検出信号２１６０の出力レベルはＨレベルとなり、そし
て最後に第４演算部２０４０で演算処理されると、第４
検出信号２１７０出力レベルはＨレベルとなる。
【００８２】第４検出信号２１７０の出力は符号反転部
２０５０で符号が反転されるため、符号反転信号２２１
０の出力レベルはＨからＬレベルに変化する。
【００８３】従って、第１演算部２０１０の第１検出信
号２１４０の出力レベルがＨからＬへと変化し、第２演
算部２０２０の第２検出信号２１５０の出力レベルがＨ
からＬへと変化し、次に第３演算部２０３０の第３検出
信号２１６０の出力レベルがＨからＬへと変化し、最後
に第４演算部２０４０の第４検出信号２１７０の出力レ
ベルがＨからＬへと変化する。
【００８４】第４検出信号２１７０の出力は符号反転部
２０５０で符号が反転されるため、符号反転信号２２１
０の出力レベルがＬからＨに変化し、最初の状態に戻る
ことになる。
【００８５】このように第１演算部から第４演算部の検
出信号がループ状に接続されているため、第１入力デー
タから第４入力データおよび、第１演算部から第４演算
部まで全て正常で、正しく動作している場合には第１検
出信号２１４０から第４検出信号は一定の周期で交番し
た交番信号となり、故障していずれかの検出信号がＨか
Ｌレベルに固定すると、ループを構成している検出信号
の交番が停止する。
【００８６】従って、このループを構成している故障検
出信号を監視し、交番停止時に緊急の処理をすれば良
い。また、各故障検出信号を全て監視するようにすれ
ば、いずれが故障したのかを知ることもでき、故障解析
がより簡単になる。
【００８７】なお、図１９では四つの演算部を有した場
合の実施例について説明しているが、任意の演算部を有
していても同様の方法で故障検出信号を接続していけば
良く、演算部の数に制限を受けることはない。
【００８８】図２０は本発明の他の１実施例を示した図
である。図２０は演算部を共有化し、入力部を時分割動
作型のパラレル−シリアル変換部で構成し、出力部も時
分割動作型のシリアル−パラレル変換部で構成した実施
例図である。
【００８９】制御装置３０００は時分割動作型のパラレ
ル−シリアル変換部３０２０と第１演算部３０３０と時
分割動作型のシリアル−パラレル変換部３０４０で構成
された第１の制御回路部３０１０と、時分割動作型のパ
ラレル−シリアル変換部3210と第２演算部３２２０と時
分割動作型のシリアル−パラレル変換部３２３０で構成
された第２の制御回路部３２００で構成し、第１の制御
回路部３０１０の故障検出信号３１３０を第２の制御回
路部３２００のパラレル−シリアル変換部3210に入力
し、第２の制御回路部３２００の故障検出信号３３２０
を符号反転部3330で符号反転し、符号反転信号３３４０
を第１の制御回路部３０１０のパラレル−シリアル変換
部３０２０に入力する。
【００９０】第１制御回路部３０１０のパラレル−シリ
アル変換部３０２０には第１入力データ３０５０，第２
入力データ３０６０，第３入力データ３０７０が入力さ
れ、第２制御回路部３２００のパラレル−シリアル変換
部３２１０には第４入力データ３２４０，第５入力デー
タ３２５０，第６入力データ３２６０が入力されてい
る。
【００９１】最初は第１制御回路部３０１０の故障検出
信号３１３０と第２制御回路部3200の故障検出信号３３
２０の出力レベルはＬであるとする。
【００９２】第１入力データ３０５０が第１制御回路部
３０１０のパラレル−シリアル変換部３０２０でシリア
ル信号３０８０に変換されて第１演算部３０３０で演算
処理され、シリアル出力信号３０９０として出力され、
シリアル−パラレル変換回路３０４０でパラレル信号に
変換された後、出力信号３１００として出力される。一
方、第４入力データ３２４０が第２制御回路部３２００
のパラレル−シリアル変換部３２１０でシリアル信号３
２７０に変換されて第２演算部３２２０で演算処理さ
れ、シリアル出力信号３２８０として出力され、シリア
ル−パラレル変換回路３２３０でパラレル信号に変換さ
れた後、出力信号３２９０として出力される。
【００９３】以下同様にして、第１制御回路部３０１０
に入力された第２入力データ3060が第１演算部３０３０
で演算処理されて出力信号３１１０が出力し、第２制御
回路部３２００に入力された第５入力データ３２５０が
第２演算部３２２０で演算処理されて出力信号３３００
が出力し、第１制御回路部３０１０に入力された第３入
力データ３０６０が第１演算部３０３０で演算処理され
て出力信号３１２０が出力し、第２制御回路部３２００
に入力された第５入力データ３２５０が第２演算部３２
２０で演算処理されて出力信号３３１０が出力する。
【００９４】次に第２制御回路部３２００の故障検出信
号３３２０が符号反転部３３３０で符号反転され、Ｈレ
ベルの符号反転信号３３４０が第１制御回路部３０１０
のパラレル−シリアル変換部３０２０に入力されると前
述と同様の動作によってＨレベルの故障検出信号３１３
０が出力する。
【００９５】第１制御回路部３０１０のＨレベルの故障
検出信号３１３０が第２制御回路部３２００のパラレル
−シリアル変換部３２１０に入力されるので前述と同様
の動作によってＨレベルの故障検出信号３３２０が出力
する。
【００９６】このＨレベルの故障検出信号３３２０は符
号反転部３３３０で符号反転され、Ｌレベルの故障検出
信号が第１制御回路部３０１０のパラレル−シリアル変
換部３０２０に入力されるので前述と同様の動作によっ
てＬレベルの故障検出信号３１３０が出力する。
【００９７】従って、第１制御回路部３０１０の故障検
出信号３１３０と第２制御回路部３２００の故障検出信
号３３２０は、第１制御回路部と入力データおよび第２
制御回路部３２００と入力データが正常であれば一定の
周期で交番する交番信号となる。
【００９８】図２０において、第１演算部３０２０と第
２演算部はマイコンを使用してもよい。ただし、この場
合、プログラムによって種々のやり方を選択出来る。例
えば、入力データ処理の後に故障検出処理を実行させた
り、入力データ処理と故障検出処理を並列処理するなど
の方法によって、前述と同様の動作を実現することが出
来る。
【００９９】また、パラレル−シリアル変換部をマルチ
プレクサに置き換え、シリアル−パラレル変換部をデマ
ルチプレクサに置き換えることによっても同様の動作を
実現できることは勿論である。
【０１００】図２１は本発明の他の１実施例を示した図
である。図２１の実施例は図１９の実施例の符号反転部
２０５０が１ビットの加算器２２２０となっているとこ
ろが異なる。他は全て同じであるので、その動作につい
ては省略し、図２１の加算器２２２０の作用について説
明する。
【０１０１】制御装置２０００を構成する第１演算部２
０１０，第２演算部２０２０，第３演算部２０３０，第
４演算部２０４０が正常で、第１検出信号２１４０，第
２検出信号２１５０，第２検出信号２１６０，第４検出
信号２１７０の出力レベルがＬであるとする。
【０１０２】第１入力データ２０６０が第１演算部２０
１０に入力され、演算されるとＬレベルの第１検出信号
２１４０が出力する。この第１検出信号２１４０は第２
演算部２０２０に入力され、第２入力データ２０７０と
共に演算されてＬレベルの第２検出信号２１５０が出力
する。この第２検出信号２１５０は第３演算部2030に入
力され、第３入力データ２０８０と共に演算されてＬレ
ベルの第３検出信号２１６０が出力する。この第３検出
信号２１６０は第４演算部２０４０に入力され、第４入
力データ２０９０と共に演算されてＬレベルの第４検出
信号２１７０が出力する。
【０１０３】この第４検出信号２１７０は加算部２２２
０に入力され、その出力信号2210の出力レベルがＨとな
り、第１演算部２０１０に入力する。
【０１０４】このＨレベルの出力信号２２１０が第１入
力データ２０６０と共に演算されるため、第１検出信号
２１４０がＨレベルとなり、以後同様の動作によって第
２演算部２０２０の第２検出信号２１５０がＨレベルと
なり、第３演算部２０３０の第３検出信号２１６０がＨ
レベルとなり、第４演算部２０４０の第４検出信号２１
７０がＨレベルとなる。
【０１０５】この第４検出信号２１７０は加算部２２２
０に入力され、その出力信号2210の出力レベルがＬとな
る。この出力信号２２１０が第１演算部２０１０に入力
され、第１入力データと共に演算される。すなわち、最
初の状態に戻ることになる。
【０１０６】従って、制御装置２０００の各部が正常で
あれば、ループを構成している第１検出信号２１４０と
第２検出信号２１５０と第３検出信号２１６０と第４検
出信号２１７０は一定周期でＨとＬレベルに交番する交
番信号となるので、このいずれかの信号を監視し、交番
停止した時、緊急制御とするように構成すれば良い。な
お、図２１では図１９と同様、四つの演算部の例につい
て説明しているが、任意の演算部を有していても同様の
方法で接続していけば良く、演算部の数に制限されるこ
とはない。
【０１０７】図２２は本発明の他の１実施例を示した図
である。図２２の実施例はそれぞれの２ビットで表す演
算部の検出信号に２ビットのデータ“０”“１”（１０
進数で１を表す）を加算し、その加算出力信号を次の演
算部に入力し、その演算部に入力される信号と共に演算
するようにした点が図１９とは異なる。
【０１０８】図２２において、第１演算部２０１０と第
２演算部２０２０と第３演算部2030と第４演算部２０４
０および第１加算部２２２０と第２加算部２２３０と第
３加算部２２４０と第１減算部２２５０がそれぞれ正常
で、２ビットで状態を表す第１検出信号２１４０の出力
は“０”“０”（１０進数で０を表す）、第２検出信号
２１５０の出力も“０”“０”，第３検出信号２１６０
の出力も“０”“０”，第４検出信号２１７０の出力も
“０”“０”となる。
【０１０９】第１入力データ２０６０が第１演算部に入
力され、演算されるため第１出力データ２１００と第１
検出信号２１４０の“０”“０”が出力する。
【０１１０】第１検出信号２１４０の出力“０”“０”
は第１加算器２２２０において２ビットのデータ“０”
“１”（１０進数で１を表す）と加算されるため、その
加算出力２２６０は“０”“１”となる。
【０１１１】この加算出力２２６０の“０”“１”は第
２演算部２０２０に入力され、第２入力データ２０７０
と共に演算されるため、第２出力データ２１１０と第２
検出信号２１５０の“０”“１”が出力する。
【０１１２】第２検出信号２１５０の出力“０"“１”
は第２加算器２２３０において“０"“１”のデータと
加算されるため、その加算出力２２７０は“１”“０”
（１０進数で２を表す）となる。
【０１１３】この加算出力２２７０の“１”“０”は第
３演算部２０３０に入力され、第３入力データ２０８０
と共に演算されるため、第３出力データ２１２０と第３
検出信号２１６０の“１”“０”が出力する。
【０１１４】第３検出信号２１６０の出力“１"“０”
は第３加算器２２４０において“０"“１”のデータと
加算されるため、その加算出力２２８０は“１”“１”
（１０進数で３を表す）となる。
【０１１５】この加算出力２２８０の“１”“１”は第
４演算部２０４０に入力され、第４入力データ２０９０
と共に演算されるため、第４出力データ２１３０と第４
検出信号２１７０の“１”“１”が出力する。
【０１１６】第４検出信号２１７０の“１"“１”は第
１減算器２２５０に入力され、“１”“１”から“１”
“０”（１０進数で２を表す）のデータが減算されるた
め、減算出力２２９０は“０”“１”となる。
【０１１７】この減算出力２２９０の“０”“１”は第
１演算部２０１０に入力され、第１入力データ２０６０
と共に演算されるため、第１出力データ２１００と第１
検出信号２１４０の“０”“１”が出力する。
【０１１８】第１検出信号２１４０の“０”“１”は第
１加算器２２２０において“０”“１”のデータと加算
されるため、その加算出力２２６０は“１”“０”（１
０進数で２を表す）となる。
【０１１９】この加算出力２２６０の“１”“０”は第
２演算部２０２０に入力され、第２入力データ２０７０
と共に演算されるため、第２出力データ２１１０と第２
検出信号２１５０の“１”“０”が出力する。
【０１２０】第２検出信号２１５０の“１”“０”は第
２加算器２２３０において“０”“１”のデータと加算
されるため、その加算出力２２７０は“１”“１”（１
０進数で３を表す）となる。
【０１２１】この加算出力２２７０の“１”“１”は第
３演算部２０３０に入力され、第３入力データ２０８０
と共に演算されるため、第３出力データ２１２０と第３
検出信号２１６０の“１”“１”が出力する。
【０１２２】第３検出信号２１６０の“１”“１”は第
３加算器２２４０において“０”“１”のデータと加算
されるため、その加算出力２２８０は“０”“０”（１
０進数で０を表す）となる。
【０１２３】この加算出力２２８０の“０”“０”は第
４演算部２０４０に入力され、第４入力データ２０８０
と共に演算されるため、第４出力データ２１３０と第４
検出信号２１７０の“０”“０”が出力する。
【０１２４】第４検出信号２１７０の“０”“０”は第
１減算器２２５０に入力され、“１"“０”のデータが
減算されるため、その減算出力２２９０は“１”“０”
（１０進数で２を表す）となる。
【０１２５】この減算出力２２９０の“１”“０”は第
１演算部２０１０に入力され、第１入力データ２０６０
と共に演算されるため、第１出力データ２１００と第１
検出信号２１４０の“１”“０”が出力する。
【０１２６】第１検出信号２１４０の“１”“０”は第
１加算器２２２０において“０”“１”のデータと加算
されるため、その加算出力２２６０は“１”“１”（１
０進数で３を表す）となる。
【０１２７】この加算出力２２６０の“１”“１”は第
２演算部２０２０に入力され、第２入力データ２０７０
と共に演算されるため、第２出力データ２１１０と第２
検出信号２１５０の“１”“１”が出力する。
【０１２８】第２検出信号２１５０の“１”“１”は第
２加算器２２３０において“０”“１”のデータと加算
されるため、その加算出力２２７０は“０”“０”（１
０進数で０を表す）となる。
【０１２９】この加算出力２２７０の“０”“０”は第
３演算部２０３０に入力され、第３入力データ２０８０
と共に演算されるため、第３出力データ２１２０と第３
検出信号２１６０の“０”“０”が出力する。
【０１３０】第３検出信号２１６０の“０”“０”は第
３加算器２２４０において“０”“１”のデータと加算
されるため、その加算出力２２８０は“０”“１”（１
０進数で１を表す）となる。
【０１３１】この加算出力２２８０の“０”“１”は第
４演算部２０４０に入力され、第４入力データ２０８０
と共に演算されるため、第４出力データ２１３０と第４
検出信号２１７０の“０”“１”が出力する。
【０１３２】第４検出信号２１７０の“０”“１”は第
１減算器２２５０に入力され、“１”“０”のデータが
減算されるため、その減算出力２２９０は“１”“１”
（１０進数で３を表す）となる。
【０１３３】この減算出力２２９０の“１”“１”は第
１演算部２０１０に入力され、第１入力データ２０９０
と共に演算されるため、第１出力データ２１００と第１
検出信号２１４０の“１”“１”が出力する。
【０１３４】このように第１演算部の第１故障検出信号
の出力信号に“０”“１”（１０進数で１）を加算し、
加算信号を第２演算部に入力し、第２故障検出信号の出
力信号に“０”“１”(１０進数で１)を加算し、加算信
号を第３演算部に入力し、第３故障検出信号の出力信号
に“０”“１”(１０進数で１)を加算し、加算信号を第
４演算部に入力し、第４故障検出信号の出力信号から
“１”“０”（１０進数で２）を減算し、その減算信号
を第１演算部に入力するように構成すると、各演算部の
故障検出信号は制御装置２０００の各部が正常であれば
一定周期で交番する交番信号になる。
【０１３５】なお、図２２では図２１と同様、四つの演
算部の例について説明しているが、任意の演算部を有し
ていても同様の方法で接続していけば良く、演算部の数
に制限されることはない。
【０１３６】図２３は本発明の他の１実施例である。図
２３は図２０とは第２故障検出信号の処理方法が異な
る。
【０１３７】すなわち、図２３において第１の制御回路
部３０１０に第１入力データ3050が全て入力されると次
に第２入力データ３０６０が入力され、第２入力データ
3060が全て入力されると次に第３入力データ３０７０が
入力され、第３入力データ３０７０が全て入力されると
次にデータをチェックするＣＲＣデータ３１４０が第１
加算部３１５０を介して故障検査信号３１６０として入
力される。
【０１３８】これらのデータは順次パラレル−シリアル
変換回路３０２０でシリアル信号３０８０に変換されて
第１演算部３０３０に入力され、所定の演算が実行さ
れ、シリアル信号３０９０が出力する。このシリアル信
号３０９０はシリアル−パラレル変換回路３０４０でパ
ラレルの出力信号３１００，出力信号３１１０，出力信
号３１２０に変換されて出力するため、他の装置が制御
され、さらに、故障検出信号３１３０が出力し、第２加
算部３３４０に入力される。
【０１３９】同様に、第２の制御回路部３２００に第４
入力データ３２４０が全て入力されると次に第５入力デ
ータ３２５０が入力され、第５入力データ３２５０が全
て入力されると次に第６入力データ３２６０が入力さ
れ、第６入力データ３２６０が全て入力されると次にデ
ータをチェックするＣＲＣデータ３３３０が第２加算部
３３４０を介して故障検査信号３３５０として入力され
る。
【０１４０】これらのデータは順次パラレル−シリアル
変換回路３２１０でシリアル信号３２７０に変換されて
第２演算部３２２０に入力され、所定の演算が実行さ
れ、シリアル信号３２８０が出力する。このシリアル信
号３２８０はシリアル−パラレル変換回路３２３０でパ
ラレルの出力信号３２９０，出力信号３３００，出力信
号３３１０に変換されて出力するため、他の装置が制御
され、さらに、故障検出信号３３２０が出力し、符号反
転部３３５０で符号が反転されて符号反転故障検出信号
３３６０が第１加算部３１５０に入力される。
【０１４１】最初の状態では第１の制御回路３０１０の
故障検出信号３１３０と第２の制御回路３２００の故障
検出信号３３２０の出力レベルはＬであるとする。
【０１４２】第１の制御回路３０１０のＬレベルの故障
検出信号３１３０は第２の制御回路３２００の第２加算
部３３４０に入力されるが、ＣＲＣデータ３３３０を破
壊するようなことはない。言い換えると、正常なＣＲＣ
データ３３５０が第２のシリアル−パラレル変換回路３
２１０に入力される。
【０１４３】一方、第２の制御回路３２００の故障検出
信号３３２０の符号反転信号3370の出力レベルはＨであ
る。このＨレベルの符号反転信号３３７０が第１加算部
3150に入力され、ＣＲＣデータ３１４０を破壊する。
【０１４４】この破壊されたＣＲＣデータ３１６０が第
１のパラレル−シリアル変換回路３０２０に入力される
ため、第１演算部３０３０で演算され、第１のシリアル
−パラレル変換回路３０４０を介してＨレベルの故障検
出信号３１３０が出力する。
【０１４５】このＨレベルの故障検出信号３１３０が第
２加算部３３４０に入力されるのでＣＲＣデータ３３３
０が破壊される。
【０１４６】この破壊されたＣＲＣデータ３３５０が第
２のパラレル−シリアル変換回路３２１０に入力される
ため、第２演算部３２２０で演算され、第２のシリアル
−パラレル変換回路３２３０を介してＨレベルの故障検
出信号３３２０が出力する。
【０１４７】このＨレベルの故障検出信号３１３０は符
号反転部３３６０で符号が反転され、Ｌレベルの信号が
第１加算部３１５０に入力される。
【０１４８】すなわち、ＣＲＣデータ３１４０は第１の
演算部３１５０では破壊されないので、正常なＣＲＣデ
ータが第１のパラレル−シリアル変換回路に入力され
る。すなわち、最初の状態に戻って制御される。
【０１４９】このように、制御装置３０００の各部が全
て正常であれば故障検出信号3130と故障検出信号３３２
０は一定の周期で交番した信号となる。
【０１５０】図２４は図２０と図２３に示されている第
１の演算部と第２の演算部をマイコンで構成した場合の
プログラムの一例である。データの入力処理後に演算処
理が実行され、その結果に従って出力処理が実行され
る。この処理が終了すると故障検出のための診断処理に
入る。すなわち、故障検出のための入力処理後に事故診
断処理が実行され、この処理が終了すると出力処理が実
行される。すなわち、正常であれば信号は出力されない
が、異常時には信号が出力され、例えば緊急の処理が実
行される。
【０１５１】次に、自動列車制御システムでの上述の制
御装置の特徴を有する図１のＡＴＣ装置９の構成につい
て説明する。
【０１５２】ＡＴＣ装置９は、ＡＴＣ指令速度信号８を
第１のマイコンの制御データ１２に変換する第１のマイ
クロコンピュータ（以後マイコンと略す）１０、第１の
マイコンと同じ処理を行ってＡＴＣ指令速度信号８を第
２のマイコンの制御データ１３に変換する第２のマイコ
ン１１、第１のマイコン１０の制御データ１２と速度周
波数信号５との論理をとってＡ系論理出力信号１７を出
力するＡ系の論理回路部１５と、第２のマイコン１１の
制御データ１３と速度周波数信号５との論理をとってＢ
系論理出力信号１８を出力するＢ系の論理回路部１６
と、Ａ系の論理回路部１５とＢ系の論理回路部１６を二
重系の論理構成とする制御装置１４とから構成される。
【０１５３】Ａ系の論理回路部１５は、第１のマイコン
の制御データ１２をＡＴＣ指令速度周波数（信号）１５
１に変換する周波数変換回路１５０，ＡＴＣ指令速度周
波数１５１と速度周波数５とを比較する周波数比較回路
１５２，第１のマイコンの制御データ１２のデータの内
容と論理回路部１５の状態をＢ系からの故障検出信号に
基づいてチェックし、Ａ系故障検出信号１５４を出力す
る故障検出回路１５３とから構成される。
【０１５４】Ｂ系の論理回路部１６は、第２のマイコン
の制御データ１３をＡＴＣ指令速度周波数（信号）１６
１に変換する周波数変換回路１６０，ＡＴＣ指令速度周
波数１６１と速度周波数５とを比較する周波数比較回路
１６２，第２のマイコンの制御データ１３のデータの内
容と論理回路部１６の状態をＡ系からの故障検出信号に
基づいてチェックし、Ｂ系故障検出信号１６４を出力す
る故障検出回路１６３とから構成される。
【０１５５】１９はＢ系故障検出信号１６４の符号を反
転し、Ａ系の故障検出回路１５３に入力する符号反転信
号１６５を生成する論理回路である。例えば、インバー
タ回路である。この符号反転論理回路１９は、Ａ系の故
障検出回路１５３の入力側とＢ系の故障検出回路１６３
の出力側の間に接続するが、Ａ系の故障検出信号154の
符号を反転しても良い。
【０１５６】ＡＴＣ指令速度は軌道条件等によってあら
かじめ設定された制限速度であって、周波数変調された
信号としてレール１へ流される。
【０１５７】このＡＴＣ指令速度は、走行中の電気車の
受信アンテナ６で受信され、車上受信器７で復調と同時
に増幅と波形整形して検出される。
【０１５８】また、電気車の速度に比例した速度周波数
５は、電気車の車軸に直結された速度発電機３の出力電
圧を波形整形回路４で波形整形して検出される。
【０１５９】車上受信器７のＡＴＣ指令速度信号８は、
ＡＴＣ装置９の第１のマイコン１０と第２のマイコン１
１にそれぞれ入力され、制御データに変換または演算さ
れる。
【０１６０】つまり、ＡＴＣ指令速度信号に対応したデ
ータを１ワードとすると、ｎ種のＡＴＣ指令速度信号は
ｎワードのデータに変換される。
【０１６１】また、マイコン１０，１１で変換または演
算して生成した制御データはマイコン１０，１１に内蔵
されているメモリに格納され、順次、制御データ１２，
１３として出力される。
【０１６２】ここで、制御データ１２，１３を保持する
メモリは、マイコン１０，１１に内蔵されたメモリ、あ
るいは論理回路１５，論理回路１６に内蔵されたメモリ
またはマイコン（図示しない）、あるいはＡＴＣ装置と
は別に独立に設けられたメモリのいずれであってもよ
い。
【０１６３】また、制御データ１２と制御データ１３と
を保持するメモリは一つのメモリであっても、異なるメ
モリであってもよい。
【０１６４】なお、図１はこのメモリをマイコンに内蔵
した場合を示している。
【０１６５】また、これらのメモリはキャッシュメモリ
を含んだ記憶装置であっても良い。図２の(１)は第１の
マイコン１０によって生成され、メモリのアドレスＡＩ
0〜ＡＩx-1に格納されたデータＤＩ0〜ＤＩx-1を示して
いる。同様に図２の（２)は第２のマイコン１１によっ
て生成され、メモリのアドレスＡＩ0〜ＡＩx-1に格納さ
れたデータＤＩ0〜ＤＩx-1を示している。
【０１６６】この第１のマイコン１０のデータＤＩ0〜
ＤＩx-1の最後に故障検出の為の１ワードのＣＲＣデー
タＤCRC1が付加されている。このアドレスＡI0からＡIn
のデータＤＩ0〜ＤＩx-1，ＤCRC1の下位ビットから上位
ビットまでシリアルに出力される。この出力されるシリ
アルデータが第１のマイコンの制御データ１２としてＡ
系の論理回路部１５に入力される。
【０１６７】また、同様に、第２のマイコン１１のデー
タＤＩ0〜ＤＩx-1の最後に故障検出の為の１ワードのＣ
ＲＣデータＤCRC2が付加されている。このアドレスＡI0
からＡInのデータＤＩ0〜ＤＩx-1，ＤCRC2の下位ビット
から上位ビットまでシリアルに出力される。この出力さ
れるシリアルデータが第２のマイコンの制御データ１３
としてＢ系の論理回路部１６に入力される。
【０１６８】ここで、データＤＩ0〜ＤＩx-1は、Ａ系と
Ｂ系とで同一であることが望ましく、この実施例では同
一である場合を示している。
【０１６９】Ａ系の論理回路部１５では、制御データ１
２がシリアル動作型の周波数変換回路１５０（後述する
リング演算回路）によってＡＴＣ指令速度信号に対応し
たｎ種のＡＴＣ指令速度周波数１５１に変換されてシリ
アルに出力される。
【０１７０】このシリアルに出力される信号は、周波数
比較器１５２（後述する）に入力される。
【０１７１】同様に、Ｂ系の論理回路部１６では、制御
データ１３がシリアル動作型の周波数変換回路１６０
（後述するリング演算回路）によってＡＴＣ指令速度信
号に対応したｎ種のＡＴＣ指令速度周波数１６１に変換
されてシリアルに出力される。このシリアルに出力され
る信号は、周波数比較回路１６２（後述する）に入力さ
れる。
【０１７２】ここで、Ａ系のＣＲＣデータＤCRC1とＢ系
のＣＲＣデータＤCRC2は、それぞれ少なくとも二つの異
なる生成多項式で生成されるＣＲＣデータ、つまり、Ａ
系ではＤCRC10とＤCRC11、Ｂ系ではＤCRC20とＤCRC21を
有している。また、これらのＣＲＣデータは一つのＣＲ
Ｃデータから二つのＣＲＣデータを生成しても良い。ま
た、これらのＣＲＣデータは周波数変換回路１５０，１
６０では周波数変換されない。
【０１７３】Ａ系の周波数比較回路１５２のもう一方に
は速度周波数５が入力され、ＡＴＣ指令速度周波数１５
１と周波数比較され、比較結果が出力信号１７としてシ
リアルに出力される。
【０１７４】同様に、Ｂ系の周波数比較回路１６２のも
う一方には速度周波数５が入力され、ＡＴＣ指令速度周
波数１６１と周波数比較され、比較結果が出力信号１８
としてシリアルに出力される。
【０１７５】この論理回路部１５の出力信号１７と論理
回路部１６の出力信号１８を照合回路２０で比較照合
し、一致した信号をブレーキ指令２１としてブレーキ装
置２２へ出力する。
【０１７６】図３に電気車が所定の位置に停車する場合
の周波数比較動作の概念図を示し、ＡＴＣの指令速度周
波数と電気車の速度周波数およびブレーキ指令との関係
を説明する。
【０１７７】図３において、縦軸はＡＴＣ指令速度周波
数ｆATC を示し、横軸は時間ｔを示し、ｆV は電気車の
速度周波数を示している。
【０１７８】時間ｔ0におけるＡＴＣの指令速度周波数
ｆATC0と電気車の速度周波数ｆVとの関係はｆATC0＞ｆ
V である。この時間ｔ0からｔ1の期間は電気車には力行
（りきこう）指令もブレーキ指令も与えられず、惰行に
よる減速を始めている状態である。
【０１７９】この状態で時間ｔ1 においてＡＴＣの指令
速度周波数ｆATC0がｆATC1に変化したとすると、ｆATC1
＜ｆV となるため、照合回路２０からブレーキ指令信号
２１として図示のようなＢ1 が出力され、ブレーキ装置
２２に供給される。
【０１８０】ブレーキ装置２２からその指令に対応した
ブレーキ力が電気車に与えられ、電気車は減速し始め
る。
【０１８１】時間ｔ2 においてＡＴＣの指令速度周波数
ｆATC1がｆATC2に変化したとすると、ｆATC2＜ｆV とな
るため、照合回路２０のブレーキ指令信号２１は図示の
ようにＢ2 となり、さらに電気車は減速する。
【０１８２】同様に時間ｔ3〜ｔ5においてＡＴＣの指令
速度周波数がｆATC3〜ｆATC5に変化したとすると、照合
回路２０のブレーキ指令信号２１は図示のようなＢ3〜
Ｂ5がシリアルに出力される。このブレーキ指令信号２
１をブレーキ装置２２に入力し、ブレーキ装置２２から
所定のブレーキ力を電気車に与える。
【０１８３】なお、図１において照合回路２０からは図
３に示すようにＢ1〜Ｂ5のブレーキ指令信号２１がシリ
アルに出力されるので、ブレーキ装置２２で解読し、図
３に示すブレーキ力が作用するようにブレーキ装置２２
が制御される。
【０１８４】このように、ＡＴＣ装置は地上からのＡＴ
Ｃの指令速度信号によって、電気車にブレーキ力を与
え、電気車の速度を制御し、電気車を所定の停止位置に
停車させる保安装置である。
【０１８５】つまり、ＡＴＣ装置を構成するマイコン１
０と１１や、論理回路部１５と１６や、照合回路２０の
いずれかが故障し、所定のブレーキ指令が出力されない
と重大事故になるため、上記のいずれかの回路，素子の
故障が検出された場合には電気車を確実に停車させる必
要がある。
【０１８６】以下に、この故障検出機能について説明す
る。
【０１８７】Ａ系の論理回路部１５に入力される制御デ
ータ１２は故障検出回路１５３でチェックされ、その出
力信号１５４がＢ系の故障検出回路に入力される。
【０１８８】Ｂ系の論理回路部１６に入力される制御デ
ータ１３は故障検出回路１６３でチェックされ、その出
力信号１６４はインバータ１９で符号反転され、符号反
転故障検出信号１６５としてＡ系の故障検出回路１５３
に入力される。
【０１８９】ここで、回路の動作しない信号電圧のレベ
ルを“Ｌ”とし、回路が動作する信号電圧のレベルを
“Ｈ”とする。
【０１９０】Ａ系とＢ系の論理回路部１５と１６に入力
される制御データ１２と１３が正常であれば、故障検出
回路１５３と１６３の出力信号１５４と１６４は“Ｌ”
となる。Ｂ系の故障検出回路１６３の出力信号１６４は
インバータ１９で符号反転されるので符号反転故障検出
信号１６５は“Ｈ”となる。
【０１９１】論理回路部１５の故障検出回路１５３に入
力されるＣＲＣデータは、“Ｈ”状態の論理回路部１６
の符号反転故障検出信号１６５によって、二つあるＣＲ
ＣデータＤCRC10とＤCRC11のうちのどちらかを選択して
故障検出回路１５３に入力するか、または、先に入力さ
れたＣＲＣデータをもう一つのＣＲＣデータに変更す
る。例えば、ＤCRC10をＤCRC11に変更するように制御さ
れる。
【０１９２】ここで、ＣＲＣデータごとに有するデータ
は、Ａ系，Ｂ系のそれぞれにおいて、同一であることが
望ましく、この実施例では、全て同一であることを前提
としている。つまり、ＣＲＣデータＤCRC10，ＤCRC11，
ＤCRC20，ＤCRC21のそれぞれのデータＤＩ0〜ＤＩx-1が
同一である。
【０１９３】一方、論理回路部１６の故障検出回路１６
３に入力されるＣＲＣデータは、故障検出信号１５４が
“Ｌ”状態であるためもう一つのＣＲＣデータに変更さ
れない。
【０１９４】そして、この状態から演算が開始される。
【０１９５】ここで、最初に、それぞれの故障検出回路
において選択される制御データ１２，１３のＣＲＣデー
タは、Ａ系ではＤCRC10，Ｂ系ではＤCRC20とする。
【０１９６】図４に、演算回数と故障検出回路１５３の
出力信号１５４と故障検出回路163の故障検出信号１６
４の動作波形の関係を示す。
【０１９７】１回目の演算ではマイコン１０からの制御
データ１２がＡ系の論理回路部１５に供給され、ＡＴＣ
の指令速度信号が論理回路部１５によって所定の指令速
度周波数ｆATCnに変換され、出力信号１７として出力さ
れる。
【０１９８】この制御データ１２のＣＲＣデータは、Ｂ
系の“Ｈ”状態の符号反転故障検出信号１６５によって
故障検出回路１５３に対して誤ったＣＲＣデータである
ＤCRC11 が選択される。そこで、故障検出回路１５３で
は、故障が検出され、故障検出信号１５４が“Ｈ”とな
る。
【０１９９】一方、マイコン１１からの制御データ１３
はＢ系の論理回路部１６に供給され、ＡＴＣの指令速度
信号が論理回路部１６によって所定の指令速度周波数ｆ
ATCnに変換され、出力信号１８として出力される。この
制御データ１３のＣＲＣデータは、Ａ系の故障検出信号
１５４が前の状態では“Ｌ”状態であるためＤCRC20の
まま変更されない。従って、故障検出回路１６３の故障
検出信号１６４は相変わらず“Ｌ”で、符号反転故障検
出信号１６５は“Ｈ”状態となる。
【０２００】すなわち、１回目の演算の最後では、Ａ系
の故障検出信号１５４は“Ｈ”、故障検出信号１６４
は"Ｌ"となる。
【０２０１】２回目の演算では、ＡＴＣの指令速度信号
が所定の指令速度周波数ｆATCnに変換され、出力信号１
７と１８には変化は生じない。しかし、Ｂ系の“Ｈ”状
態の符号反転故障検出信号１６５によってＡ系の論理回
路部１５に入力される制御データ１２のＣＲＣデータは
ＤCRC11 が選択されて、前述と同様に論理回路部１５の
故障検出信号１５４は“Ｈ”状態を保持する。
【０２０２】一方、Ｂ系の論理回路部１６に入力される
制御データ１３のＣＲＣデータは、Ａ系の１回目の演算
の最後の状態である“Ｈ”状態の故障検出信号１５４に
よって、ＤCRC21が選択されている。
【０２０３】従って、故障検出回路１６３で故障が検出
され、故障検出信号１６４が“Ｌ”から“Ｈ”へと変化
し、符号反転故障検出信号１６５が“Ｈ”から“Ｌ”へ
と変化する。
【０２０４】すなわち、２回目の演算の最後にＡ系の故
障検出信号１５４は“Ｈ”、故障検出信号１６４も
“Ｈ”となる。
【０２０５】３回目の演算では、ＡＴＣの指令速度信号
が所定の指令速度周波数ｆATCnに変換され、出力信号１
７と１８には変化は生じない。しかし、Ｂ系の符号反転
故障検出信号１６５が“Ｌ”となっているので、Ａ系の
ＣＲＣデータはＤCRC11 からＤCRC10に変更される。
【０２０６】従って、論理回路部１５の故障検出信号１
５４が“Ｈ”から“Ｌ”に変化する。
【０２０７】一方、Ｂ系の論理回路部１６に入力される
制御データ１３のＣＲＣデータは、Ａ系の２回目の演算
の最後の状態である“Ｈ”状態の故障検出信号１５４に
よって、ＤCRC21が選択されている。
【０２０８】従って、故障検出回路１６３で故障が検出
され、故障検出信号１６４は“Ｈ”状態で変化せず、符
号反転故障検出信号１６５も“Ｌ”で変化しない。
【０２０９】すなわち、３回目の演算の最後にＡ系の故
障検出信号１５４は“Ｌ”、故障検出信号１６４は
“Ｈ”となる。
【０２１０】４回目の演算では、ＡＴＣの指令速度信号
が所定の指令速度周波数ｆATCnに変換され、出力信号１
７と１８には変化は生じない。しかし、Ａ系の論理回路
部１５に入力されるＢ系の符号反転故障検出信号１６５
が“Ｌ”となっているのでＣＲＣデータは変化せず、Ｄ
CRC10である。
【０２１１】従って、論理回路部１５の故障検出信号１
５４は“Ｌ”で変化しない。
【０２１２】一方、Ｂ系の論理回路部１６に入力される
制御データ１３のＣＲＣデータは、Ａ系の故障検出信号
１５４が３回目の演算の最後の状態である“Ｌ”状態と
なっているのでＤCRC20が選択された状態である。
【０２１３】つまり、故障検出信号１６４が“Ｈ”から
“Ｌ”へと変化し、符号反転故障検出信号１６５が
“Ｌ”から“Ｈ”へと変化する。
【０２１４】すなわち、４回目の演算の最後にＡ系の故
障検出信号１５４は“Ｌ”、故障検出信号１６４は
“Ｌ”となる。
【０２１５】５回目の演算では、ＡＴＣの指令速度信号
が所定の指令速度周波数ｆATCnに変換され、出力信号１
７と１８には変化は生じない。しかし、Ａ系の論理回路
部１５に入力されるＢ系の符号反転故障検出信号１６５
が“Ｈ”となっているのでＣＲＣデータはＤCRC11が選
択される。
【０２１６】従って、論理回路部１５の故障検出信号１
５４は“Ｌ”から“Ｈ”に変化する。
【０２１７】一方、Ｂ系の論理回路部１６に入力される
制御データ１３のＣＲＣデータは、Ａ系の故障検出信号
１５４が４回目の演算の最後の状態である“Ｌ”となっ
ているので、ＤCRC20 が選択される。このため、故障検
出回路１６３の故障検出信号１６４は“Ｌ”状態を保持
し、符号反転故障検出信号１６５も“Ｈ”状態を保持す
る。
【０２１８】以上から、１回目の演算状態へと戻り、以
後この動作を繰り返す。
【０２１９】上述の例では、故障検出信号１５４と符合
反転故障検出信号１６５が“Ｌ”状態のとき、Ａ系では
ＤCRC10をＢ系ではＤCRC20を選択し、“Ｈ”状態のと
き、Ａ系ではＤCRC11をＢ系ではＤCRC21を選択するよう
に制御している。この故障検出信号とＣＲＣデータの選
択の制御との関係は、適用するものに応じて多種多様に
変形できる。
【０２２０】また、Ａ系のＤCRC10，Ｂ系のＤCRC20をＣ
ＲＣデータの正しいデータとし、Ａ系のＤCRC11，Ｂ系
のＤCRC21をＣＲＣデータの誤ったデータとすることに
対し、逆にすることも可能である。ここで、正しい、誤
りとは、ＣＲＣチェッカの生成多項式が異なることも含
んでいる。
【０２２１】このように、Ａ系の論理回路部１５の故障
検出信号１５４でＢ系のＣＲＣデータＤCRC2を制御し、
Ｂ系の論理回路部１６の故障検出信号１６４の符号反転
故障検出信号１６５でＡ系のＣＲＣデータＤCRC1を制御
している。
【０２２２】従って、マイコン１０と１１，論理回路部
１５と１６等全ての回路および制御データが正常であれ
ば故障検出信号１５４と１６４は一定の周期で交番した
信号となる。
【０２２３】ところで、論理回路部１５と故障検出信号
１５４と論理回路部１６と故障検出信号１６４とは一つ
の故障検出ループを構成しているので、このループ内の
故障については故障検出信号１５４か１６４のいずれか
を監視する方法で故障を検知することができる。
【０２２４】しかし、この故障検出ループからはずれた
個所の故障は検出できない。この故障検出ループからは
ずれた個所の故障によって誤った信号が出力されたり、
正しい信号が出力されなくなることを防ぐために、Ａ系
の故障検出信号１５４とＢ系の故障検出信号１６４を照
合回路２０で照合する。
【０２２５】図３は電気車が所定の位置に停車し、ブレ
ーキ指令Ｂ5 で所定の位置に停車している図であるが、
出発のためにブレーキを解除したとき、例えばＡ系の論
理回路部１５が故障した場合のブレーキ指令２１とブレ
ーキ力が示してある。
【０２２６】Ａ系の故障検出信号１５４とＢ系の故障検
出信号１６４の交番が停止すると、故障検出照合出力信
号２４の交番が停止する。このため、ブレーキ装置２１
から非常のブレーキ信号ＥＢを出力し、電気車に対して
最大ブレーキ力を作用させる。
【０２２７】この非常ブレーキ信号ＥＢは図３に示す様
に、他のブレーキ指令Ｂ1〜Ｂ5に優先して作用する。
【０２２８】この故障検出信号１５４と１６４のいずれ
かの交番を監視すれば、二重化したＡ系とＢ系のどちら
が故障したかの検証が可能となり、故障の解析が容易に
なり、フェイルセーフなシステムを構築する上での効果
は大である。
【０２２９】図５は１ビットのフェイルセーフ照合回路
で、図６はその動作波形である。
【０２３０】図５において１００は符号反転用インバー
タ、１０１は第１のフリップフロップ、１０２は第２の
フリップフロップ、１０３は排他的論理和ゲート、１０
４は照合出力信号、１５４は図１の論理回路部１５の故
障検出信号、１６４は図１の論理回路部１６の故障検出
信号である。
【０２３１】故障検出信号１５４と１６４が一定の周期
で交番するので、故障検出信号154を第１のフリップフ
ロップ１０１のクロック端子ＣＫ1 に入力する。
【０２３２】また、故障検出信号１６４をインバータ１
００で符号反転して第２のフリップフロップ１０２のク
ロック端子ＣＫ2 に入力すると、第１のフリップフロッ
プ１０１のＱ1 出力と第２のフリップフロップ１０２の
負（反転）のＱ2 出力は図６のようになる。
【０２３３】この第１のフリップフロップ１０１のＱ1
出力と第２のフリップフロップ102の負のＱ2 出力を排
他的論理和ゲート１０３に入力すると、図６のような排
他的論理和出力信号１０４を得ることができる。
【０２３４】故障検出信号１５４と１６４のいずれかの
交番が停止したり、フリップフロップのいずれかが故障
してその出力端子が“Ｈ”か“Ｌ”に固定された場合、
排他的論理和ゲート１０３の出力信号１０４は、その交
番が停止する。
【０２３５】照合回路は二つの信号を確実に照合するの
で、正常時にはその出力が必ず交番している。そこで、
この出力信号１０４を監視していれば、Ａ系とＢ系のル
ープ内だけでなく、ＡＴＣ装置全体の正常，異常を判定
することができる。逆にいえば、この出力信号１０４だ
けを監視していれば良い。
【０２３６】なお、図５は１ビットの出力を照合するフ
ェイルセーフ照合回路である。複数のビットの照合をフ
ェイルセーフに照合するには図５の回路の照合するか図
だけ用意すれば良い。図１の照合回路２０は図５の回路
が複数のビット分内蔵していることになる。
【０２３７】従って、ＡＴＣ装置からの出力信号を受け
る制御装置またはシステムは、この照合回路２０の交番
信号の出力が停止したことで緊急の制御信号を出力する
構成であればよく、このような構成によってフェイルセ
ーフを確実に実現するシステムを構築することが可能と
なる。
【０２３８】なお、以上は照合回路２０のブレーキ指令
２１がシリアルに出力される実施例についての説明であ
るが、ブレーキ指令２１のＢ1，Ｂ2，Ｂ3，Ｂ4，Ｂ5 そ
れぞれがパラレルにブレーキ装置２２に対して出力する
ようにしても良い。言い換えれば、ブレーキ装置２２が
必要とする信号になるように照合回路２０を構成すれば
良い。
【０２３９】また、上述したが、制御データを保持する
メモリをマイコンに内蔵せず、ATC装置に内蔵した場
合、または、独立に設けた場合、制御部１４である論理
素子の内部に専用のメモリの読み出し信号線，書き込み
信号制御回路、およびアドレス信号発生回路等を必要と
する。しかし、マイコンと制御部とはメモリを介して情
報の授受を行うだけでよく、マイコンを他の制御用の演
算に使用できるため、マイコンの利用効率を高めること
が可能である。
【０２４０】なお、この実施例では、一つの論理回路部
に対して二つのＣＲＣデータを有し、これを他の論理部
からの故障検出信号によって切替える例を示したが、図
１８で述べたようにデータの内容チェックをせずに、単
に、交番信号を生成して二つの論理回路部の動作の正常
・異常を出力することは容易に実現できる。
【０２４１】次に他の実施例について、図７を用いて説
明する。
【０２４２】図７は図１と同様に同じ回路を１チップ上
にＡ系とＢ系として二重化して実装する。前述のように
ＡＴＣ装置は電気車の安全運行に必要な保安装置で、Ａ
ＴＣ装置の故障によって誤った信号が出力されたり、所
定の信号が出力されないということは絶対許されない。
このため、図７の実施例はさらに故障検出機能を強化し
ている。
【０２４３】図７において、図１と同記号は同機能を有
すので説明は省略する。
【０２４４】図７において、３０はＡ系の論理回路部１
５に実装する第１のメモリ、３１は第２のメモリ、３２
は第１のメモリ３０に格納する制御データ１２０のＣＲ
Ｃデータ、３３は第２のメモリ３１に格納する制御デー
タ１２１のＣＲＣデータ、３４は第１のメモリ３０と第
２のメモリ３１との切換え回路、３５はメモリ切換え回
路３４の出力信号、３６は第１のメモリ３０に格納した
制御データ１２０の第１のＣＲＣチェック回路、３７は
第２のメモリ３１に格納した制御データ121の第２のＣ
ＲＣチェック回路、３８は切換え回路３４の出力信号３
５と第２のＣＲＣチェック回路３７の出力信号を加算す
る第１の論理和回路、３９は第１のＣＲＣチェック回路
３６の出力信号と電気車の走行速度に対応した速度周波
数５とを加算する第２の論理和回路である。
【０２４５】４０はＢ系の論理回路部１６に実装する第
１のメモリ、４１は第２のメモリ、４２は第１のメモリ
４０に格納する制御データ１３０のＣＲＣデータ、４３
は第２のメモリ４１に格納する制御データ１３１のＣＲ
Ｃデータ、４４は第１のメモリ４０と第２のメモリ４１
との切換え回路、４５はメモリ切換え回路４４の出力信
号、４６は第１のメモリ４０に格納した制御データ１３
０の第１のＣＲＣチェック回路、４７は第２のメモリ４
１に格納した制御データ１３１の第２のＣＲＣチェック
回路、４８は切換え回路４４の出力信号４５と第２のＣ
ＲＣチェック回路４７の出力信号とを加算する第１の論
理和回路、４９は第１のＣＲＣチェック回路４６の出力
信号と電気車の走行速度に対応した速度周波数５とを加
算する第２の論理和回路である ＡＴＣ指令速度信号８はマイコン１０とマイコン１１で
演算処理され、それぞれの制御データが１チップ論理素
子１４のＡ系とＢ系の論理回路に入力される。すなわ
ち、マイコン１０からの第１の制御データ１２０はＡ系
の第１のメモリ３０に、第２の制御データ１２１はＡ系
の第２のメモリ３１に格納され、マイコン１１からの第
３の制御データ１３０はＢ系の第１のメモリ４０に、第
２の制御データ１３１はＢ系の第２のメモリ４１に格納
される。
【０２４６】図８にマイコン１０と１１からメモリ３
０，３１，４０，４１に格納するデータを示す。
【０２４７】マイコン１０はＡＴＣ指令速度信号５をｎ
ワードのデータＤ0X〜Ｄ14X に変換すると同時に、生成
多項式をＧ０(Ｘ)とした場合の上記データＤ0X〜Ｄ14X
のCRCデータ３２(データはＤCRCX1)を演算して求め、上
記データＤ0X〜Ｄ14XにＣＲＣデータ３２(データはＤ
CRCX1）を付加した図８の（１）のデータを第１のメモ
リ３０のアドレスＡ０ＳからアドレスＡ１５Ｓに格納す
る。
【０２４８】また、生成多項式をＧ１(Ｘ)とした場合の
上記データＤ0X〜Ｄ14X のＣＲＣデータ３３（データは
ＤCRCX2）を演算して求め、上記データＤ0X〜Ｄ14XにＣ
ＲＣデータ３３(データはＤCRCX2）を付加した図８の
（２）のデータを第２のメモリ３１のアドレスＡ０Ｔか
らアドレスＡ１５Ｔに格納する。
【０２４９】マイコン１１はＡＴＣ指令速度信号５をｎ
ワードのデータＤ0Y〜Ｄ14Y に変換すると同時に、生成
多項式をＧ２(Ｘ)とした場合の上記データＤ0Y〜Ｄ14Y
のCRCデータ４２(データはＤCRCY1)を演算して求め、上
記データＤ0Y〜Ｄ14YにＣＲＣデータ４２(データはＤ
CRCY1）を付加した図８の（３）のデータを第１のメモ
リ４０のアドレスＡ０ＵからアドレスＡ１５Ｕに格納す
る。
【０２５０】また、生成多項式をＧ３(Ｘ)とした場合の
上記データＤ0Y〜Ｄ14Y のＣＲＣデータ４３（データは
ＤCRCY2）を演算して求め、上記データＤ0Y〜Ｄ14YにＣ
ＲＣデータ４３（データはＤCRCY2）を付加した図８の
（４）のデータＤ0Y〜Ｄ14Yを第２のメモリ４１のアド
レスＡ０ＶからアドレスＡ１５Ｖに格納する。
【０２５１】このＡ系の第１のメモリ３０のアドレスＡ
０ＳからアドレスＡ１５Ｓと第２のメモリ３１のアドレ
スＡ０ＴからアドレスＡ１５Ｔに格納されたデータはパ
ラレル−シリアル変換され、下位ビットから上位ビット
まで順次読み出されて切換え回路３４に入力される。
【０２５２】同様にＢ系の第１のメモリ４０のアドレス
Ａ０ＵからアドレスＡ１５Ｕと第２のメモリ４１のアド
レスＡ０ＶからアドレスＡ１５Ｖに格納されたデータは
パラレル−シリアル変換され、下位ビットから上位ビッ
トまで順次読み出されて切換え回路１７に入力される。
【０２５３】このアドレスＡ０ｎからアドレスＡ１５ｎ
迄読み出されてから周波数比較回路152と周波数比較回
路１６２で演算される迄の周期が１演算周期となる。
【０２５４】なお、Ａ系の第１のＣＲＣチェック回路３
６は生成多項式Ｇ０(Ｘ)に対応し、第２のＣＲＣチェッ
ク回路３７は生成多項式Ｇ１(Ｘ)に対応した回路であ
る。
【０２５５】また、Ｂ系の第３のＣＲＣチェック回路４
６は生成多項式Ｇ２(Ｘ)に対応し、第４のＣＲＣチェッ
ク回路４７は生成多項式Ｇ３(Ｘ)に対応した回路であ
る。
【０２５６】最初はＡ系の故障検出信号１５４とＢ系の
故障検出信号１６４は“Ｌ”状態と仮定する。従って、
Ｂ系の符号反転故障検出信号１６５は“Ｈ”である。
【０２５７】このＢ系の“Ｈ”状態の符号反転信号１６
５によってＡ系の切換え回路３４は第１のメモリ３０の
データを読み出す側に切換えられており、Ｂ系の切換え
回路４４はＡ系の“Ｌ”状態の故障検出信号１５４によ
って第２のメモリ４１のデータを読み出す側に切換えら
れており、全てのデータおよび内部回路が正常であると
仮定する。また、外部入力信号３０と３１は入力されて
いないものと仮定する。
【０２５８】Ａ系の第１のメモリ３０のアドレスＡ０Ｓ
〜Ａ１４ＳのデータＤ0X〜Ｄ14X と、第２のメモリ３１
のアドレスＡ０Ｔ〜Ａ１４ＴのデータＤ0X〜Ｄ14X は切
換え回路３４および第１の論理和回路３８を介して周波
数変換回路１５０に入力され、それぞれのデータに対応
したＡＴＣ指令速度周波数ｆrnに変換される一方、アド
レスＡ０Ｓ〜Ａ１４ＳとアドレスＡ０Ｔ〜Ａ１４Ｔ迄の
データＤ0X〜Ｄ14X が、第１のＣＲＣチェック回路３６
と第２のＣＲＣチェック回路３７に入力され、アドレス
Ａ１５ＳとＡ１５ＴのＣＲＣデータＤCRCX1とＤCRCX2に
よってチェックされる。
【０２５９】従って、アドレスＡ１５ＳとＡ１５ＴのＣ
ＲＣデータＤCRCX1とＤCRCX2全てが読み出されてチェッ
クされるまで、第１のチェック回路３６と第２のチェッ
ク回路３７の途中のチェック結果は出力されない構成と
なっている。
【０２６０】また、アドレスＡ１５ＳとＡ１５ＴのＣＲ
ＣデータＤCRCX1とＤCRCX2は周波数変換はしない構成と
なっている。
【０２６１】同様にＢ系の第１のメモリ４０のアドレス
Ａ０Ｕ〜Ａ１４ＵのデータＤ0Y〜Ｄ14Yと、第２のメモ
リ４１のアドレスＡ０Ｖ〜Ａ１４ＶのデータＤ0Y〜Ｄ
14Yは切換え回路４４および第１の論理和回路４８を介
して周波数変換回路１６０に入力され、それぞれのデー
タに対応したＡＴＣ指令速度周波数ｆrnに変換される一
方、アドレスＡ０Ｕ〜Ａ１４ＵとアドレスＡ０Ｖ〜Ａ１
４Ｖ迄のデータＤ0Y〜Ｄ14Y が、第１のＣＲＣチェック
回路４６と第２のＣＲＣチェック回路４７に入力され、
アドレスＡ１５ＵとＡ１５ＶのＣＲＣデータＤCRCY1と
ＤCRCY2によってチェックされる。
【０２６２】従って、アドレスＡ１５ＵとＡ１５ＶのＣ
ＲＣデータＤCRCY1とＤCRCY2全てが読み出されてチェッ
クされるまで、第１のチェック回路４６と第２のチェッ
ク回路４７の途中のチェック結果は出力されない構成と
なっている。
【０２６３】また、アドレスＡ１５ＵとＡ１５ＶのＣＲ
ＣデータＤCRCY1とＤCRCY2は周波数変換はしない構成と
なっている。
【０２６４】まず、Ａ系の第１のメモリ３０のアドレス
Ａ０Ｓの１ワードのデータは論理和回路を介して周波数
変換回路１５０に入力され、１ワードのデータに対応し
たＡＴＣ指令速度周波数ｆr0に変換される。
【０２６５】一方、第１のＣＲＣチェック回路３６と第
２のＣＲＣチェック回路３７はデータのチェック中であ
るので、それらの出力は“Ｌ”である。
【０２６６】次にアドレスＡ１Ｓの１ワードのデータは
論理和回路３８を介して周波数変換回路１５０に入力さ
れ、アドレスＡ１Ｓの１ワードのデータに対応したＡＴ
Ｃ指令速度周波数ｆr1に変換される。一方、論理和回路
３９の出力である入力周波数ｆi1は“Ｌ”である。
【０２６７】以下同様にしてアドレスＡ１４Ｓまでのデ
ータに対応したＡＴＣ指令速度周波数ｆr14に変換され
る。
【０２６８】最後のアドレスＡ１５Ｓの１ワードのＣＲ
ＣデータＤCRCX1（生成多項式Ｇ０(Ｘ)によるデータ）
は第１のＣＲＣチェック回路３６（生成多項式Ｇ０(Ｘ)
に対応した回路）において正常と判定されるために出力
は“Ｌ”となるが、第２のＣＲＣチェック回路３７（生
成多項式Ｇ１（Ｘ）に対応した回路）では異常と判定さ
れるため出力は“Ｈ”となる。
【０２６９】この第２のＣＲＣチェック回路の出力が最
大データとして論理和回路３８を介して周波数変換回路
１５０に入力され、最大周波数ｆr15に変換される。
【０２７０】一方、論理和回路３９の出力である入力周
波数ｆi15は“Ｌ”である。
【０２７１】このようにして得られた各アドレスのデー
タに対応した周波数ｆrnと入力周波数ｆinとが周波数比
較回路１５２において比較される。
【０２７２】周波数比較回路１５２では、ＡＴＣ指令速
度周波数ｆrnと加算周波数ｆinとの関係がｆrn＞ｆinの
時、内部カウンタ（図示しない）に１が加算され、ｆrn
＜ｆinの関係の時には上記カウンタから１が減算され、
ｆrn＝ｆinの時には上記カウンタへの加減算はない。
【０２７３】１回目の演算周期でアドレスＡ０Ｓ〜Ａ１
４Ｓに対応してカウンタには１が加算される。そして２
回目の演算周期で再びアドレスＡ０Ｓからデータが読み
出され、前述と同様の動作によって周波数比較回路１５
２のカウンタ値が加算される。
【０２７４】そして４回目の演算周期が経過して、周波
数比較回路１５２のカウンタ値が４に達すると、アドレ
スＡ０ＳからアドレスＡ１５Ｓの各アドレスに対応した
出力信号１７が得られる。
【０２７５】図９にＡ系のアドレスＡ１５ＳのＣＲＣチ
ェック結果による周波数比較回路１５２のカウンタの動
作と故障検出信号１５４との関係およびＢ系のアドレス
Ａ１５ＵのＣＲＣチェック結果による周波数比較回路１
６２のカウンタの動作と故障検出信号１６４の符号を反
転した符号反転信号１６５との関係を示す。
【０２７６】アップカウントパルスによってカウント値
が４になると周波数比較回路１５２の出力信号１７が得
られるが、この出力信号１７はシリアルに出力されるた
め、アドレスＡ１５Ｓに対応した“Ｈ”状態の故障検出
信号１５４をタイミング信号（図示しない）に同期させ
て検出し、Ｂ系のメモリ切換え回路４４に入力する。切
換え回路４４では次の演算周期の最初にタイミングを合
わせてメモリ４１からメモリ４０へ切換えるので、Ｂ系
のメモリが実際に切換えられるのは６演算周期の最初か
らとなる。
【０２７７】このメモリ４０のアドレスＡ０Ｕからアド
レスＡ１４Ｕに格納されているデータとメモリ４１のア
ドレスＡ０ＶからアドレスＡ１４Ｖに格納されているデ
ータは全く同じであるため、メモリ４１からメモリ４０
へ切換えられたことによってＡＴＣ指令速度周波数ｆrn
が変化することは無く、入力周波数ｆinも変化しない。
【０２７８】従って、周波数変換回路１６０の出力周波
数は変動しない。異なるのはアドレスＡ１５Ｕに格納さ
れているＣＲＣデータ４２(ＤCRCY1）とアドレスＡ１５
Ｖに格納されているＣＲＣデータ４３(ＤCRCY2）だけで
あるので、アドレスＡ１５ＵとアドレスＡ１５Ｖのデー
タ読み出し時の動作についての説明をする。
【０２７９】メモリ４１からメモリ４０に切換えられる
と、ＣＲＣデータ４２（生成多項式Ｇ２(Ｘ)によるデー
タ）が読み出される。ＣＲＣデータ４２は第１のＣＲＣ
チェック回路４６（生成多項式Ｇ２(Ｘ)に対応した回
路）において正常と判定されるため、その出力は“Ｌ”
となるが、第２のＣＲＣチェック回路４７（生成多項式
Ｇ３(Ｘ)に対応した回路）では異常と判定されるため、
その出力は“Ｈ”となる。
【０２８０】この第１のＣＲＣチェック回路４６の出力
が“Ｌ”であるから論理和回路４９の出力も“Ｌ”であ
り、入力周波数ｆi15も“Ｌ”となる。
【０２８１】一方、第２のＣＲＣチェック回路４７の出
力“Ｈ”は論理和回路４８を介して周波数変換回路１６
０に入力され、最大の周波数ｆr15に変換される。
【０２８２】この最大周波数ｆr15と入力周波数ｆi15が
周波数比較回路１６２に入力されて比較されるが、最大
周波数ｆr15と入力周波数ｆi15との関係はｆr15＞ｆi15
であるため、周波数比較回路１６２のカウンタの値が加
算されて１になる。
【０２８３】以後Ａ系と同じ動作によって、周波数比較
回路１６２のカウンタの値が加算されてゆき、カウンタ
値が４に達するとアドレスＡ０ＵからアドレスＡ１５Ｕ
に対応した出力信号１８が得られる。
【０２８４】この出力信号１８のアドレスＡ１５Ｕに対
応した“Ｈ”状態の故障検出信号１６４をタイミング信
号（図示しない）に同期させて検出し、インバータ１９
で符号を反転した“Ｌ”状態の符号反転信号１６５をＡ
系のメモリ切換え回路３４に加える。
【０２８５】Ａ系のメモリ切換え回路３４は符号反転信
号１６５が入力されると次の１１演算周期からメモリ３
０をメモリ３１に切換える。
【０２８６】メモリ３０とメモリ３１の違いは、アドレ
スＡ１５Ｓに格納されているＣＲＣデータ３２
(ＤCRCX1）とアドレスＡ１５Ｔに格納されているＣＲＣ
データ３３(ＤCRCX2）のみであるので、前述の様にメモ
リ切換え時に周波数が変動することは無い。
【０２８７】メモリ３１のＣＲＣデータ３３は生成多項
式Ｇ１(Ｘ)によるデータであるので、ＣＲＣチェック回
路３６では異常と判定され、その出力信号が“Ｈ”とな
る。この出力信号が第２の論理和回路３９を介して最大
の入力周波数ｆi15 として周波数比較回路１５２に入力
される。
【０２８８】一方、ＣＲＣチェック回路３７ではＣＲＣ
データ３３が生成多項式Ｇ１(Ｘ)によるデータであるの
で正常と判定され、その出力信号が“Ｌ”となり、第１
の論理和回路３８の出力信号も“Ｌ”で、周波数変換回
路１５０の基準周波数ｆr15も“Ｌ”となる。
【０２８９】従って、基準周波数ｆr15と入力周波数ｆ
i15の関係はｆr15＜ｆi15となって、カウントダウンパ
ルスが与えられるため周波数比較回路１５２のカウンタ
から１が減算され、カウント値が４から３になる。
【０２９０】そして周波数比較回路１５２のカウンタの
値が０になると、周波数比較回路１５２の出力信号１７
も“Ｌ”となり、アドレスＡ１５Ｔに対応した故障検出
信号１５４が“Ｌ”となる。
【０２９１】以後同様の動作によって、自系の周波数比
較器の故障検出信号で相手系のメモリを交互に切換え
る。
【０２９２】このように、Ａ系のメモリ３０と３１とそ
れらから読み出したデータと二つのＣＲＣチェック回路
３６と３７、およびＢ系のメモリ４０と４１とそれらか
ら読み出したデータと二つのＣＲＣチェック回路４６と
４７が正常であれば、メモリが切換えられる度に故障検
出信号１５４と１６４がそれぞれ“Ｈ”と“Ｌ”交互に
変化する交番信号となる。
【０２９３】例えば、Ａ系のメモリ３０のデータに異常
があった場合には次のようになる。メモリ３０のデータ
の異常はＣＲＣチェック回路３６で検出され、その出力
信号が“Ｈ”となる。
【０２９４】一方、ＣＲＣチェック回路３７には最初か
ら異なる生成多項式によるＣＲＣデータが入力されてい
るのでその出力信号も“Ｈ”となる。すなわち、両チェ
ック回路の出力信号が“Ｈ”となるため、周波数比較回
路１５２のカウンタの値が変化せず、出力も変化しな
い。
【０２９５】従って、Ｂ系のメモリ４１を４０に切換え
る故障検出信号１５４も故障が発生した時点の状態
“Ｈ”か“Ｌ”に固定し、メモリが４１から４０に切換
えられない。
【０２９６】このため、周波数比較回路１６２のカウン
タの値が増加しなくなり、故障検出信号が“Ｌ”状態に
固定する。従って、符号反転故障検出信号１６５が
“Ｈ”に固定し、Ａ系のメモリが３０から３１に切換え
られず、ＣＲＣチェック回路３６と３７の出力信号が
“Ｈ”に固定する。
【０２９７】以上はデータに異常が発生した場合の例に
ついて説明したが、いずれかの回路が故障すると結果的
には周波数比較回路１５２と１６２の各カウンタが固定
し、故障検出信号１５４と１６４の交番が停止するの
で、この故障検出信号１５４と１６４の交番を監視すれ
ばよいことになるこのような信号を生成する方式を列車
のＡＴＣ装置に適用した場合、故障検出信号１５４と１
６４の交番が停止したとき非常ブレーキを指令する手段
として使用することになる。
【０２９８】また、この回路をＬＳＩ化し、さらに周辺
回路も含めて１チップ化すればATC装置として信頼性を
維持したまま、小型化，大量生産化が実現できる。
【０２９９】以上のように、故障検出信号１５４と故障
検出信号１６４とは一つの故障検出ループを構成してい
るので、このループ内の故障は故障検出信号１５４か１
６４のいずれかを監視する事で検出できるが、この故障
検出ループからはずれた個所の故障は検出できない。こ
の故障検出ループからはずれた個所の故障によって誤っ
た信号が出力されたり、正しい信号が出力されなくなる
ことを防ぐために、故障検出信号１５４と１６４を照合
回路２０で照合し、一致した場合に信号を出力し、不一
致の場合には緊急の制御信号を出力するようにする。
【０３００】照合回路２０はＡ系の周波数比較回路１５
２の出力信号１７とＢ系の周波数比較回路１６２の出力
信号１８を比較する。前述したように出力信号１７と出
力信号１８はアドレス信号順にシリアルに出力されるの
で、各アドレスに対応した信号それぞれを比較し、一致
した信号だけを出力し、不一致が生じた場合、緊急の制
御信号を出力したり、あるいは表示器に表示することが
できる。
【０３０１】従って、この構成によってフェイルセーフ
なシステムを構築することが可能となる。
【０３０２】このように本発明では一つのデータに異な
る生成多項式を適用した二つのCRCデータを用意し、こ
のＣＲＣデータを付加した２系列の制御データを作成
し、チエック回路も異なる生成多項式に対応した２種類
の回路とする。
【０３０３】そして、２系列の制御データを同時に２種
類のチエック回路に入力し、２種類のチエック回路の出
力を比較して得られた結果を用いて２系列のデータを切
換える方式である。
【０３０４】従って、データのみならずチェック回路を
も含めた異常を検出でき、さらに出力の照合を行って一
致したときのみ出力することができる。この回路をＬＳ
Ｉ化したチップを使用してフェイルセーフなシステムを
より確実に構成できるという利点がある。
【０３０５】次に図１および図７の周波数変換回路１５
０(１６０)の動作について、以下に説明する。
【０３０６】図１０はディジタルデータを周波数に変換
する周波数変換回路であり、図１１に周波数変換回路の
動作のタイミングチャートを示す。
【０３０７】図１０において５０はメモリ、５１はクロ
ック信号ＣN 、５２はデータレジスタ、５３はデータレ
ジスタ５２の出力信号、５４は１ビットの全加算器、５
５は全加算器５４の加算出力、５６はクロック信号
ＣP 、５７は演算用のシフトレジスタ、５８はシフトレ
ジスタ５７の出力信号、５９はタイミング調整用の第１
のフリップフロップ、６０はフリップフロップ５９の出
力信号、６１は全加算器５４のキャリー出力信号、６２
はキャリー出力信号６１保持用の第２のフリップフロッ
プ、６３はフリップフロップ６２の出力信号、６４はタ
イミング信号、６５はキャリー出力信号６１から所定の
出力信号を切り出すＡＮＤ回路、６６は周波数変換回路
の出力信号である。
【０３０８】動作を簡単に説明するため、データ長を４
ビットとし、また、メモリ５０からは同じ値のデータが
周期的に読み出されると仮定し、データレジスタ５２と
シフトレジスタ５７のデータは上部に示す矢印方向にシ
フトされるものとする。
【０３０９】なお、クロック信号ＣN５１とクロック信
号ＣP５６とは、図１１の（１）と（２）に示すように
位相が９０度異なるクロック信号である。
【０３１０】最初の初期状態ではデータレジスタ５２と
シフトレジスタ５７の初期値は０2（２進数でデータ値
がゼロであることを意味する） メモリ５０から図１１の（３）に示すようなデータ値８
２（２進数でデータ値が８）がクロック信号ＣP５６ の
前縁で読み出されたとする。このデータはクロック信号
ＣN５１の前縁でデータレジスタ５２にセットされるの
で、最上位ＤＲ3ビットから最下位ＤＲ0ビットは図１１
の（４）となる。
【０３１１】図１１の（４）のデータはクロック信号Ｃ
N５１ の前縁で矢印方向に４回シフトされると、データ
レジスタ５２の最下位ＤＲ0 ビットの値が図１１の
（７）となり、出力信号５３として全加算器５４の入力
Ａ端子に加えられる。
【０３１２】この時、全加算器５４の入力Ｂ端子とＣ端
子には第１のフリップフロップ５９の出力信号６０と第
２のフリップフロップ６２の出力信号６３は加えられて
いないため、全加算器５４の加算出力Σ端子の出力信号
５５が図１１の（８）のように“Ｈ”となり、シフトレ
ジスタ５７に加えられる。また、全加算器５４のキャリ
ー出力端子Ｃr の出力信号６１は図１１の（１４）に示
すように“Ｌ”となる。
【０３１３】全加算器５４の出力信号５５は図１１の
（２）に示すクロック信号ＣP５６ の前縁でシフトレジ
スタ５７にセットされるためシフトレジスタ５７の最下
位ビットＳＲ0 は図１１の（９）のようになる。
【０３１４】また、同じクロック信号ＣP５６の前縁で
メモリ５０からデータ値８２(１０進数で８）が読み出
され、クロック信号ＣN５１ の前縁でデータレジスタ５
２上をシフトする。
【０３１５】一方、シフトレジスタ５７の最下位ビット
ＳＲ0 のデータはクロック信号ＣP５６ の前縁でシフト
レジスタ５７上をシフトし、シフト回数７回目の中間で
最上位ビットＳＲ3 が“Ｈ"となり、シフトレジスタ５
７の出力信号５８が“Ｈ"となる。
【０３１６】出力信号５８はクロック信号ＣP５６ の前
縁で第１のフリップフロップ５９にセットされるため、
その出力信号６０が図１１の（１３）に示すように、シ
フト回数８回目で“Ｈ”となり、全加算器５４の入力Ｂ
端子に入力される。
【０３１７】一方、データレジスタ５２の最下位ＤＲ0
ビットもシフト回数８回目で“Ｈ”となり、全加算器５
４の入力Ａ端子に入力される。
【０３１８】このため、全加算器５４の加算出力Σ端子
の出力信号５５は"Ｌ"となるが、キャリー出力端子Ｃr
の出力信号６１は“Ｈ”となる。この出力信号６１は次
のクロック信号ＣN５１ の前縁で第２のフリップフロッ
プにセットされ、図１１の（１５）に示す出力信号６３
が全加算器５４の入力Ｃ端子に入力される。
【０３１９】従って、全加算器５４の加算出力Σ端子の
出力信号５５が“Ｈ”となり、シフトレジスタ５７上を
シフトする。
【０３２０】以上説明した動作が周期的に繰り返される
ため、データレジスタ５２とシフトレジスタ５７には図
１１のデータが周回することになる。そして、この時、
発生する全加算器５４のキャリー出力信号６１をＡＮＤ
ゲートに加え、タイミング信号６４で取り出すことによ
って、図１１の（１６）に示すような一定周期の出力信
号６６が得られる。
【０３２１】以上は１種類のディジタルデータを１周波
数に変換する場合の動作説明であるが、２種類の周波数
を得ようとする場合には、メモリ５０から異なるデータ
を交互に読み出して演算するため、シフトレジスタ５７
のビット数を２倍の８ビットにし、全加算器５４のキャ
リー出力信号６１から所定の周波数を取り出すための二
つのＡＮＤゲートとタイミング信号を用意すれば良い。
このように図１０の周波数変換回路はシフトレジスタ５
７のビット長を変えることによって多重の周波数を発生
させることもできる次に図１および図７の周波数比較動
作について説明する。図１２に周波数の比較回路図を示
し、図１３に動作のタイミングチャートを示す。図１２
において７０〜７３はフリップフロップ、７４〜７９は
ＡＮＤゲート、ＰとＭは比較される入力周波数信号、８
０が周波数比較結果の出力信号である。
【０３２２】たとえばＰ信号が入力されるとフリップフ
ロップ７０〜７３のうち最も入力に近いもの一つをＱ＝
“Ｈ”に反転させ、逆にＭ信号が入力されるとフリップ
フロップ７０〜７３のうちでＱ＝“Ｈ”になっているも
ので最も入力に近いもの一つをＱ＝“Ｌ”に反転させ動
作を行う。
【０３２３】図１３に示すように、入力信号Ｐが連続し
て入力されると、Ｐ信号の第１パルスＰ1 の後縁に同期
してフリップフロップ７０が動作してＱ0 が“Ｈ”とな
り、第２パルスＰ2 が入力されるとＡＮＤゲート７４の
出力の後縁に同期してフリップフロップ７１が動作して
Ｑ1 が“Ｈ”となり、第３パルスＰ3 が入力されるとＡ
ＮＤゲート７６の出力の後縁に同期してフリップフロッ
プ７２が動作してＱ２が“Ｈ”となり、Ｐ信号の第４パ
ルスＰ４ が入力されるとＡＮＤゲート７８の出力の後
縁に同期してフリップフロップ７３が動作し、Ｑ3 が
“Ｈ”となる。
【０３２４】また、入力信号Ｍが連続して入力される
と、Ｍ信号の第１パルスＭ1 の後縁に同期してフリップ
フロップ７０が動作してＱ0 が“Ｈ”から“Ｌ”とな
り、第２パルスＭ2 が入力されるとＡＮＤゲート７５の
後縁に同期してフリップフロップ７１が動作してＱ1 が
“Ｈ”から“Ｌ”となり、第３パルスＭ3 が入力される
とＡＮＤゲート７７の後縁に同期してフリップフロップ
７２が動作してＱ2 が“Ｈ”から“Ｌ”となり、第４パ
ルスＭ4 が入力されるとＡＮＤゲート７９の後縁に同期
してフリップフロップ７３が動作してＱ3 が“Ｈ”から
“Ｌ”となる。以上のように、パルス数の多い方が後段
のフリップフロップの出力状態を反転させることがで
き、Ｐ＞Ｍの場合はフリップフロップＦＦ3 のＱ3 が
“Ｈ”、すなわち、周波数が比較された結果の出力信号
８０が“Ｈ”となる。また、Ｐ＜Ｍでは出力信号８０が
“Ｌ”となる。
【０３２５】多重の周波数を比較する場合には図１４の
構成とする。図１４において、９０は図１２のフリップ
フロップ７０〜７３に相当する４ビットの長さに相当す
るビット数を有したシフトレジスタ、９１は図１２のフ
リップフロップ７０〜７３の反転と同一の動作をシフト
レジスタ９０のデータ上に起こさせる機能を有した加算
器である。
【０３２６】Ｉn は４ビットを纏めたタイムスロット
で、Ｐ入力を加算器９１の＋Ａ端子に入力し、Ｍ入力を
−Ｃ端子に入力する。Ｐ＞Ｍの状態であるとする。
【０３２７】周波数の比較動作はパルスの有無を比較す
ることになるので、この状態はＰ＝“Ｈ”，Ｍ＝“Ｌ”
ということになり、Ｍの符合反転信号“Ｈ”が−Ｃ端子
に入力されて加算されるため、キャリー出力Ｃr が
“Ｈ”となり、この値がシフトレジスタ９０のＩ0 スロ
ットに加えられる。
【０３２８】このＩ0 スロットのデータはシフトレジス
タ上を周回し、次の周期のＩ0 スロットで加算器９１の
＋Ｂ端子に入力され、Ｐ入力とＭ入力と共に加算される
ため、この場合も加算器のキャリー出力Ｃr が“Ｈ”と
なり、前と同じ値のデータがシフトレジスタ９０上を周
回することになる。
【０３２９】Ｐ＜Ｍの場合にはＰ＝“Ｌ”とＭ＝“Ｈ”
の符合反転した信号“Ｌ”が加算されるのでキャリー出
力Ｃr は“Ｌ”すなわち、減算されて、この値がシフト
レジスタ９０のＩ0 スロットに加えられる。すなわち
“Ｌ”がシフトレジスタ９０上を周回することになる。
【０３３０】Ｐ＝Ｍ＝“Ｈ”の場合にはＰ＝“Ｈ”とＭ
＝“Ｈ”の符合反転した信号“Ｌ”が加算されるが、シ
フトレジスタ９０上を周回しているＩ0 スロットのデー
タによって、キャリー出力Ｃr の値が異なる。Ｉ0 スロ
ットのデータが“Ｌ”であれば、キャリー出力Ｃr も
“Ｌ”となり、Ｉ0 スロットのデータが“Ｈ”であると
すると、キャリー出力Ｃr は“Ｈ”となる。すなわち、
シフトレジスタ９０上を周回しているＩ0 スロットのデ
ータに変化は生じないことになる。
【０３３１】また、Ｐ＝Ｍ＝“Ｌ”の場合にはＰ＝
“Ｌ”とＭ＝“Ｌ”の符号反転した信号“Ｈ”が加算さ
れるが、この場合もシフトレジスタ９０上を周回してい
るＩ0 スロットのデータによって、キャリー出力Ｃr の
値は異なる。Ｉ0 スロットのデータが“Ｌ”であれば、
キャリー出力Ｃr も“Ｌ”となり、Ｉ0 スロットのデー
タが“Ｈ”であるとすると、キャリー出力Ｃr は“Ｈ”
となる。すなわち、シフトレジスタ９０上を周回してい
るＩ0 スロットのデータに変化は生じないことになる。
【０３３２】このような方法で周波数の比較動作が行わ
れる。
【０３３３】図１５は本発明の他の１実施例である。図
７の１実施例ではＡ系の論理回路１５内にメモリ３０と
３１の２回路を持っており、それぞれのメモリから出力
されるデータを切換え回路３４で選択して出力データ３
５を得ていた。同様にＢ系でも論理回路１６内にメモリ
４０と４１の２回路を持っており、それぞれのメモリか
ら出力されるデータを切換え回路４４で選択して出力デ
ータ４５を得ていた。
【０３３４】本発明の図１５ではＡ系とＢ系の論理回路
１５と１６内のメモリはそれぞれ１回路とし、メモリの
最後のアドレスに割り当てていたＣＲＣデータを、別の
エリヤにそれぞれ格納し、前述の故障検出信号でＣＲＣ
データを切換える点が図７の実施例とは異なる。
【０３３５】すなわち、前述したのと同様の方法でマイ
コン１０で算出したＣＲＣデータＤCRCX1をＡ系のメモ
リ３２に格納し、ＤCRCX2をメモリ３３に格納し、マイ
コン１１で算出したＣＲＣデータＤCRCY1をＢ系のメモ
リ４２に格納し、ＤCRCY2をメモリ４３に格納する。
【０３３６】Ａ系ではメモリ３０から読み出したデータ
とＣＲＣデータ３２を論理和回路２００で加算し、また
メモリ３０から読み出したデータとＣＲＣデータ３３を
論理和回路２０１で加算して切換え回路３４に入力す
る。
【０３３７】Ｂ系ではメモリ４０から読み出したデータ
とＣＲＣデータ４２を論理和回路２０２で加算し、メモ
リ４０から読み出したデータとＣＲＣデータ４３を論理
和回路２０３で加算して切換え回路４４に入力する。切
換え回路３４と４４の切換えのタイミングは前述と同様
である。
【０３３８】図１５に示した本発明の他の１実施例では
最もゲート数を必要とするメモリを半分にできるため、
信頼性の向上に大きく寄与するだけでなくＬＳＩの消費
電力の低減にも絶大なる効果が有る。
【０３３９】図１６は本発明の他の１実施例である。図
１６も内蔵しているメモリを１回路とする例である。図
７と図１５との違いは切換え回路でメモリの出力を切換
えていたが、ＣＲＣデータを切換えるようにした点であ
る。前述したのと同様の方法でマイコン１０で算出した
ＣＲＣデータＤCRCX1 をＡ系のメモリ３２に格納し、Ｄ
CRCX2 をメモリ３２に連続したメモリ３３に格納する。
また、マイコン１１で算出したＣＲＣデータＤCRCY1を
Ｂ系のメモリ４２に格納し、ＤCRCY2をメモリ４２に連
続したメモリ４３に格納する。
【０３４０】そして、故障検出信号１５４と符合反転故
障検出信号で切換え回路２０４と切換え回路２０５でＣ
ＲＣデータを切換える。図１６に示した本発明の他の１
実施例でも最もゲート数を必要とするメモリを半分にで
きるため、信頼性の向上に大きく寄与するだけでなくＬ
ＳＩの消費電力の低減にも絶大なる効果が有る。
【０３４１】図２５は本発明の他の１実施例である。図
２５も内蔵しているメモリを１回路とする例である。図
１６との違いはＣＲＣデータを切換え回路で切換えた
後、メモリの出力信号と切換え回路の出力信号とを加算
回路で加算するようにした点である。
【０３４２】Ａ系の切換え回路３４は符号反転故障検出
信号１６５でＣＲＣデータ３２とＣＲＣデータ３３とを
切換え、Ｂ系の切換え回路４４は故障検出信号１５４で
ＣＲＣデータ４２とＣＲＣデータ４３とを切換える。図
２５に示した本発明の他の１実施例でも最もゲート数を
必要とするメモリを半分にでき、さらに加算回路も半分
にできるため、信頼性の向上に大きく寄与するだけでな
くＬＳＩの消費電力の低減にも絶大なる効果が有る。
【０３４３】図１７は本発明の１実施例図７の概略レイ
アウト図である。３００はマイコン１０とのデータの授
受の為のバスインターフェース部、３０１と３０２はデ
ータ格納用のメモリ部、３０３はメモリの切換え回路や
周波数変換回路や周波数比較回路等の演算部、３０４は
マイコン１１とのデータの授受の為のバスインターフェ
ース部、３０５と３０６はデータ格納用のメモリ部、３
０７がメモリの切換え回路や周波数変換回路や周波数比
較回路等の演算部、３０８がＡ系の演算部303の出力信
号とＢ系の演算部３０７の出力信号の照合部である。
【０３４４】Ａ系とＢ系を二重化した場合、Ａ系とＢ系
を離して配置するレイアウトを実施することによって、
それぞれの系の故障が他系におよぼす影響、例えば、故
障しているにも関わらず正常であるが如き信号が出力す
る等の影響を防ぐことができる。
【０３４５】また、照合回路部を構成する回路の配置お
よび配線間隔を離すことによって、照合回路のいずれか
の故障が他の照合回路に波及し、指令信号が出力されな
かったり、出力される等の影響も防ぐことができる。
【０３４６】
【発明の効果】以上、本発明によると、複数の演算部ま
たは論理部から成る制御装置の正常動作・異常動作を確
実に検出できる。
【０３４７】また、演算部で演算される入力データの内
容をチェックすることができるので、ハード面の正常・
異常だけでなく、ソフト面の正常・異常を検出すること
ができる。
【０３４８】本発明をＡＴＣ装置に適用すると、ＡＴＣ
指令速度信号から二つの系に対する制御データを生成
し、それぞれの制御データを処理するためにＡＴＣ装置
内の論理部を二重化し、制御データをチェックするＣＲ
Ｃデータをそれぞれの系ごとに少なくとも二つ有してい
る。そして、この二重化されたそれぞれの論理部からの
故障検出信号の内容に応じて、相対する論理部のＣＲＣ
データを変更または二つのうちのどちらかを選択するこ
とで、制御データのチェックと各論理回路の動作チェッ
クが達成される。
【０３４９】また、このようなそれぞれの故障検出信号
で相対する故障検出回路のＣＲＣデータを切換えるよう
な二重化した構成によると、全てのデータ，回路，素子
が正常に動作した場合だけ、制御対象を制御するための
出力信号が出力され、一部に故障が検出されると出力信
号が出力されない。従って、故障が生じた場合には、安
全側に制御するフェイルセーフを可能とする。
【０３５０】以上から本発明によれば、フェイルセーフ
性能の極めて高い制御装置およびシステムが達成され
る。
【図面の簡単な説明】
【図１】本発明の１実施例図。
【図２】データ構成図。
【図３】周波数比較動作概念図。
【図４】演算回数と故障信号波形。
【図５】周波数照合回路図。
【図６】周波数照合回路のタイミングチャート。
【図７】本発明の他の１実施例図。
【図８】各メモリのデータ構成図。
【図９】故障検出信号とメモリ切換え動作説明図。
【図１０】周波数変換回路図。
【図１１】周波数変換動作説明図。
【図１２】周波数比較回路図。
【図１３】周波数比較動作タイミングチャート。
【図１４】多重周波数比較動作説明図。
【図１５】本発明の他の１実施例図。
【図１６】本発明の他の１実施例図。
【図１７】本発明におけるＬＳＩレイアウト説明図。
【図１８】本発明の制御装置の実施例を示す図。
【図１９】本発明の他の１実施例図。
【図２０】本発明の他の１実施例図。
【図２１】本発明の他の１実施例図。
【図２２】本発明の他の１実施例図。
【図２３】本発明の他の１実施例図。
【図２４】本発明におけるプログラミングの一例を示し
た図。
【図２５】本発明の他の１実施例図。
【符号の説明】
１…レール、２…電気車の車輪、３…速度発電機、４…
波形整形回路（または信号変換装置）、６…ＡＴＣ指令
速度信号を受信するアンテナ、７…ＡＴＣ指令速度信号
を波形整形および増幅処理をする車上受信器、８…ＡＴ
Ｃ指令速度信号、９…ＡＴＣ装置、１０…第１のマイク
ロコンピュータ（以後マイコンと略す）、１１…第２の
マイコン、１２…第１のマイコンの制御データ、１３…
第２のマイコンの制御データ、１５…Ａ系の論理回路
部、１６…Ｂ系の論理回路部、１９…論理回路、２２…
ブレーキ装置、２３…電気車の車体、１５０，１６０…
周波数変換回路、１５１…ＡＴＣ指令速度周波数、１５
２，１６２…周波数比較回路、１５３，１６３…故障検
出回路、６００，６０１…加算回路、１８００…制御装
置、１８１０…第１演算部、１８２０…第２演算部、１
８３０…信号反転部、１８４０…第１入力データ、１８
５０…第２入力データ、１８６０…第１出力データ、１
８７０…第２出力データ、１８８０…第１検出信号、１
８９０…第２検出信号、１９００…第１伝送部、１９１
０…第２伝送部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田代 維史 茨城県日立市大みか町七丁目１番１号 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平７−31060（ＪＰ，Ａ) 特開 平７−152705（ＪＰ，Ａ) 特開 平２−223302（ＪＰ，Ａ) 特開 昭61−23203（ＪＰ，Ａ) 特開 昭57−62702（ＪＰ，Ａ) 特開 昭56−4802（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G05B 9/03 B60L 3/08

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号を入力し複数の演算を実行して得
    られる出力信号を出力する複数の演算部群とを有し、 上記複数の演算部群の中の一つの第１の演算部の出力信
    号を上記複数の演算部群の中の少なくとも一つ以上の演
    算部からなる第２の演算部群に入力し、上記第２の演算
    部群の出力信号を上記第１の演算部へ入力し、上記第２
    の演算部群の出力信号の一つは上記第１の演算部の入力
    信号に対して極性が反転していることを特徴とする制御
    装置。
  2. 【請求項２】請求項１において、上記第１の演算部群の
    入力信号の一つは上記第２の演算部群を介して一巡する
    と極性が反転していることを特徴とする制御装置。
  3. 【請求項３】入力信号を入力し複数の演算を実行して得
    られる出力信号を出力する第１の演算部と、入力信号を
    入力し複数の演算を実行して得られる出力信号を出力す
    る第２の演算部とを有し、 上記第１の演算部の出力信号を上記第２の演算部に入力
    し、上記第１の演算部に入力する上記第２の演算部の出
    力信号の中の一つは上記第１の演算部に入力する入力信
    号に対して極性が反転することを特徴とする制御装置。
  4. 【請求項４】請求項３において、上記第１の演算部に入
    力する入力信号の中の一つは上記第２の演算部を介して
    一巡すると極性が反転することを特徴とする制御装置。
  5. 【請求項５】並列入力信号を直列信号に変換する第１の
    直列変換回路と、上記第１の直列変換回路の出力信号を
    入力信号として演算する第１の演算部と、上記第１の演
    算部の直列出力信号を並列信号に変換する第１の並列変
    換回路と、並列入力信号を直列信号に変換する第２の直
    列変換回路と、上記第２の直列変換回路の出力信号を入
    力信号として演算する第２の演算部と、上記第２の演算
    部の直列出力信号を並列信号に変換する第２の並列変換
    回路とを有し、 上記第１の並列変換回路の出力信号の中の一つを他の並
    列入力信号と共に直列信号に変換する第２の直列変換回
    路に入力し、上記第１の直列変換回路に入力する並列入
    力信号の中の一つは上記第２の並列変換回路の出力信号
    の中の一つの出力信号を極性反転部において上記第１の
    直列変換回路に入力する他の並列入力信号の極性とは反
    転するようにしたことを特徴とする制御装置。
  6. 【請求項６】請求項５において、上記第１の直列変換回
    路に入力する並列入力信号の一つは上記第２の直列変換
    回路と上記第２の演算部と上記第２の並列変換部を介し
    て一巡すると上記第１の直列変換回路に入力する他の並
    列入力信号の極性とは反転することを特徴とする制御装
    置。
  7. 【請求項７】並列に入力する信号を一群とした複数の入
    力信号群と、上記複数の入力信号群をそれぞれの信号群
    に時間的に分割する第１の分割部と第２の分割部と、上
    記第１の分割部で分割された並列出力信号を入力信号と
    して演算する第１の演算部と、上記第１の演算部の時間
    的に分割された並列出力信号群を統合する第１の統合部
    と、上記第２の分割部で分割された並列出力信号を入力
    信号として演算する第２の演算部と、上記第２の演算部
    の時間的に分割された並列出力信号群を統合する第２の
    統合部とを有し、 上記第１の統合部の出力信号の中の一つを他の並列に入
    力する信号群と共に上記第２の分割部に入力し、上記第
    １の分割部に並列に入力する信号群の中の一つは上記第
    ２の統合部の出力信号の中の一つの出力信号を極性反転
    部において上記第１の分割部に入力する他の並列に入力
    する信号群の極性とは反転するようにしたことを特徴と
    する制御装置。
  8. 【請求項８】請求項７において、上記第１の分割部に入
    力する入力信号群の中の一つは上記第２の分割部と上記
    第２の演算部と上記第２の統合部とを介して一巡すると
    上記第１の分割部に入力する入力信号群の極性とは反転
    することを特徴とする制御装置。
  9. 【請求項９】複数の演算を実行する複数の演算部と、上
    記複数の演算部の一つの演算部の一つの出力信号と任意
    の値を加算する加算部とを有し、 上記複数の演算部にそれぞれ入力信号を入力し、上記複
    数の演算部の中の第１の演算部の出力信号の一つを上記
    複数の演算部の中の第２の演算部に入力し、上記第２の
    演算部の出力信号の一つを上記加算部に入力し、上記加
    算部の出力信号を上記第１の演算部に入力するようにし
    たことを特徴とする制御装置。
  10. 【請求項１０】複数の演算を実行する複数（Ｎ個：Ｎは
    正の整数、１，２，３・・・）の演算部と上記複数の演
    算部の一つの出力信号と任意の値を加算する加算部とを
    有し、 上記複数の演算部にそれぞれ入力信号を入力し、上記複
    数の演算部の中のＮ＝１の演算部の出力信号の一つを上
    記複数の演算部の中のＮ＝２の演算部に入力し、上記Ｎ
    ＝２の演算部の出力信号の一つをＮ＝３の演算部という
    ように順次入力し、Ｎ＝Ｎの演算部の出力信号の中の一
    つを上記加算部に入力し、上記加算部の出力信号を上記
    第１の演算部に入力するようにしたことを特徴とする制
    御装置。
  11. 【請求項１１】複数の演算を実行する第１と第２の演算
    部と、上記第１の演算部の一つの出力信号と任意の値を
    加算する加算部と、上記第２の演算部の一つの出力信号
    から任意の値を減算する減算部とを有し、 上記第１の演算部と第２の演算部にそれぞれ入力信号を
    入力し、上記第１の演算部の出力信号の一つを上記加算
    部に入力し、上記加算部の出力信号を上記第２の演算部
    に入力し、上記第２の演算部の出力信号の一つを上記減
    算部に入力し、上記減算部の出力信号を上記第１の演算
    部に入力するようにしたことを特徴とする制御装置。
  12. 【請求項１２】複数の演算を実行する複数（Ｎ個：Ｎは
    正の整数、１，２，３・・・）の演算部と、上記複数の
    演算部の一つの出力信号と任意の値を加算する加算部を
    複数（Ｍ個：Ｍは正の整数、１，２，３・・・）と、上
    記複数の演算部の一つの出力信号から任意の値を減算す
    る減算部とを有し、 上記複数の演算部にそれぞれ入力信号を入力し、上記複
    数の演算部の中のＮ＝１の演算部の出力信号の一つを上
    記複数の加算部のＭ＝１の加算部に入力し、上記Ｍ＝１
    の加算部の出力信号を上記複数の演算部の中のＮ＝２の
    演算部に入力し、上記複数の演算部の中のＮ＝２の演算
    部の出力信号の一つを上記複数の加算部のＭ＝２の加算
    部に入力し、上記Ｍ＝２の加算部の出力信号を上記複数
    の演算部のＮ＝３の演算部というように順次入力し、上
    記複数の演算部の中のＮ＝Ｎの演算部の出力信号の一つ
    を上記減算部に入力し、上記減算部の出力信号を上記複
    数の演算部の中の第１の演算部に入力するようにしたこ
    とを特徴とする制御装置。
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