JPH06139785A

JPH06139785A - 不揮発性半導体記憶装置

Info

Publication number: JPH06139785A
Application number: JP28901692A
Authority: JP
Inventors: Kenji Noguchi; 健二野口; Minoru Okawa; 実大川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-27
Filing date: 1992-10-27
Publication date: 1994-05-20

Abstract

(57)【要約】【目的】フラッシュメモリにおいて消去が完了したブ
ロックに、余分な消去パルスが印加されないようにす
る。【構成】センスアンプ１１を通過した後のデータが消
去回路２１Ａ毎に、次パルス制御回路２４を設けたその
回路に入力し、その単位毎に消去完または未完を判断し
未完であれば次パルスを印加するが、完であれば次パル
スが印加されないようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、フローティングゲー
トを有し、電気的に書込み、消去可能なフラッシュメモ
リ等の不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】電気的に書換え可能な不揮発性半導体記
憶装置の１つとしてフラッシュメモリがある。このフラ
ッシュメモリは、一括消去型（全ビット同時に消去）で
あり、バイト単位での書換えはできないが、１つのメモ
リトランジスタで１ビットを構成できるため、安価な不
揮発性半導体記憶装置となりうるものである。

【０００３】このフラッシュメモリの断面構造を図５に
示す。同図において、１はＰ型基板、２及び３はＮ⁺拡
散層であり、それぞれドレイン及びソースを示す。ドレ
イン２はアレイ内ではビット線と接続されており、ソー
ス３は通常、接地電位となっている。

【０００４】また、４はメモリトランジスタを制御する
ためのゲートであり、アレイ内ではワード線と接続され
ている。５はフローティングゲートであり、書込みによ
り電子を捕獲し電源をオフしても書込み後の状態を保持
している。そして消去時には電子を放出する。

【０００５】さらに、６はフローティングゲート５とＰ
型基板１間の絶縁膜であり、酸化膜で形成され通常１０
０Å程度の膜厚でありトンネル酸化膜と呼ばれる。消去
時、トンネル現象を用いてフローティングゲート５内の
電子をドレイン２或はソース３に放出するからである。
７はゲート４とフローティングゲート５間の絶縁膜であ
り、通常２００Å以上の酸化膜で形成される。なお、図
中、ドレイン２、ソース３及びゲート４に加える電圧を
それぞれＶ_D，Ｖ_S，Ｖ_Gとし、ドレイン２に流れる電流
をＩ_Dとする。

【０００６】図６は、メモリトランジスタのＩ_D−Ｖ_G特
性を示す図である。消去状態のメモリのしきい値（以
下、「Ｖ_TH」と呼ぶ）は一般に低く、その状態を「Ｖ
_THE」とする。メモリを書込む場合、ドレイン２、ゲー
ト４に正の高電圧を加え、ソース３は接地電位にする。
この時、ドレイン２とソース３間にチャネルが形成され
電流が流れるとともにドレイン２の空乏層内でホットエ
レクトロンが発生する。このホットエレクトロンは、ゲ
ート４に加えた正の電圧により発生する電界により、フ
ローティングゲート５へ引っぱられて捕獲される。この
フローティングゲート５内に捕獲された電子により書込
み後のメモリのしきい値Ｖ_THは高い方へシフトし、図６
に示すように「Ｖ_THP」の状態になる。

【０００７】メモリを消去する場合、ソース３に高電圧
を加える。この時、ゲート４は接地電位、ドレイン２は
フローティング状態にすると、ソース３とフローティン
グゲート５間の電界によりフローティングゲート５に捕
獲された電子はトンネル現象によりソース３に放出さ
れ、消去後のメモリのＶ_THは低い方へとシフトし、図６
に示すようにＶ_THEの状態となる。

【０００８】図７は、従来のフラッシュメモリを示すブ
ロック図である。図７において、８は制御入力ピン、９
はデータ入出力ピン、１０は入出力バッファ、１１はセ
ンスアンプ及び書込み回路、１２はコラムゲート、１３
はアドレス入力ピン（Ａ₁₀〜Ａ₁₆）、１４はアドレスバ
ッファ、１５はコラムデコーダ、１６はアドレス入力ピ
ン（Ａ₀〜Ａ₉）、１７はアドレスバッファ、１８ローデ
コーダ、１９はワード線、２０はビット線、２１は消去
回路、２２はソース線である。また、３４はメモリアレ
イである。

【０００９】図７に示すように、１Ｍビットのメモリが
１Ｋ×１Ｋ（１Ｋ＝１０２４）のアレイ状に配置され、
ワード線１９及びビット線２０をそれぞれ１Ｋ有してい
る。また、入出力データは８ビット並列（Ｄ₀〜Ｄ₇）で
入出力される。アドレス線は１７本有り、アドレス線
（Ａ₀〜Ａ₉）の１０本が各アドレスバッファ１７を通し
てローデコーダ１８に入力され、ローデコーダ１８の出
力により、一つのワード線１９だけが選択状態となる。
アドレス線（Ａ₁₀ 〜Ａ₁₆）の７本が各アドレスバッフ
ァ１４を通してコラムデコーダ１５に入力され、コラム
デコーダ１５の出力により、各入出力データ（Ｄ₀〜
Ｄ₇）に対して１つのコラムゲート１２が導通状態にな
りコラムゲート１２に対応したビット線２０が選択され
る。

【００１０】書込み時は、８ビット（Ｄ₀〜Ｄ₇）の入力
データが入力バッファ１０を通して書込み回路１１に入
力され、データの内容に従って選択されたメモリが書込
まれる。書込みたいメモリのビット線２０は高電圧と
し、書込みたくないメモリのビット線２０は低電圧例え
ば接地電位とすることによって所望のデータが書込まれ
る。この時選択されたワード線１９は高電圧、非電圧の
ワード線１９は接地電位となっている。入出力データと
して書込み前、つまり消去後は「１」であり、書込み後
は「０」となる。

【００１１】読み出し時は、書込み時と同様１つのワー
ド線１９と、各入出力データ（Ｄ₀〜Ｄ₇）に対して１つ
のビット線２０が選択される。選択されたワード線１９
の電圧は読み出し用電源Ｖ_CC電位（通常５Ｖ）となり、
センスアンプ１１が動作状態となる。

【００１２】図６に示すように、ワード線１９がＶ_CCつ
まりＶ_G＝Ｖ_CCの時、消去状態のメモリのＶ_THはＶ_THE＜
Ｖ_CCとなりドレイン電流Ｉ_Dが流れる。また、書込み状
態のメモリのＶ_THは、Ｖ_THP＞Ｖ_CCとなりドレイン電流
Ｉ_Dが流れない。センスアンプ１１は、このドレイン電
流Ｉ_Dが流れるかあるいは流れないかを検知して出力バ
ッファ１０からメモリの状態を出力する。

【００１３】消去は、アレイ状に配置されたメモリトラ
ンジスタのソース３が共通に消去回路２１に接続され、
これに高電圧を印加することにより全ビット同時に消去
することができる。

【００１４】上記の説明では書き込み／読み出し／消去
するための制御回路が必要であるがここでは省略してい
る。

【００１５】

【発明が解決しようとする課題】このように従来のフラ
ッシュメモリは全ビットを一括して消去を行ない、その
消去回路２１は全ビットに対して共通のものが配置され
ている。また、通常、消去は、消去をし、消去できたか
どうかをチェックし、消去できていれば消去動作を完了
し、消去できていなければ再び消去し、以後消去できる
までこの動作をくり返す。このため、１Ｍビットもあれ
ばそれぞれのメモリトランジスタで消去に必要な消去回
数は異なっており、早く消去されたものは遅くまで消去
できないもののため余分な消去を行なっているという問
題点があった。

【００１６】この発明は、前述した問題点を解決するた
めになされたもので、消去時間を短くでき、また余分な
消去をする必要がなくなる不揮発性半導体記憶装置を得
ることを目的とする。

【００１７】

【課題を解決するための手段】この発明の請求項１に係
る不揮発性半導体記憶装置は、次に掲げる手段を備えた
ものである。〔１〕メモリアレイを複数に分割したブロックの消去
を行う消去回路。〔２〕消去ベリファイ時に消去完了と判断したブロッ
クに対応する前記消去回路には次の消去パルスを印加し
ない次パルス制御回路。

【００１８】この発明の請求項２に係る不揮発性半導体
記憶装置は、次に掲げる手段を備えたものである。〔１〕メモリアレイを複数に分割したブロックの消去
を行う消去回路。〔２〕消去ベリファイ時にはデータ入出力ピンに対応
するデータ群に複数あるブロックを同時に読み出すセン
スアンプ。〔３〕前記消去ベリファイ時に消去完了と判断したブ
ロックに対応する前記消去回路には次の消去パルスを印
加しない次パルス制御回路。

【００１９】この発明の請求項３に係る不揮発性半導体
記憶装置は、次に掲げる手段を備えたものである。〔１〕メモリアレイを複数に分割したブロックの消去
を行う消去回路。〔２〕消去ベリファイ時に消去完了と判断したブロッ
クに対応する前記消去回路には次の消去パルスを印加し
ない次パルス制御回路。〔３〕前記次パルス制御回路の情報をデータ入出力ピ
ンより出力する出力切換回路。

【００２０】

【作用】この発明の請求項１に係る不揮発性半導体記憶
装置においては、消去回路によって、メモリアレイを複
数に分割したブロックの消去が行われる。また、次パル
ス制御回路によって、消去ベリファイ時に消去完了と判
断したブロックに対応する前記消去回路には次の消去パ
ルスが印加されない。

【００２１】この発明の請求項２に係る不揮発性半導体
記憶装置においては、消去回路によって、メモリアレイ
を複数に分割したブロックの消去が行われる。また、セ
ンスアンプによって、消去ベリファイ時にはデータ入出
力ピンに対応するデータ群に複数あるブロックが同時に
読み出される。さらに、次パルス制御回路によって、前
記消去ベリファイ時に消去完了と判断したブロックに対
応する前記消去回路には次の消去パルスが印加されな
い。

【００２２】この発明の請求項３に係る不揮発性半導体
記憶装置においては、消去回路によって、メモリアレイ
を複数に分割したブロックの消去が行われる。また、次
パルス制御回路によって、消去ベリファイ時に消去完了
と判断したブロックに対応する前記消去回路には次の消
去パルスが印加されない。さらに、出力切換回路によっ
て、前記次パルス制御回路の情報がデータ入出力ピンよ
り出力される。

【００２３】

【実施例】

実施例１．以下、この発明の実施例１について図１、図
２、図３及び図４を参照しながら説明する。図１は、こ
の発明の実施例１を示すブロック図である。また、図２
は、実施例１の一部を拡大した図であって、データ入出
力ピンに対応する１つのデータ群内の構成を示す図であ
る。さらに、図３及び図４は、実施例１の次パルス制御
回路及び出力切換回路を示す図である。なお、従来例と
同じものは説明を省略する。

【００２４】図１及び図２において、２１Ａは消去回
路、２３は出力切換回路、２４は次パルス制御回路であ
る。なお、次パルス制御回路２４と出力切換回路２３を
接続する線が図１では省略されている。

【００２５】消去回路２１Ａは、図１及び図２に示すよ
うに、データ入出力ピンに対応する各入出力データ群毎
に２個持っているものとし、それぞれに、コラムゲート
１２、センスアンプ及び書込み回路１１を持っている。
また、それぞれのセンスアンプ１１に次パルス制御回路
２４が接続されており、それらの出力は消去回路２１Ａ
に接続している。各センスアンプ１１の出力は出力切換
回路２３に入力され、その出力は入出力バッファ１０に
接続されている。

【００２６】次に動作について説明する。消去の命令が
実行され、第１回目の消去が行なわれ、その後に、消去
できたかどうかをチェックする消去ベリファイのモード
に入ると、各データ群毎に２個あるセンスアンプ１１が
共に活性化され、それぞれ対応するメモリトランジスタ
よりデータが読み出される。

【００２７】つまり、選択されたワード線１本に対し
て、消去回路２１Ａに対応してコラムゲート１２が選択
されるようになっている。この場合には、２個のコラム
ゲート１２が選択される。そして、それぞれのメモリト
ランジスタのデータがセンスアンプ１１を介して読み出
され、次パルス制御回路２４に入力される。

【００２８】ここで、次パルス制御回路２４の具体的回
路について図３を参照しながら説明する。これは２つの
ＮＯＲ回路２５及び２６より成るフリップフロップ回路
で構成されている。この次パルス制御回路２４の１つの
入力は、消去ベリファイスタート時に出る１ショットの
“Ｈ”パルスである。また、他の入力はセンスアンプ１
１の出力であり、メモリトランジスタのデータが「１」
であれば“Ｈ”が、「０」であれば“Ｌ”が入力され
る。

【００２９】そして、次パルス制御回路２４の出力すな
わち消去回路２１Ａの入力信号は、消去ベリファイスタ
ート信号が入力されるＮＯＲ回路２６の出力である。で
はこの次パルス制御回路２４の動作について説明する。
消去ベリファイが開始されると、それを感知して発生す
る“Ｈ”ワンショットパルスにてこの次パルス制御回路
２４の出力は“Ｌ”レベルに固定される。この状態であ
る時間経過してメモリトランジスタの内容に応じてセン
スアンプ１１からの出力が入力されてくる。

【００３０】ここでメモリトランジスタの内容が「０」
つまり未だ消去されていない状態であるとするとこの出
力は変化されず、未消去ということで第２回目の消去時
にも消去回路２１Ａは活性化され、高電圧が印加され、
消去は実行される。しかし、メモリトランジスタの内容
が「１」つまり消去が完了したと判断されると、この出
力は“Ｈ”レベルになり第２回目の消去時には、消去回
路２１Ａは非活性となり高電圧は印加されずに、実質的
な消去は行なわれない。消去回路２１Ａは、この次パル
ス制御回路２４の出力に応じて活性・非活性となるよう
にしておけばよい。

【００３１】各入出力データ群に２個あるセンスアンプ
１１の出力は、図２に示すように、それぞれに対応した
次パルス制御回路２４に入力されると同時に、各入出力
データ群に対して１つの出力切換回路２３に入力され
る。

【００３２】この出力切換回路２３の具体的回路につい
て図４を参照しながら説明する。図４において、２７は
ＮＡＮＤ回路、２８はインバータ、２９〜３３はＰ及び
Ｎチャネルの２つのＭＯＳトランジスタからなるペア・
トランジスタである。ここでＥＶとは消去ベリファイ時
“Ｈ”になり、その他の時には“Ｌ”になる信号であ
り、！（ＥＶ）はその反転信号である。以下、！（）は
オーバーラインを表し、（）内は負論理を意味する。

【００３３】次に、この出力切換回路２３の動作につい
て説明する。消去ベリファイ時には、各入出力データ群
毎に２個ある左右のセンスアンプ１１が共に活性化され
出力されて、ＮＡＮＤ回路２７に入力される。ここで消
去ベリファイ時には、ＥＶが“Ｈ”、！（ＥＶ）が
“Ｌ”であるから出力バッファ１０とは、ＮＡＮＤ回路
２７を出たインバータ２８の出力がつながる。

【００３４】つまり、左センスアンプ１１、右センスア
ンプ１１の出力が共に“Ｈ”（共に消去されたと判断さ
れた）の時のみ出力バッファ１０への入力が“Ｈ”とな
り、消去されたと伝わる。２つのセンスアンプ１１のう
ち片方でも“Ｌ”（消去されていないと判断された）で
あれば、出力バッファ１０へは“Ｌ”が伝わり、結局は
消去されていないものとして次の消去を行なう。しか
し、ここで、次パルス制御回路２４で各センスアンプ１
１の出力は判断されているので、消去されたと判断され
ているメモリトランジスタにつながっている消去回路２
１Ａは活性化されず余分な消去は行なわれていない。

【００３５】次に、出力切換回路２３の後段の回路につ
いて説明する。これは次パルス制御回路２４中のラッチ
の情報を出力バッファ１０を通じて、データ入出力ピン
９より出力できるようにしたものである。つまり、ある
特定ピンに通常よりは高い電圧を入力し、他の特定の別
のピンが“Ｈ”レベルの時には、Ｔｅｓｔ１が“Ｈ”レ
ベルに、また、特定のピンが“Ｌ”レベルの時にはＴｅ
ｓｔ２が“Ｈ”レベルになるようにし、いずれの時にも
Ｔｅｓｔは“Ｈ”レベルになるようにする。するとそれ
ぞれに対応して入出力データ群の左ブロックのラッチ情
報、右ブロックのラッチ情報、また通常の読み出しが可
能となる。

【００３６】この発明の実施例１は、前述したように、
メモリアレイ３４を複数に分割し、それぞれに消去回路
２１Ａを設け、消去時、それぞれのブロック内で消去で
きたかどうかを判定し、たとえチップとしては消去でき
ていなくても、そのブロックで消去できていれば、次回
の消去は行なわないようにしたものである。つまり、消
去回路２１Ａを各データ群毎に２個を持つように構成し
たので、複数アドレスを同時に消去ベリファイでき、そ
れぞれの結果を消去回路２１Ａにフィードバックできる
ようにしたので、消去時間を短くでき、消去回路２１Ａ
毎に消去を制御できるようにしたので、消去が完了した
ブロックには余分な消去をしなくても済むことになる。

【００３７】

【発明の効果】この発明の請求項１に係る不揮発性半導
体記憶装置は、以上説明したとおり、メモリアレイを複
数に分割したブロックの消去を行う消去回路と、消去ベ
リファイ時に消去完了と判断したブロックに対応する前
記消去回路には次の消去パルスを印加しない次パルス制
御回路とを備えたので、消去時間を短くでき、また余分
な消去をする必要がなくなるという効果を奏する。

【００３８】この発明の請求項２に係る不揮発性半導体
記憶装置は、以上説明したとおり、メモリアレイを複数
に分割したブロックの消去を行う消去回路と、消去ベリ
ファイ時にはデータ入出力ピンに対応するデータ群に複
数あるブロックを同時に読み出すセンスアンプと、前記
消去ベリファイ時に消去完了と判断したブロックに対応
する前記消去回路には次の消去パルスを印加しない次パ
ルス制御回路とを備えたので、消去時間を短くでき、ま
た余分な消去をする必要がなくなるという効果を奏す
る。

【００３９】この発明の請求項３に係る不揮発性半導体
記憶装置は、以上説明したとおり、メモリアレイを複数
に分割したブロックの消去を行う消去回路と、消去ベリ
ファイ時に消去完了と判断したブロックに対応する前記
消去回路には次の消去パルスを印加しない次パルス制御
回路と、前記次パルス制御回路の情報をデータ入出力ピ
ンより出力する出力切換回路とを備えたので、消去時間
を短くでき、また余分な消去をする必要がなくなるとい
う効果を奏する。

【図面の簡単な説明】

【図１】この発明の実施例１を示すブロック図である。

【図２】この発明の実施例１の１つのデータ群の構成を
示す図である。

【図３】この発明の実施例１の次パルス制御回路の具体
的回路を示す図である。

【図４】この発明の実施例１の出力切換回路の具体的回
路を示す図である。

【図５】従来のフラッシュメモリの断面構造を示す図で
ある。

【図６】従来のフラッシュメモリのＩ_D−Ｖ_G特性を示す
図である。

【図７】従来の不揮発性半導体記憶装置を示すブロック
図である。

【符号の説明】

９データ入出力ピン１０入出力バッファ１１センスアンプ及び書込み回路１２コラムゲート２１Ａ消去回路２３出力切換回路２４次パルス制御回路

Claims

【特許請求の範囲】

【請求項１】メモリアレイを複数に分割したブロック
の消去を行う消去回路と、消去ベリファイ時に消去完了
と判断したブロックに対応する前記消去回路には次の消
去パルスを印加しない次パルス制御回路とを備えたこと
を特徴とする不揮発性半導体記憶装置。
【請求項２】メモリアレイを複数に分割したブロック
の消去を行う消去回路と、消去ベリファイ時にはデータ
入出力ピンに対応するデータ群に複数あるブロックを同
時に読み出すセンスアンプと、前記消去ベリファイ時に
消去完了と判断したブロックに対応する前記消去回路に
は次の消去パルスを印加しない次パルス制御回路とを備
えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】メモリアレイを複数に分割したブロック
の消去を行う消去回路と、消去ベリファイ時に消去完了
と判断したブロックに対応する前記消去回路には次の消
去パルスを印加しない次パルス制御回路と、前記次パル
ス制御回路の情報をデータ入出力ピンより出力する出力
切換回路とを備えたことを特徴とする不揮発性半導体記
憶装置。